CN110600547B - 氮化镓基半导体器件及其制作方法 - Google Patents
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Abstract
本申请提供一种氮化镓基半导体器件及其制作方法，该氮化镓基半导体器件包括衬底、基于衬底一侧形成的氮化物半导体层以及基于氮化物半导体层远离衬底一侧形成的复合势垒层。其中，该复合势垒层包括至少两组层叠设置的超晶格势垒层，每组超晶格势垒层包括层叠设置的第一势垒层和第二势垒层，该第一势垒层中的Al组分含量高于第二势垒层中的Al组分含量。如此，通过较高Al组分含量的第一势垒层保证沟道的二维电子气浓度，以改善器件导通特性，并利用较低Al组分含量的第二势垒层降低超晶格势垒层的等效压电极化系数，从而减小器件高压下的逆压电形变，以提高器件的可靠性。
Description
技术领域
本申请涉及微电子技术领域，具体而言，涉及一种氮化镓基半导体器件及其制作方法。
背景技术
氮化镓基III-V族化合物半导体作为一种重要的第三代宽带隙半导体材料，具有高禁带宽度、耐高压、耐高温、抗辐射、热导率高、电子饱和速率大、化学稳定性好和异质结界面二维电子气浓度高等优异特性，得到了国内外研究者的广泛而深入的研究。利用氮化镓基材料制备的高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)已经被广泛应用于高温、高频、高压、高功率、抗辐射的微波电子器件和电力电子器件中。
在氮化镓基器件工作时，高的二维电子气浓度可以降低导通电阻、减小器件热损耗，从而改善器件的电性。但是，目前所采用的提高二维电子气浓度的方式，或是由于生长工艺的限制，而不适宜实际生产，或是存在影响器件可靠性的弊端。
发明内容
本申请的目的包括，例如，提供了一种氮化镓基半导体器件及其制作方法，其能够提高沟道中的二维电子气浓度，以改善器件导通特性、提高器件可靠性。
本申请的实施例可以这样实现：
第一方面，本申请实施例提供一种氮化镓基半导体器件，包括：
衬底；
基于所述衬底一侧形成的氮化物半导体层；
基于所述氮化物半导体层远离所述衬底的一侧形成的复合势垒层；
其中，所述复合势垒层包括至少两组层叠设置的超晶格势垒层，每组所述超晶格势垒层包括层叠设置的第一势垒层和第二势垒层，所述第一势垒层中的Al组分含量高于所述第二势垒层中的Al组分含量。
在可选的实施方式中，至少两组超晶格势垒层中，各组所述超晶格势垒层中的第一势垒层的Al组分含量相同，且各组所述超晶格势垒层中的第二势垒层的Al组分含量相同。
在可选的实施方式中，每组超晶格势垒层中，所述第二势垒层的厚度小于所述第一势垒层的厚度且所述第二势垒层的厚度小于5nm，以形成窄阱量子阱。
在可选的实施方式中，每组所述超晶格势垒层中，所述第一势垒层靠近所述氮化物半导体层设置，所述第二势垒层形成于所述第一势垒层远离所述氮化物半导体层的一侧。
在可选的实施方式中，所述第一势垒层和所述第二势垒层由AlGaN材料或AlGaInN材料制成。
在可选的实施方式中，所述第一势垒层中Al组分含量为15％～30％，所述第二势垒层中Al组分含量为0％～20％。
在可选的实施方式中，所述氮化物半导体层包括：
基于所述衬底形成的成核层；
基于所述成核层远离所述衬底的一侧形成的高阻层；
基于所述高阻层远离所述成核层的一侧形成的沟道层。
在可选的实施方式中，所述氮化物半导体层还包括：
形成于所述成核层与所述高阻层之间的应力传递层。
在可选的实施方式中，所述复合势垒层还包括：
形成于所述至少两组层叠设置的超晶格势垒层与所述氮化物半导体层之间的插层；
形成于所述至少两组层叠设置的超晶格势垒层的远离所述插层一侧的帽层。
第二方面，本申请实施例提供一种氮化镓基半导体器件制作方法，所述方法包括：
提供一衬底；
基于所述衬底一侧制作形成氮化物半导体层；
基于所述氮化物半导体层远离所述衬底一侧制作形成复合势垒层；
其中，所述复合势垒层包括至少两组层叠设置的超晶格势垒层，每组所述超晶格势垒层包括层叠设置的第一势垒层和第二势垒层，所述第一势垒层中的Al组分含量高于所述第二势垒层中的Al组分含量。
本申请实施例的有益效果包括，例如：
本申请实施例提供的氮化镓基半导体器件及其制作方法，该氮化镓基半导体器件包括衬底、基于衬底一侧形成的氮化物半导体层以及基于氮化物半导体层远离衬底一侧形成的复合势垒层。其中，该复合势垒层包括至少两组层叠设置的超晶格势垒层，每组超晶格势垒层包括层叠设置的第一势垒层和第二势垒层，该第一势垒层中的Al组分含量高于第二势垒层中的Al组分含量。由于不同Al组分的势垒层具有不同禁带宽度，因此多层不同Al组分的势垒层可形成异质超晶格阱结构。如此，通过较高Al组分含量的第一势垒层保证沟道的二维电子气浓度，以改善器件导通特性，并利用较低Al组分含量的第二势垒层降低超晶格势垒层的等效压电极化系数，从而减小器件高压下的逆压电形变，以提高器件的可靠性。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的氮化镓基半导体器件的剖面结构示意图；
图2为本申请实施例提供的复合势垒层的剖面结构示意图；
图3为本申请实施例提供的氮化镓基半导体器件的另一剖面示意图；
图4为本申请实施例提供的氮化镓基半导体器件制作方法的流程示意图。
图标：1-氮化镓基半导体器件；10-衬底；20-氮化物半导体层；21-成核层；22-高阻层；23-沟道层；24-应力传递层；30-复合势垒层；31-超晶格势垒层；311-第一势垒层；312-第二势垒层；32-插层；33-帽层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。
由于III族氮化物(AlN、GaN、InN等)的纤锌矿结构的空间反演不对称性以及氮原子和III族金属原子巨大的电负性差，III族氮化物及其合金化合物具有很强的极性。一方面AlN和GaN之间存在较大的极化强度差，另一方面不同Al组分的AlGaN界面存在一定的压电极化强度，因此，在不同Al组分AlGaN层的界面很容易形成高浓度的二维电子气。
氮化镓HEMT器件的二维电子气是在AlGaN势垒层和GaN沟道层组成的异质结界面处的GaN层，二维电子气浓度随着势垒层的Al组分和厚度增加而增大。在GaN基HEMT器件工作时高的二维电子浓度可以降低导通电阻、减小器件热损耗，从而改善器件的电性。
目前，提高二维电子气的方法有采用高Al组分的AlGaN势垒层、增加势垒层的厚度或者采用AlInN等与GaN沟道层具有更大极化强度差的合金材料等。
在上述方式中，由于外延生长工艺和材料晶格失配度的限制，使得通过增加势垒层的厚度以及采用AlInN等与GaN沟道层具有更大极化强度差的合金材料来提高二维电子气的方案并不适于实际生产工艺。
而利用单层AlGaN势垒获得高浓度的二维电子气一般需要较高的Al组分(Al％>20％)的AlGaN单层，而高Al组分AlGaN层一般具有较大的压电极化系数，容易使器件在高电压下产生较大寄生应力，从而影响器件高压下的可靠性。
基于上述研究发现，为了改善上述现有技术中存在的问题，如图1所示，本申请实施例提供一种氮化镓基半导体器件1，该氮化镓基半导体器件1包括衬底10、基于衬底10一侧形成的氮化物半导体层20、基于氮化物半导体层20远离衬底10的一侧形成的复合势垒层30。请结合参阅图2，其中，该复合势垒层30包括至少两组层叠设置的超晶格势垒层31，每组超晶格势垒层31包括层叠设置的第一势垒层311和第二势垒层312，该第一势垒层311中的Al组分含量高于第二势垒层312中的Al组分含量。
本实施例提供的氮化镓基半导体器件1，其外延生长条件容易控制，且可通过较高Al组分含量的第一势垒层311保证沟道的二维电子气浓度，以改善器件导通特性。并利用较低Al组分含量的第二势垒层312降低超晶格势垒层31的等效压电极化系数，从而减小器件高压下的逆压电形变，以提高器件的可靠性。
请再次参阅图1，图1为本申请实施例提供的氮化镓基半导体器件1的剖面结构示意图。其中，所述衬底10可以采用蓝宝石(Sapphire)、碳化硅(SiC)、硅(Si)等制成，或者是本领域技术人员公知的任何其他适合外延生长GaN材料的衬底10，本申请对此不作具体限制。
基于提供的衬底10，可在衬底10上继续生长形成氮化物半导体层20，其中，该氮化物半导体层20包括基于衬底10形成的成核层21、基于成核层21远离衬底10一侧形成的高阻层22、基于高阻层22远离成核层21一侧形成的沟道层23。
其中，成核层21可以为AlN层，可利用金属有机化学气相沉积设备(MOCVD)在衬底10上生长成核层21。作为一种实施方式，可在高温环境下生长成核层21，该高温环境可以是温度范围1000℃～1200℃的环境。作为另一种实施方式，也可在低温环境下生长成核层21，该低温环境可以是温度范围600℃～900℃。最终形成的成核层21的厚度可在0.5nm-1.5nm。
在成核层21远离衬底10一侧制作形成有高阻层22，该高阻层22可以是本征高阻层，也可以是掺杂型高阻层，例如可以是掺杂有铁Fe杂质的掺杂层。该高阻层22可以是单层的AlGaN层，也可以是由AlGaN层及GaN层构成的复合层。
在该高阻层22为本征高阻层时，该高阻层22的生长温度范围可在900℃-1050℃，最终形成的高阻层22的厚度范围可在1um-5um。在该高阻层22为铁掺杂高阻层时，生长温度范围可在1000℃-1100℃。可采用FeCp2作为掺杂剂，当然也可以采用其他包含铁元素的材料作为掺杂剂。掺杂剂FeCp2的流量范围可在100sccm-1000sccm。最终形成的高阻层22的厚度范围为1um-5um。
在该高阻层22为单层的AlGaN层时，该高阻层22的生长温度范围可为950℃-1100℃。分别利用三甲基镓TMGa作为Ga源、三甲基铝TMAl作为Al源、氨气NH3作为N源。其中，TMGa流量范围为0-250sccm，TMAl流量范围为20-600sccm，最终形成的高阻层22的厚度范围为1um-5um。
在该高阻层22为AlGaN层及GaN层构成的复合层时，其中，GaN层的生长条件与本征高阻层或铁掺杂高阻层的生长条件相同。而AlGaN层的生长条件与单层的AlGaN层的生长条件相同。最终形成的AlGaN层及GaN层构成的复合层的厚度范围为1um-5um。
在高阻层22的远离成核层21的一侧生长形成有沟道层23，该沟道层23可以是GaN层。沟道层23的生长温度范围可为1000℃-1200℃，TMGa的流量范围为0-300sccm，NH3的流量范围为3000-30000sccm，生长反应室压力范围为100mbar-300mbar，沟道层23的厚度范围为50nm-400nm。
在沟道层23的远离高阻层22的一侧形成有复合势垒层30，该复合势垒层30包含超晶格势垒层31，其中，超晶格势垒层31可包括至少两组，每一个生长周期可形成一组超晶格势垒层31。可选地，超晶格势垒层31的组数范围可为2-10。
该至少两组超晶格势垒层31层叠设置，每组超晶格势垒层31中包括层叠设置的第一势垒层311和第二势垒层312，其中，第一势垒层311中的Al组分含量高于第二势垒层312中的Al组分含量。
本实施例中，第一势垒层311和第二势垒层312可由AlGaN材料或AlGaInN材料制成。
在本实施例中，可选地，第一势垒层311的Al组分含量可为15％～30％，例如，表示为AlbGa1-bN势垒层(15％≤b≤30％)。所述第二势垒层312中Al组分含量为0％～20％，例如，表示为AlaGa1-aN势垒层(0％≤a≤20％)。
在本实施例中，高Al组分的第一势垒层311的厚度范围为2-10nm，低Al组分的第二势垒层312的厚度小于5nm，例如1nm-5nm，且第二势垒层312的厚度小于第一势垒层311的厚度，如此，形成窄阱量子阱。
由于不同Al组分的势垒层具有不同禁带宽度，因此，多层不同Al组分的势垒层可形成异质结超晶格阱结构。可通过较高Al组分含量的第一势垒层311保证沟道的二维电子气浓度，以改善器件导通特性。并利用较低Al组分含量的第二势垒层312降低超晶格势垒层31的等效压电极化系数，从而减小器件高压下的逆压电形变，以提高器件的可靠性。
并且，由于低Al组分的第二势垒层312的厚度小于第一势垒层311的厚度，且第二势垒层312的厚度小于5nm，可形成窄阱量子阱结构，具有明显的量子限制效应，有效抬高了势阱的基态能级，从而避免超晶格中的寄生导电沟道的形成。
在本实施例中，每组超晶格势垒层31中的第一势垒层311和第二势垒层312的排列顺序一致，例如，每组超晶格势垒层31中，其中第一势垒层311可靠近氮化物半导体层20设置，第二势垒层312形成于第一势垒层311远离所述氮化物半导体层20的一侧。或者，每组超晶格势垒层31中，第二势垒层312靠近氮化物半导体层20设置，第一势垒层311形成于第二势垒层312远离氮化物半导体层20的一侧。
由于第一势垒层311中的Al组分含量高于第二势垒层312中的Al组分含量，为了避免沟道层23中的电子进入势垒层，影响迁移率。因此，本实施例中，每组超晶格势垒层31中，将高Al组分的第一势垒层311靠近氮化物半导体层20设置，即靠近沟道层23设置以起到阻挡作用，而第二势垒层312形成于第一势垒层311远离氮化物半导体层20的一侧。
其中，该至少两组超晶格势垒层31中，各组超晶格势垒层31中的第一势垒层311的Al含量可相同也可不同，各组超晶格势垒层31中的第二势垒层312的Al含量可相同也可不同。
例如，若包含四组超晶格势垒层31，作为一种实施方式，每一组超晶格势垒层31中，第一势垒层311的Al组分含量可均为20％，第二势垒层312中Al组分含量可均为15％。作为另一种实施方式，在四组超晶格势垒层31中，其中，前两组超晶格势垒层31中的第一势垒层311的Al组分含量可为20％，第二势垒层312中Al组分含量可为15％，后两组超晶格势垒层31中的第一势垒层311的Al组分含量可为25％，第二势垒层312的Al组分含量可为10％。
应当理解，上述数值仅为列举说明，并不对本实施例中的各个第一势垒层311和第二势垒层312中的Al组分含量进行限定。
以下以第一势垒层311靠近氮化物半导体层20设置，第二势垒层312形成于第一势垒层311远离氮化物半导体层20的一侧，且第一势垒层311和第二势垒层312由AlGaN材料制成为例，对超晶格势垒层31的生长过程进行说明：
在生长高Al组分的第一势垒层311时，可通过控制Al源的流量对Al组分含量进行控制，当然在其他可能的实施方式中，也可通过控制N源的流量来对其中的Al组分含量进行控制。其中，TMGa流量范围为100-300sccm，TMAl流量范围为150-500sccm，NH3的流量范围为1000-10000sccm。外延生长表面温度范围可为1000-1200℃，反应室压力范围为50～200mbar。上述MO流量，V/III比和表面温度的生长条件下AlbGa1-bN第一势垒层311生长速度为0.5um/h-2um/h，Al组分为10％-30％，厚度范围为2-10nm。
在形成的第一势垒层311的基础上继续生长低Al组分的第二势垒层312，其中，TMGa流量范围为150-350sccm，TMAl流量范围为100-300sccm，NH3的流量范围为1000-10000sccm。外延生长表面温度1000℃-1200℃，反应室压力范围为50～200mbar。在上述MO流量，V/III比和表面温度的生长条件下AlaGa1-aN第二势垒层312生长速度为0.5um/h-2um/h，Al组分为0％-20％，厚度为1nm-5nm。
可按照上述制作第一势垒层311和第二势垒层312的工艺，重复执行多个周期，例如3个或4个等，从而形成包含多组超晶格势垒层31的复合势垒层30。
此外，在本实施例中，所述复合势垒层30还包括形成于所述至少两组层叠设置的超晶格势垒层31与氮化物半导体层20之间的插层32，以及形成于所述至少两组层叠设置的超晶格势垒层31的远离所述插层32一侧的帽层33。
在上述制作超晶格势垒层31之前，首先基于形成的氮化物半导体层20上制作插层32，该插层32可为AlN层，制作时生长温度范围可为1000℃-1200℃，TMAl流量范围为100-400sccm，NH3的流量范围为1000-10000sccm，生长反应室压力范围为50mbar-200mbar，厚度范围为0.5nm-1.5nm。
按上述工艺制作完成超晶格势垒层31的制作之后，基于形成的超晶格势垒层31继续生长形成帽层33，该帽层33可为GaN层，其生长温度范围为1000℃-1200℃，TMGa流量范围为100-300sccm，NH3的流量范围为1000-10000sccm，生长反应室压力范围为50mbar-200mbar，厚度范围为1nm-5nm。
本实施例中，在所使用的衬底10为Si衬底时，其中，氮化物半导体层20还包括形成于成核层21与高阻层22之间的应力传递层24，如图3中所示。
在所使用的衬底10类型不同时，在制作工艺上存在一些差别，所形成的氮化镓基半导体器件1的层级结构上也有一些差异。以下对基于Si衬底10形成本申请一可能的实施方式下的氮化镓基半导体器件1的制作流程进行详细介绍：
可提供一1mm厚的6寸Si衬底，利用MOCVD基于该Si衬底上生长形成AlN成核层21。首先，可去除Si衬底表面的氧化物和杂质，例如在1050℃高温脱附10min以去除Si衬底表面的氧化物和杂质，露出台阶状的表面形貌。然后降低温度，进行Al源预通。例如，将温度降低到900℃，并预通TMAl，TMAl流量为15sccm，预通TMAl时间为2min。再生长低温AlN成核层21：TMAl流量为200sccm，生长时间5min，低温AlN成核层21厚度为15nm。再升温到1100℃下生长高温AlN成核层21：生长温度为1100℃，TMAl流量为250sccm，NH3流量3000sccm，反应室气压为70mbar，生长速度0.3um/h左右，生长时间40min。AlN成核层21厚度为200nm左右。
利用MOCVD继续在AlN成核层21上生长不同Al组分的三层AlGaN结构作为应力传递层24，其中，三层AlGaN单层的Al组分分别为75％、50％和25％，生长工艺包括：1、生长75％的AlGaN单层生长条件为：MO流量中TMGa为30sccm，TMAl为500sccm，同时NH3的流量为1500sccm(Al组分为75％左右)。表面温度1050℃，生长时间15min，厚度为400nm左右。2、生长50％Al组分的AlGaN单层，生长条件为：MO流量中TMGa为58sccm，TMAl为450sccm，同时NH3的流量为2000sccm(Al组分为50％左右)。表面温度为1050℃，生长时间为48min，厚度为800nm左右。3、生长25％Al组分的AlGaN单层，生长条件为：MO流量中TMGa为180sccm，TMAl为450sccm，同时NH3的流量为2000sccm(Al组分为25％左右)。表面温度为1050℃，生长时间45min，厚度为1500nm左右。
利用MOCVD继续在上述形成的应力传递层24上生长GaN高阻层22。GaN高阻层22为低温低压生长的GaN层，TMGa流量为200sccm，同时NH3的流量为12000sccm，生长表面温度为980℃，反应室气压为50mbar，生长速率为2.5um/h左右，生长时间为50min，厚度为2000nm左右。
利用MOCVD继续在高阻层22上生长高温GaN沟道层23。高温GaN沟道层23生长条件为：TMGa流量为200sccm，同时NH3的流量为30000sccm，表面温度为1080℃，反应室气压为200mbar，生长速率为2um/h，生长时间6min，厚度为200nm左右。
利用MOCVD继续在沟道层23基础上形成复合势垒层30，复合势垒层30的生长条件为：表面温度为1080℃，反应室气压为75mbar，NH3流量为8000sccm。
首先，基于沟道层23形成AlN插层32，可通入TMAl的流量为400sccm，生长时间为16s，厚度为1nm左右。
基于插层32形成超晶格势垒层31，可先在插层32基础上形成高Al组分的第一势垒层311：TMAl流量为400sccm，TMGa流量为180sccm，对应的Al组分为25％左右。生长时间为20s，厚度为5nm左右。然后，在第一势垒层311基础上形成低Al组分的第二势垒层312：TMAl流量为180sccm，TMGa流量为150sccm，对应AlGaN的Al组分为15％左右。生长时间为12s，厚度为2nm。重复生长三个周期，以对应形成三组上述的超晶格势垒层31。
在形成超晶格势垒层31的基础上制作GaN帽层33：通入TMGa的流量为150sccm，生长时间为15s，对应GaN帽层33厚度为2nm。
通过上述过程，形成了基于Si衬底的氮化镓基半导体器件1。
此外，还可基于SiC衬底形成本申请提供的氮化镓基半导体器件1，请再次参阅图1，以下对基于SiC衬底形成氮化镓基半导体器件1的制作过程进行介绍：
利用MOCVD在500um厚的6寸SiC衬底上生长AlN成核层21。在1050℃高温脱附10min去掉SiC衬底表面的氧化物和杂质，露出台阶状的表面形貌。然后高温下生长AlN成核层21：生长温度为1100℃，TMAl流量为250sccm，NH3流量3000sccm，反应室气压为70mbar，生长速度0.3um/h左右，生长时间为40min。AlN成核层21厚度为200nm左右。
利用MOCVD继续在成核层21上生长掺铁GaN高阻层22，掺铁GaN高阻层22的生长条件为：MO流量，其中TMGa流量为230sccm，Cp2Fe流量为500sccm，同时NH3的流量为5000sccm(对应Fe掺杂浓度为1e18 cm-3左右)；表面温度为1060℃，生长时间为20min，厚度为1000nm左右。
利用MOCVD继续在高阻层22上生长高温GaN沟道层23，高温GaN沟道层23生长条件为：TMGa流量为200sccm，同时NH3的流量为30000sccm，表面温度为1080℃，反应室气压为200mbar，生长速率为2um/h，生长时间为12min，厚度为400nm左右。
利用MOCVD继续在沟道层23基础上形成复合势垒层30，复合势垒层30的生长条件为：表面温度为1080℃，反应室气压为75mbar，NH3流量为8000sccm。
首先，可在沟道层23基础上形成AlN插层32，AlN插层32的生长条件为：通入TMAl的流量为400sccm，生长时间为16s，厚度为1nm左右。
然后在AlN插层32的基础上形成超晶格势垒层31，可先在AlN插层32基础上制作高Al组分的第一势垒层311：TMAl流量为400sccm，TMGa流量为180sccm，对应的Al组分为25％左右。生长时间为16s，厚度为4nm左右。之后，在第一势垒层311基础上形成低Al组分的第二势垒层312：TMAl流量为180sccm，TMGa流量为150sccm，对应AlGaN的Al组分为15％左右。生长时间为12s，厚度为2nm。按上述工艺重复生长4个周期，以形成4组超晶格势垒层31。
在形成的超晶格势垒层31基础上形成GaN帽层33：通入TMGa的流量为150sccm，生长时间为15s，对应GaN帽层33厚度为2nm。
需要说明的是，以上只是以较佳的生长条件及材料参数等，对基于Si衬底及SiC衬底制作形成氮化镓基半导体器件1工艺进行介绍，并不对其工艺参数进行具体限定，实施时可根据实际情况对生长条件及材料参数等进行调整。
本申请另一实施例还提供一种氮化镓基半导体器件制作方法，用于上述氮化镓基半导体器件1的制作，所应说明的是，本实施例给出的氮化镓基半导体器件制作方法并不以图4以及以下所述的具体顺序为限制。应当理解，本实施例所述的氮化镓基半导体器件制作方法中的部分步骤的顺序可以根据实际需要相互交换，或者其中的部分步骤也可以省略或删除，本实施例在此不做限制。
步骤S110，提供一衬底10；
步骤S120，基于所述衬底10一侧制作形成氮化物半导体层20；
步骤S130，基于所述氮化物半导体层20远离所述衬底10一侧制作形成复合势垒层30，其中，所述复合势垒层30包括至少两组层叠设置的超晶格势垒层31，每组所述超晶格势垒层31包括层叠设置的第一势垒层311和第二势垒层312，所述第一势垒层311中的Al组分含量高于所述第二势垒层312中的Al组分含量。
可以理解，通过步骤S110-步骤S130中给出的工艺流程可制作得到如图1中所示的氮化镓基半导体器件1，其中，关于各步骤的详细描述可参照上述实施例中对氮化镓基半导体器件1的描述，本实施例在此不再赘述。
综上所述，本申请实施例提供的氮化镓基半导体器件1及其制作方法，该氮化镓基半导体器件1包括衬底10、基于衬底10一侧形成的氮化物半导体层20以及基于氮化物半导体层20远离衬底10一侧形成的复合势垒层30。其中，该复合势垒层30包括至少两组层叠设置的超晶格势垒层31，每组超晶格势垒层31包括层叠设置的第一势垒层311和第二势垒层312，该第一势垒层311中的Al组分含量高于第二势垒层312中的Al组分含量。由于不同Al组分的势垒层具有不同禁带宽度，因此多层不同Al组分的势垒层可形成异质超晶格阱结构。如此，通过较高Al组分含量的第一势垒层311保证沟道的二维电子气浓度，以改善器件导通特性，并利用较低Al组分含量的第二势垒层312降低超晶格势垒层31的等效压电极化系数，从而减小器件高压下的逆压电形变，以提高器件的可靠性。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (6)
1.一种氮化镓基半导体器件，其特征在于，包括：
衬底；
基于所述衬底一侧形成的氮化物半导体层；
基于所述氮化物半导体层远离所述衬底的一侧形成的复合势垒层；
其中，所述复合势垒层包括至少两组层叠设置的超晶格势垒层，每组所述超晶格势垒层包括层叠设置的第一势垒层和第二势垒层，所述第一势垒层中的Al组分含量高于所述第二势垒层中的Al组分含量；
每组超晶格势垒层中，所述第一势垒层靠近所述氮化物半导体层设置，所述第二势垒层形成于所述第一势垒层远离所述氮化物半导体层的一侧；
每组超晶格势垒层中，所述第二势垒层的厚度小于所述第一势垒层的厚度且所述第二势垒层的厚度小于5nm，以形成窄阱量子阱；
所述氮化物半导体层包括：
基于所述衬底形成的成核层；
基于所述成核层远离所述衬底的一侧形成的高阻层；
基于所述高阻层远离所述成核层的一侧形成的沟道层；以及
形成于所述成核层与所述高阻层之间的应力传递层。
2.根据权利要求1所述的氮化镓基半导体器件，其特征在于，至少两组超晶格势垒层中，各组所述超晶格势垒层中的第一势垒层的Al组分含量相同，且各组所述超晶格势垒层中的第二势垒层的Al组分含量相同。
3.根据权利要求1所述的氮化镓基半导体器件，其特征在于，所述第一势垒层和所述第二势垒层由AlGaN材料或AlGaInN材料制成。
4.根据权利要求1所述的氮化镓基半导体器件，其特征在于，所述第一势垒层中Al组份含量为15％～30％，所述第二势垒层中Al组分含量为0％～20％。
5.根据权利要求1-4任意一项所述的氮化镓基半导体器件，其特征在于，所述复合势垒层还包括：
形成于所述至少两组层叠设置的超晶格势垒层与所述氮化物半导体层之间的插层；
形成于所述至少两组层叠设置的超晶格势垒层的远离所述插层一侧的帽层。
6.一种氮化镓基半导体器件制作方法，其特征在于，所述方法包括：
提供一衬底；
基于所述衬底一侧制作形成氮化物半导体层；
基于所述氮化物半导体层远离所述衬底一侧制作形成复合势垒层；
其中，所述复合势垒层包括至少两组层叠设置的超晶格势垒层，每组所述超晶格势垒层包括层叠设置的第一势垒层和第二势垒层，所述第一势垒层中的Al组分含量高于所述第二势垒层中的Al组分含量；
每组超晶格势垒层中，所述第一势垒层靠近所述氮化物半导体层设置，所述第二势垒层形成于所述第一势垒层远离所述氮化物半导体层的一侧；
每组超晶格势垒层中，所述第二势垒层的厚度小于所述第一势垒层的厚度且所述第二势垒层的厚度小于5nm，以形成窄阱量子阱；
基于所述衬底一侧制作形成氮化物半导体层的步骤，包括：
基于所述衬底形成成核层；
基于所述成核层远离所述衬底的一侧形成应力传递层；
基于所述应力传递层远离所述成核层的一侧形成高阻层；
基于所述高阻层远离所述应力传递层的一侧形成沟道层。
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