JP4912558B2 - 半導体構造体 - Google Patents

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Description

【0001】
発明の背景
本発明は、半導体構造体、特に高電子移動度トランジスタ(HEMT)に関する。
マイクロ波及びミリ波周波数で使用できる電界効果トランジスタ(FET)には数種のタイプがある。これらのFETの一つには、高電子移動度トランジスタ(HEMT)があり、これはヒ化ガリウム(GaAs)及びリン化インジウム(InP)などの第III〜V族の物質から形成することができる。
【0002】
一般に、HEMTは、ドナー/バリヤ層とチャネル層とを含む。このドナー/バリヤ層は、通常、広バンド・ギャップ物質であり、チャネル層は、通常、狭バンド・ギャップ物質である。ヘテロ接合は、通常、このドナー/バリヤ層とチャネル層との間に形成される。このヘテロ接合での伝導帯バンド不連続により、電子は、ドナー/バリヤ層からチャネル層に注入される。ドナー/バリヤ層のバンドギャップが比較的大きいため、このチャネル層に注入された電子は、閉じこめられてヘテロ接合に平行な平面を移動する。従って、ドナー/バリヤ層のドーパント原子とチャネル層の電子との間は、空間的に隔てられていて、これによって、不純物分散が低く、且つ電子移動度が良くなる。通常、HEMTは、高出力性能、高降伏電圧、及び高電流密度をもつのが望ましい。
【0003】
マイクロ波出力及びミリ波動作用のトランジスタ構造体のチャネル層として、InPは、高い飽和速度、適度な移動度、及び高い降伏電界をもつ。しかし、InPは、ショットキーバリヤ高度が低い。さらに、弾性歪みがInP基板上のAlInPのアルミニウム濃度を約15%に制限する傾向があるので、FETでショットキー層として、またはHEMT構造体でドナー/ショットキー層としてAlInPを使用するのは制限される場合がある。従って、ショットキーバリヤ及びHEMT伝導帯バンド不連続は、僅かにしか改善することができない。両面AlInP/InP/AlInP HEMTに二つのAlInP層をもつ複合弾性歪みは、弾性歪み限界を超えてデバイスを劣化させる結晶転位を起こすことがあったので、弾性歪みによって、HEMT構造体が片面AlInP/InPヘテロ接合に制限されることもある。さらにInP基板上では成長がさらに制限されているので、GaAs基板の場合よりももっと高価で、小さく、より壊れやすくなってしまうことがある。
【0004】
発明の概要
本発明に従って、二つのAlxIn1-xPドナー/バリヤ層と、InPチャネル層とをもつダブル・パルス・ドープ半導体構造体、たとえばHEMTを提供する。通常、本構造体は、メタモルフィック成長と歪み補償とを利用して形成する。メタモルフィック傾斜層と緩和バッファ層は、第一の基板、たとえばGaAs及びInP上に形成して、最初の基板の格子定数とは異なる格子定数をもつ「新規基板」を提供する。この緩和バッファ層の格子定数は、前記ドナー/バリヤ層の格子定数と前記チャネル層の格子定数との中間である。ドナー/バリヤ層とチャネル層とを緩和バッファ層の上に形成すると、これらの層の格子定数と緩和バッファ層の格子定数との違いにより、これらの層に歪みが生じる。しかしながら、これらの歪みは互いに相殺(補償)しあってほぼ釣り合い、ドナー/バリヤ層とチャネル層は最小の結晶転位で形成できる。断面透過電子顕微鏡(TEM)写真から、この構造体の層は優れた平面性を示し、貫通転位は容易には見えない。平面TEM顕微鏡写真から、この転位密度は1×106cm-2未満であると予測される。
【0005】
本発明の構造体は、優れた、実際的な厚さをもつInPチャネル層と、二つのAlInP/InPヘテロ接合を与える比較的アルミニウム濃度の高い二つのAlxIn1-xPドナー/バリヤ層とを含む。メタモルフィック成長により得られた緩和バッファ層の上部に歪み−補償化AlInP/InP層を使用することにより、AlInPドナー/バリヤ層は、40%アルミニウム濃度まで仮像的(pseudomorphically)に成長することができる。この濃度は、InP基板での成長の約2倍になることもある。約40%までアルミニウムをInPに合金化すると、InPのバンドギャップが、たとえばInPの約1.35eVからAl0.3In0.70Pの約2.03eVに増加する。バンドギャップが高いと、降伏特性が高くなり、これによって高降伏デバイスを形成することができる。大きなバンドギャップドナー/バリヤ層は、チャネル層に良好な電荷移動と、チャネル層内に良好な電流閉じこめ(current confinement)も提供する。このアルミニウム濃度が高くなると、ショットキーバリヤ高度も高くなる。さらに、本発明の構造体は、チャネル層とドナー/バリヤ層との間に比較的高い伝導帯バンド不連続をもつ、ヘテロ接合、たとえばAl0.30In0.70P/InPも含む。伝導帯バンド不連続が高いと、電流密度が高くなり、且つ電流の電荷閉じこめも良好になる。メタモルフィック・グレーディングにより、GaAs基板上にこの構造体を成長させることも可能であり、これはInP基板よりも大きく、安価で且つより耐久性がある。
【0006】
一つの側面では、本発明は、基板、傾斜層、第一のドナー/バリヤ層と、チャネル層とを含む、高電子移動度トランジスタ構造体などの、半導体構造体に関する。この基板(たとえば、InP及びGaAs)は、基板格子定数をもつ。この傾斜層[たとえば、(AlGa)0.25In0.75P]は、前記基板上に配置され、且つ傾斜格子定数をもち、ここで前記傾斜層は、前記傾斜層の底部付近では、前記基板格子定数と実質的に等しい第一の格子定数をもち、且つ前記傾斜層の上部付近では、第一の格子定数とは異なる第二の格子定数をもつ。この第一のドナー/バリヤ層(たとえば、Al0.30In0.70P)は、前記傾斜層上に配置され、且つ第三の格子定数をもち、このチャネル層(たとえば、InP)は、第一のドナー/バリヤ層の上に配置され、且つ第四の格子定数をもつ。この第二の格子定数は、第三の格子定数と第四の格子定数との中間である。本発明の構造体は、さらに前記傾斜層の上で、且つ第三の格子定数と第四の格子定数との中間、たとえば第三の格子定数より大きい、第五の格子定数をもつ、緩和バッファ層[たとえば、(AlGa)0.25In0.75P]を含むことができる。
【0007】
本発明の態様は、以下の特徴の一つ以上を含む。前記第二の格子定数は、前記第一の格子定数より小さく、及び/または前記第三の格子定数よりも大きい。前記第一のドナー/バリヤ層には引張歪みがかけられており、且つ前記チャネル層には圧縮歪みがかけられている。この第一のドナー/バリヤ層とチャネル層の歪みは、実質的に平衡状態にある。前記傾斜層の一部の格子定数は、基板からの距離に従って変動する。この傾斜層は、傾斜層の上部の第二のインジウム濃度よりも高い、傾斜層底部の第一のインジウム濃度の第III族の物質を含む、第III〜V族の物質を含有する。この傾斜層は、線形的に変動するインジウム濃度、または段階的インジウム濃度をもつ。前記第二のインジウム濃度と第三のインジウム濃度との差は、約3パーセントポイント〜約8パーセントポイントであり、たとえば約5パーセントポイントである。
【0008】
前記第一のドナー/バリヤ層は、前記第二のインジウム濃度よりも低い、第四のインジウム濃度の第III族の物質を含む第III〜V族の物質を含有することができる。前記第一のドナー/バリヤ層は、約23%〜約40%のアルミニウム濃度の第III族の物質を含む、第III〜V族の物質を含有する。前記チャネル層の厚さは、約80Å〜約130Åである。
【0009】
本発明の構造体は、さらに、前記チャネル層の上に第二のドナー/バリヤ層を含むことができ、ここで前記第二のドナー/バリヤ層は、約23%〜約40%のアルミニウム濃度の第III族の物質を含む、第III〜V族の物質を含有する。本構造体は、さらに、前記第二のドナー/バリヤ層の上に、選択的にエッチング可能なコンタクト層(たとえば、InwGa1-wAs)を含有することができる。
【0010】
もう1つの側面では、本発明は、基板格子定数をもつGaAs基板、前記基板上で且つ傾斜格子定数をもつ傾斜層、前記傾斜層の上で且つ第三の格子定数をもつ第一の緩和バッファ層、前記第一の緩和バッファ層の上で且つ第三の格子定数と実質的に等しい第四の格子定数をもつ第二の緩和バッファ層、前記第二の緩和バッファ層[たとえば、(AlGa)nIn1-nP]の上で且つ第五の格子定数をもつ第一のドナー/バリヤ層と、前記第一のドナー/バリヤ層の上で且つ第六の格子定数をもつチャネル層とを含む、高電子移動度トランジスタ構造体を特徴とする。この傾斜層は、その傾斜層の底部付近では基板の格子定数と実質的に等しい第一の格子定数と、その傾斜層の上部付近では前記第一の格子定数とは異なる第二の格子定数とをもつ。第一の緩和バッファ層は、砒素を含む第III〜V族の物質を含有し、第二の緩和バッファ層は、リンを含む第III〜V族の物質を含有する。第四の格子定数は、前記第五の格子定数と第六の格子定数との中間である。本構造体は、さらに、前記チャネル層の上に第二のドナー/バリヤ層を含み、ここでこの第二のドナー/バリヤ層は、約23%〜約40%のアルミニウム濃度の第III族の物質を含む、第III〜V族の物質を含有する。本構造体は、さらに、前記第二のドナー/バリヤ層の上に、選択的にエッチング可能なコンタクト層(たとえば、InwGa1-wAs)を含むことができる。
【0011】
本発明の態様は、以下の特徴の一つ以上を含むことができる。第四の格子定数は、第五の格子定数よりも大きい。前記傾斜層は、砒素を含む第III〜V族の物質、たとえば、(AlGa)xIn1-xAs(式中、xは約0.6〜約1である)を含む。この傾斜層は、傾斜層の上部の第二のインジウム濃度よりも低い傾斜層底部の第一のインジウム濃度の第III族の物質を含む、第III〜V族の物質を含有し、且つ前記第一の緩和バッファ層は、前記第二のインジウム濃度より低い第三のインジウム濃度の第III族の物質を含む、第III〜V族の物質を含有する。この第二のインジウム濃度と第三のインジウム濃度の差は、約3パーセントポイント〜約8パーセントポイントである。この第一のドナー/バリヤ層は、約23%〜約40%のアルミニウム濃度の第III族の物質を含む、第III〜V族の物質を含有する。
【0012】
これらの構成によって、本発明の構造体は、構造体の高い電界領域にはない一つまたは二つの砒素/リン(As/P)界面と一緒に形成することができる。境目のはっきりした、欠陥のないAs/P界面を形成するのは困難であり、この界面の欠陥は、ゲートとドレインの間に、構造体の時期尚早な降伏となり得る漏出経路を与えてしまうことがあるので、この高電界領域から離してこれらの界面を形成することによって、構造体の性能をより良くすることができる。
【0013】
本明細書中で使用するように、「(AlGa)x」とは、Alx、Gax、またはAlyGax-yを意味する。たとえば、(AlGa)0.25In0.75Pは、Al0.25In0.75P、Ga0.25In0.75P、またはAlyGa0.25-yIn0.75Pを意味し、ここで0≦y≦0.25である。
【0014】
本発明の他の特徴、目的及び有利な点は、以下の説明、図面及び請求の範囲から明らかになろう。
【0015】
発明の詳細な説明
図1には、ダブル・パルス・ドープ半導体構造体10が示されている。構造体10は、InP基板12、およそ(AlGa)0.05In0.95Pから(AlGa)0.25In0.75Pに傾斜させたアンドープバッファ傾斜層14、アンドープ(AlGa)0.20In0.80P緩和バッファ層16、アンドープAl0.30In0.70Pバリヤ層18、第一のパルスドープ層20、第一のアンドープAl0.30In0.70Pスペーサ層22、アンドープInPチャネル層24、第二のアンドープAl0.30In0.70Pスペーサ層26、第二のパルスドープ層28、アンドープAl0.30In0.70Pショットキー-ドナー/バリヤ層30と、n+ドープIn0.30Ga0.70As緩和コンタクト層32とを含む。
【0016】
第一のパルス層20と第一のスペーサ層22とは、第一のドナー/バリヤ層34を形成し、第二のパルス層28と第二のスペーサ層26とは、第二のドナー/スペーサ層36を形成する。ドナー/スペーサ層34と36は、チャネル層24とヘテロ接合を形成する。層18、20、22、24、26、28、30と32とは一緒になって、デバイス層38を形成する。
【0017】
通常、バッファ傾斜層14と緩和バッファ層16とを、基板12の上に形成して、InP基板の格子定数とは異なる格子定数をもつ「新規基板」を提供して、デバイス層38がその上部に形成できるようにする。通常、Al-P結合とGa-P結合は、In-P結合よりも短い。従って、(AlGa)1-xInxPに関しては、xの値が高いほど、格子定数は大きい。従って、この新規基板の格子定数、則ち(AlGa)0.20In0.80Pの格子定数は、InP基板12の格子定数より小さく、則ち狭くなっている。(緩和バッファ層16の)(AlGa)0.20In0.80Pの格子定数の値は、(チャネル層24の)InPの格子定数と、(バリヤ層18とスペーサ層22の)Al0.30In0.70Pの格子定数の値の中間でもある。特に、(AlGa)0.20In0.80Pの格子定数は、Al0.30In0.70Pの格子定数よりも大きく、且つInPの格子定数よりも小さい。中間(Al0.30In0.70PとInPとの中間)の格子定数をもつ新規基板として(AlGa)0.20In0.80P緩和バッファ層16をもつことによって、実用的な厚さ(〜110Å)の仮像InPチャネル層24と、比較的高いアルミニウム濃度をもつ実用的な厚さの仮像ドナー-スペーサ層34及び36と、バリヤ層18及び30とが形成でき、これによって、上述の如き、優れた性能の構造体10が提供できる。
【0018】
理論的根拠はないが、このAl0.30In0.70Pバリヤ層18とこのAl0.30In0.70Pドナー-スペーサ層34を、前記緩和バッファ層16の上に形成すると、引張歪み(TS)がこのバリヤ層18とドナー-スペーサ層34の中に発生する。これは、Al0.30In0.70Pの格子定数が、緩和バッファ層16の(AlGa)0.20In0.80Pの格子定数よりも小さいためである。層18と34とが、デバイスを劣化させるような転位を形成せずに、弾力的に歪みがかかる(シュードモルフィック/仮像性:pseudomorphic)ように、これらの層は、比較的薄く成長させる。このInPチャネル層24をドナー-スペーサ層34の上に蒸着させる際、チャネル層24には、圧縮歪み(CS)が発生する。これは、InPの格子定数が、緩和バッファ層16のAl0.20In0.80Pの格子定数よりも大きいからである。しかしながら、ドナー-スペーサ層34とバリヤ層18との引張歪みと、チャネル層24の圧縮歪みは、互いに相殺(補償)しあって、平衡に近いか、実質的にゼロの正味(net)歪みとなって、これによってデバイス層38が形成できる。
【0019】
メタモルフィックと呼ばれる、バッファ傾斜層14は、傾斜インジウム濃度をもつ第III〜V族の物質である。通常、このインジウム濃度は、傾斜層14の底部では、その格子定数が実質的にInP基板12の格子定数と一致し、且つ傾斜層14の上部では、その格子定数が緩和バッファ層16の格子定数に「到達しない」か、または「超過する」ように勾配がつけられている。傾斜層14の厚さは、(以下に記載の如く)緩和バッファ層16の所望のインジウム濃度と、傾斜層14のインジウム濃度の変化割合に依存する。則ち、傾斜層14は約1〜2μmであり、好ましくは約1.2μmである。インジウム濃度とは、所定の物質(たとえば、第III〜V族の物質)の中の第III族の物質(たとえば、Al、Ga、In)の全量に対するインジウム原子の割合(たとえば、パーセント)を指す。傾斜層14の底部では、インジウム濃度は、1.00または100%近く(たとえば、0.95)であり、これは、ほぼInPに相当する。このインジウム濃度は、予定のインジウム濃度が傾斜層14の上部で到達するまで、傾斜層14の厚さに従って、線形的にに減少する。構造体10に関しては、予定のインジウム濃度は、0.75(または75%)であり、これは、(AlGa)0.25In0.75Pに相当する。インジウム濃度が減少するに連れて、アルミニウム及び/またはガリウム濃度が増加する。則ち、アルミニウム及び/またはガリウム濃度は、ゼロ付近から0.25(または25%)に増加している。さらに、アルミニウム−リン結合とガリウム−リン結合は、インジウム−リン結合よりも短いため、アルミニウム及び/またはガリウムをInPに合金化すると、格子定数が小さくなる。かくして、傾斜層14の格子定数は、層14の底部から上部へと小さくなる。傾斜層14の底部では、格子定数は約5.85Åであるのに対し、傾斜層14の上部では、格子定数は約5.77Åである。
【0020】
メタモルフィック・グレーディング・プロセスの間、傾斜層14が小さな格子定数になるに連れて、結晶欠陥(たとえば、転位)が形成する場合がある。これらの欠陥は、主に傾斜層14にあり、本質的なデバイス層38にはない。しかしながら、傾斜層14には依然として残留歪みがある場合がある。この残留歪みを最小化するために、傾斜層14は、傾斜層14の上部のインジウム濃度が、緩和バッファ層16のインジウム濃度に「到達しない」ように勾配がつけられている。則ち、傾斜層14の上部では、傾斜層14のインジウム濃度は、緩和バッファ層16の所望のインジウム濃度よりも、約3〜8パーセントポイント、好ましくは5パーセントポイント低い。緩和バッファ層16のインジウム濃度に到達させない(アンダーシューティング)ことによって、傾斜層14に、傾斜に伴う殆どまたは実質的に全ての歪みをさらに軽減、則ち緩和させる、追加の転位と欠陥とができる。しかしながら、傾斜層14中の殆どの転位は基板12付近で起こるので、この転位が構造体10の性能には悪影響を及ぼさないようにできる。
【0021】
緩和バッファ層16は、実質的に歪みのない層であり、則ち、緩和されている。緩和バッファ層16は、約5.785Åの、歪みのない、自然(natural)格子定数をもつ。層16は、約1,000〜2,000Åの厚さである。従って、傾斜層14と緩和バッファ層16とを使用することにより、デバイス層38は、InP基板12の格子定数とは異なる格子定数をもつ、新しい、歪みのない「基板」(緩和バッファ層16)の上に形成することができる。
【0022】
バリヤ層18は、約250Åに薄く成長させて、緩和バッファ層16の上で成長させた時に、このバリヤ層が弾性的に歪むようにする。第一のパルス層20は、約1×1012〜2×1012cm-2のシリコンシート濃度である。第一のスペーサ層22は、約30〜60Åの厚さである。上述の如く、インジウム濃度の違いから、層18及び22と、緩和バッファ層16の自然格子定数とは異なり;緩和バッファ層16の格子定数は、層18と22の自然格子定数より大きい。従って、バリヤ層18とスペーサ層22は、緩和バッファ層16の上に蒸着された際に、張力的且つ弾性的に歪みがかかる。
【0023】
チャネル層24の自然格子定数は、緩和バッファ層16の格子定数よりも大きいので、スペーサ層22の上に蒸着された際に、仮像InPチャネル層24には圧縮歪みがかかる。この圧縮歪みは、その下にある引張歪みによって相殺される。チャネル層24とバリヤ層18とスペーサ層22の正味歪みは、本質的に平衡に近い。
【0024】
第二のスペーサ層26、第二のパルス層28と、ショットキー層30は、通常、第一のスペーサ層22、第一のパルス層20と、バリヤ層18とに関してそれぞれ記載した通りである。第一のスペーサ層22とバリヤ層18と同様に、第二のスペーサ層26とショットキー層30の自然格子定数が緩和バッファ層16の格子定数よりも小さいので、第二のスペーサ層26とショットキー層30には引張歪みがかかる。第二のスペーサ層26とショットキー層30の歪みは、他の層によって相殺されない。むしろ、層26と30とは、構造体10の性能に影響を与えもせず、転位もさせないように、薄く、たとえば約100〜200Åで形成させる。
【0025】
層32は、In0.30Ga0.70Asの組成をもつコンタクト層であり、この格子は緩和バッファ層16とぴったりと一致する。また、約2.03eVのバンドギャップをもつAl0.30In0.70Pと比較して、In0.30Ga0.70As(1.1eV)の比較的小さなバンドギャップでは、コンタクト形成が容易である。さらに、公知の選択的エッチングを使用して、臨界ゲート形成のプロセス均一性及び制御用に、リン化物(ショットキー)層の上部のヒ化物(コンタクト)層を取り除くことができる。この層はゲートを作成する前に除去するため、このヒ化物−リン化物界面(欠陥をもつことがある)は、この装置の高電界領域にはない。
【0026】
本発明のもう1つの態様である、図2を参照して、構造体100は、GaAs基板102、約(AlGa)0.05In0.95As〜約(AlGa)0.64In0.36Asに勾配がついているバッファ傾斜層104、(AlGa)0.69In0.31As緩和バッファ層106、(AlGa)0.20In0.80P緩和バッファ層16、Al0.30In0.70Pバリヤ層18、第一のパルス層20、第一のAl0.30In0.70Pスペーサ層22、InPチャネル層24、第二のAl0.30In0.70Pスペーサ層26、第二のパルス層28、Al0.30In0.70Pショットキー/バリヤ層30と、In0.30Ga0.70As緩和コンタクト層32とを含む。通常、その高い熱伝導性のため、InP基板12は高エネルギー散逸用途で使用されるが、GaAs基板は、比較的低コスト、高容積製造用途で使用される。
【0027】
構造体100は、構造体10とほぼ同様であるが、GaAs基板102と層104及び106とを含む。従って、デバイス層38が形成される基板の格子定数を変化させるためには、構造体100は、メタモルフィックの、傾斜(AlGa)xIn1-xAs層104と、(AlGa)yIn1-yAs緩和バッファ層106とを含む。この配置では、構造体100は、構造体100の高電界領域にはない二つの砒素/リン(As/P)界面と共に形成される。
【0028】
傾斜層104は、層104の底部のGaAsから層104の上部の(AlGa)0.64In0.36Asへと勾配がつけられている。則ち、インジウム濃度は、基板102からの距離が大きくなるのに連れて増加する。インジウム−砒素結合は、アルミニウム−砒素結合及びガリウム−砒素結合よりも大きいので、傾斜層104の格子定数は、基板102からの距離が大きくなるのに連れて大きくなる。通常、傾斜層104は、約1μm〜約2μmの厚さである。傾斜層14と同様に、傾斜層104のインジウム濃度は、緩和バッファ層106のインジウム濃度を、約3〜8パーセントポイント、好ましくは約5パーセントポイントだけ超える。この場合もやはり、超過(オーバーシューティング)させることによって傾斜層104の格子に欠陥及び転位が加わって、傾斜層104によって形成した残留歪みが最小化する。
【0029】
第一の緩和バッファ層106は、基板102の格子定数とは異なる格子定数をもつ、(AlGa)0.69In0.31Asの歪みのない層である。より具体的には、第一の緩和バッファ層の格子定数は、バリヤ層18の格子定数とチャネル層24の格子定数との中間である。第一の緩和バッファ層106は、通常、約500Åの厚さである。
【0030】
第一の緩和層106の上に配置されているのは、(AlGa)0.20In0.80Pの組成をもつ第二の緩和層16である。第一及び第二の緩和層106と16の格子定数は、格子が一致している、則ち、この格子定数は実質的に同一である。層106の上に層16を形成することは、一つのAs/P界面を形成することであるのは特記すべきである。しかしながら、この界面はデバイス層38から離れており、この界面で形成していたかもしれない欠陥由来の悪影響は最小化される。
【0031】
緩和バッファ層16、バリヤ層18、第一のパルス層20、第一のスペーサ層22、InPチャネル層24、第二のスペーサ層26、第二のパルス層28、ショットキー/バリヤ層30と、緩和コンタクト層32は、ほぼ、構造体10に関して上記した通りである。
【0032】
図3と図4とを参照して、構造体100をベースとするHEMT400の製造法200を示す。方法200では、分子ビームエピタキシー(MBE)を使用して、蒸着チャンバ中の物質の上部に物質を蒸着/成長させる。通常、基板102を準備し、製造し(段階202、204、206);傾斜層104を成長させ(段階208、210、212);第一の緩和バッファ層106を成長させ(段階214と216);第二の緩和バッファ層16を成長させ(段階218);デバイス層38を成長させ(段階220);次いでエッチングし(段階222);オーム接触とショットキー接触とを形成させる(段階222)。
【0033】
より詳細には、基板102から酸化物を脱着させ、GaAsの追加の層を成長させて、基板102の表面を平滑化させることによって、GaAs基板12を製造する(段階202)。慣用法を使用し、砒素過圧中、約640℃で基板102から酸化物を脱着させる。次いでGaAsを、約560〜600℃の温度で、約100〜400Å、好ましくは約100Åの厚さで蒸着させて(段階204)、GaAsの、平滑で、清浄な上部表面を提供しやすくする。5〜10周期のAlGaAs/GaAs超格子を、蒸着させたGaAsの上に約560〜600℃で形成させる。それぞれの周期は、GaAs約20〜40Åと、AlyGa1-yAs(0.2≦y≦1.0)約20〜40Åとを含む。この超格子によって、バッファ傾斜層104に基板欠陥(たとえば転位)が伝播しないようにする。約560〜600℃で、この超格子の上にさらにGaAsを、約1,000Å未満、好ましくは約500Å未満の厚さまで成長させる。
【0034】
ウエハの温度を約460℃〜約500℃の温度に下げ(段階206)、第一の傾斜バッファ層104の一部を成長させる(段階208)。バッファ傾斜層104を、In0.05(AlwGa1-w)0.95Asで出発して成長させる(段階208)。このインジウム濃度は、三次元(非平面)成長を防止するために、最初は、約15%未満である。傾斜層104が成長し始めるのにつれて、蒸着物質にインジウムをもっと導入すると、インジウム濃度は、傾斜層104の厚さと時間に依存して、たとえば線形的に増加する。Inx(AlGa)1-xAsに関しては、インジウム濃度が増加するのにつれて、アルミニウム濃度とガリウム濃度を調節して(アルミニウムは増加させて、ガリウムは減少させる)、傾斜層104は絶縁性のままにして、且つGaAs基板102のバンドギャップよりも傾斜層104のバンドギャップが大きいままに確保し易くする。このインジウム濃度を、10〜20%、好ましくは約15〜18%の中間濃度に増加させる。
【0035】
傾斜層104のインジウム濃度が中間濃度に到達したら、傾斜層をもっと成長させるために(段階212)、温度を下げる(段階210)。温度は、約380℃〜約420℃の間に下げる(段階210)。温度を下げる(段階210)のに必要な時間の間、傾斜層104は成長させてもよいし、または温度低下の間、成長を中断させてもよい。温度が低下したら(段階210)、傾斜層104を成長させ続ける(段階212)。低温で三次元成長を減少し易くして、傾斜層104を実質的に平面成長させる。傾斜層104のインジウム濃度が、バッファ層104上部の予定最大濃度に到達するまで、中間濃度での厚さから傾斜層104を成長させながら(段階212)、インジウム濃度は、たとえば線形的に増加させる。
【0036】
所望の最大インジウム濃度に到達したら、第一の緩和層106を成長させるために(段階216)、温度を上昇させる(段階214)。温度は、約440〜約500℃に上昇させる(段階214)。温度を上昇させる(段階214)のに必要な時間の間、第一の緩和層106を成長させてもよいし、または温度上昇(段階214)の間には成長妨害させてもよい。温度が上昇すると(段階214)、所望の緩和インジウム濃度に調節されたインジウム濃度で、第一の緩和層106が成長する(段階216)。
【0037】
同一温度を維持しながら、砒素フラックスを停止して、リンフラックスを開始することによって、第二の緩和バッファ層16を成長させる(段階18)。層16に関して所望の濃度に調節したインジウム、アルミニウム及びガリウム濃度で、第二の緩和バッファ層16を成長させる。
【0038】
デバイス層38を成長させ(段階220)、エッチングし(段階222)、電極(示されていない)を形成する(段階222)。慣用法を使用して、デバイス層を約460℃〜約520℃の温度で成長させる(段階220)。通常、AlxIn1-xPと(AlGa)xIn1-xAs層の組成は、公知の成長条件下、MBEによってGaAsまたはInPの上部のAlxIn1-xPと(AlGa)xIn1-xAsの薄い、仮像試験層を最初に成長させることによって、キャリブレーションをとる。この試験層は、X-線回折でキャラクタリゼーションして、弾性的歪みのかかった格子定数を決定し、この格子定数は、AlxIn1-xPと(AlGa)xIn1-xAsに関する公知の値とあわせる。従って、AlxIn1-xPと(AlGa)xIn1-xAsの所定の組成を、公知の成長条件に合わせて公知の組成及び格子定数をもつAlxIn1-xPと(AlGa)xIn1-xAs層を再現可能に形成できる。デバイス層38を形成する方法は公知であり、本明細書中、いずれも参照として含まれる、W.E.Hokeら、「Solid Source Molecular Beam Epitaxial Growth of Ga0.5In0.5P Using a Valved、 Three-Zone Phosphorus Source」、J.Vac.Sci.Technol.B13巻、733頁、1995年;及びW.E.Hokeら、「Practical Aspects of Solid Source Molecular Beam Epitaxial Growth of Phosphorus-Containing Films」、J.Vac.Sci.Technol.B17巻、2009頁、1999年に記載されている。選択的コハク酸ベースのウェットエッチングを使用して、ゲート電極用に、コンタクト層32を貫いて窪みを形成する(段階222)。ソース電極50とドレイン電極52を、合金AuGe-Au冶金学を使用して形成する(段階222)。ゲート電極54は、HEMT400を完成させるために慣用法を使用して、0.15μm〜0.25μmのT-ゲートとしてTi-Pt-Auから形成する。
【0039】
図5と図6とには、構造体10をベースとした、HEMT500を製造する方法300が示されている。方法300では、標準的なMBE技術を使用して、方法200とほぼ同一の物質を成長させる。通常、基板12を準備して製造し(段階302、304);傾斜層14を成長させ(段階310、312);緩和バッファ層16を成長させ(段階314、316);デバイス層38を成長させ(段階320)てエッチングし(段階322);オーム接触とショットキー接触とを形成させる(段階322)。
【0040】
特定の態様について説明してきたが、他の態様も予想される。たとえば、構造体10と100の特定の層は、たとえばAl0.30In0.70P、(AlGa)0.20In0.80P、及び(AlGa)0.69In0.31Asなどの具体的な組成について上述してきたが、傾斜層14と104、緩和バッファ層16と106、ドナー/バリヤ層とチャネル層に関しては、他の一般的な組成を使用し得ることが理解されよう。通常、この組成は、傾斜層のメタモルフィック成長と、傾斜層の上に配置された層の歪み補償を提供する。
【0041】
傾斜層14と104は、それぞれインジウム濃度が線形的に低下及び増加するものとして上述してきたが、このインジウム濃度は非線形的に勾配をつけることができる。たとえば、インジウム濃度は段階的に勾配をつけることができる。傾斜層14と104とは、複数の層から形成されていてもよく、それぞれの連続する層は、たとえば5〜13%などの増加性または低下性のインジウム濃度であってもよい。
【0042】
他の態様は、付記請求の範囲に含まれる。
【図面の簡単な説明】
【図1】 図1は、半導体構造体の断面の線図である。
【図2】 図2は、半導体構造体の断面の線図である。
【図3】 図3は、HEMT製造方法の系統線図である。
【図4】 図4は、HEMTの断面の線図である。
【図5】 図5は、HEMT製造法の系統線図である。
【図6】 図6は、HEMTの断面の線図である。

Claims (31)

  1. 半導体構造体であって、
    基板格子定数を有する基板
    前記基板の上傾斜格子定数を有する傾斜層であって、前記傾斜層は、傾斜層の底部付近では、前記基板格子定数に実質的に等しい第一の格子定数を有し、且つ傾斜層の上部付近では、前記第一の格子定数とは異なる第二の格子定数を有する、傾斜層と
    前記傾斜層の上第三の格子定数を有する第一のドナー/バリヤ層と;
    前記第一のドナー/バリヤ層の上第四の格子定数を有するチャネル層とを含み、前記第二の格子定数は、前記第三の格子定数と前記第四の格子定数の中間である半導体構造体。
  2. 前記第二の格子定数が、前記第一の格子定数よりも小さい、請求項1に記載の構造体。
  3. 前記第二の格子定数が、前記第三の格子定数よりも大きい、請求項1に記載の構造体。
  4. 前記第一のドナー/バリヤ層に、引張歪みがかけられている、請求項1に記載の構造体。
  5. 前記チャネル層に、圧縮歪みがかけられている、請求項1に記載の構造体。
  6. 前記第一のドナー/バリヤ層に引張歪みがかけられており、前記チャネル層に圧縮歪みがかけられており、且つ前記第一のドナー/バリヤ層と前記チャネル層の歪みが実質的に釣り合いの状態にある、請求項1に記載の構造体。
  7. 前記傾斜層の一部の格子定数が、前記基板からの距離に従って変動する、請求項1に記載の構造体。
  8. 前記傾斜層が、前記傾斜層の上部の第二のインジウム濃度よりも高い前記傾斜層の底部の第一のインジウム濃度の第III族の物質を含有する第III〜V族の物質を含む、請求項1に記載の構造体。
  9. 前記傾斜層が、(AlGa)0.25In0.75Pを含む、請求項8に記載の構造体。
  10. 前記傾斜層が、線形的に変動するインジウム濃度をもつ、請求項1に記載の構造体。
  11. 前記傾斜層が、階段状に変動するインジウム濃度をもつ、請求項1に記載の構造体。
  12. さらに前記傾斜層の上で、且つ前記第三の格子定数と第四の格子定数との中間の第五の格子定数をもつ緩和バッファ層を含む、請求項1に記載の構造体。
  13. 前記第五の格子定数が、前記第三の格子定数よりも大きい、請求項12に記載の構造体。
  14. 前記傾斜層が、前記傾斜層の上部の第二のインジウム濃度よりも高い前記傾斜層の底部の第一のインジウム濃度の第III族の物質を含有する第III〜V族の物質を含み、且つ前記緩和バッファ層が、前記第二のインジウム濃度よりも高い第三のインジウム濃度の第III族の物質を含有する第III〜V族の物質を含む、請求項12に記載の構造体。
  15. 前記第二のインジウム濃度と第三のインジウム濃度との違いが、約3パーセントポイントから約8パーセントポイントの間である、請求項14に記載の構造体。
  16. 前記第二のインジウム濃度と第三のインジウム濃度との違いが、約5パーセントポイントである、請求項15に記載の構造体。
  17. 前記緩和バッファ層が、(AlGa)0.20In0.80Pを含む、請求項12に記載の構造体。
  18. 前記傾斜層が、前記傾斜層の上部の第二のインジウム濃度よりも高い前記傾斜層の底部の第一のインジウム濃度の第III族の物質を含有する第III〜V族の物質を含み、且つ前記第一のドナー/バリヤ層が、前記第二のインジウム濃度よりも低い第四のインジウム濃度の第III族の物質を含有する第III〜V族の物質を含む、請求項1に記載の構造体。
  19. 前記第一のドナー/バリヤ層が、約23%〜約40%のアルミニウム濃度の第III族の物質を含有する第III〜V族の物質を含む、請求項1に記載の構造体。
  20. 前記第一のドナー/バリヤ層が、Al0.30In0.70Pを含む、請求項19に記載の構造体。
  21. 前記チャネル層が、InPを含む、請求項1に記載の構造体。
  22. 前記チャネル層が、約80Å〜約130Åの厚さをもつ、請求項21に記載の構造体。
  23. さらに、前記チャネル層の上に第二のドナー/バリヤ層を含む、請求項1に記載の構造体。
  24. 前記第二のドナー/バリヤ層が、約23%〜約40%のアルミニウム濃度の第III族の物質を含有する第III〜V族の物質を含む、請求項23に記載の構造体。
  25. 前記第二のドナー/バリヤ層が、Al0.30In0.70Pを含む、請求項24に記載の構造体。
  26. さらに、前記第二のドナー/バリヤ層の上に選択的にエッチング可能なコンタクト層を含む、請求項23に記載の構造体。
  27. 前記コンタクト層が砒素を含む、請求項26に記載の構造体。
  28. 前記構造体が、高電子移動度トランジスタの一部である、請求項1に記載の構造体。
  29. 高電子移動度トランジスタ構造体であって、
    基板格子定数を有するInP基板
    前記基板の上傾斜格子定数を有する(AlGa)xIn1-xP傾斜層であって、前記傾斜層は、傾斜層底部の付近では、前記基板格子定数に実質的に等しい第一の格子定数を有し、且つ傾斜層の上部付近では、前記第一の格子定数とは異なる第二の格子定数を有する、傾斜層と
    前記傾斜層の上格子定数を有する(AlGa)yIn1-yP緩和バッファ層であって、前記緩和バッファ層の格子定数は、前記第二の格子定数よりも大きい緩和バッファ層と
    前記緩和バッファ層の上格子定数を有する第一のAlzIn1-zPドナー/バリヤ層であって、ここで0.23≦z≦0.40である、ドナー/バリヤ層;及び
    前記ドナー/バリヤ層の上格子定数を有するInPチャネル層とを含み、前記緩和バッファ層の格子定数は、前記第一のドナー/バリヤ層の格子定数と前記チャネル層の格子定数の中間である高電子移動度トランジスタ構造体。
  30. さらに、前記チャネル層の上に第二のAlzIn1-zPドナー/バリヤ層(ここで、0.23≦z≦0.40である)を含む、請求項29に記載の構造体。
  31. さらに、前記第二のドナー/バリヤ層の上にInwGa1-wAsコンタクト層を含む、請求項30に記載の構造体。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6897495B2 (en) * 2001-10-31 2005-05-24 The Furukawa Electric Co., Ltd Field effect transistor and manufacturing method therefor
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
KR100438895B1 (ko) * 2001-12-28 2004-07-02 한국전자통신연구원 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7226850B2 (en) 2005-05-19 2007-06-05 Raytheon Company Gallium nitride high electron mobility transistor structure
US20070052048A1 (en) * 2005-09-08 2007-03-08 Raytheon Company Strain compensated high electron mobility transistor
US8120066B2 (en) * 2006-10-04 2012-02-21 Selex Sistemi Integrati S.P.A. Single voltage supply pseudomorphic high electron mobility transistor (PHEMT) power device and process for manufacturing the same
US7608865B1 (en) * 2008-04-28 2009-10-27 Northrop Grumman Space & Mission Systems Corp. Club extension to a T-gate high electron mobility transistor
JP5504428B2 (ja) * 2009-03-24 2014-05-28 旭化成エレクトロニクス株式会社 電界効果トランジスタ及びその製造方法
GB2469448A (en) * 2009-04-14 2010-10-20 Qinetiq Ltd Strain Control in Semiconductor Devices
GB2469451A (en) 2009-04-14 2010-10-20 Qinetiq Ltd P-Type Semiconductor Devices
JPWO2011118099A1 (ja) * 2010-03-26 2013-07-04 日本電気株式会社 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
EP2628183A4 (en) * 2010-10-12 2014-04-02 Alliance Sustainable Energy III-V BAND WEAPONS IMPORTANT FOR OPTOELECTRONIC COMPONENTS OF HIGH EFFICIENCY
US8796738B2 (en) * 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
US20140231876A1 (en) * 2012-06-01 2014-08-21 Win Semiconductors Corp. pHEMT and HBT integrated epitaxial structure
US8946773B2 (en) * 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
US9166035B2 (en) * 2013-09-12 2015-10-20 Taiwan Semiconductor Manufacturing Company Limited Delta doping layer in MOSFET source/drain region

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01143270A (ja) * 1987-11-27 1989-06-05 Matsushita Electric Ind Co Ltd 半導体装置
JPH03125436A (ja) * 1989-10-09 1991-05-28 Matsushita Electric Ind Co Ltd ヘテロ構造半導体装置およびその製造方法
JPH04291934A (ja) * 1991-03-20 1992-10-16 Fujitsu Ltd 応力補償型シュード・モルフィック高電子移動度トランジスタ
JPH0513462A (ja) * 1991-07-03 1993-01-22 Fujitsu Ltd 化合物半導体構造
JPH0837291A (ja) * 1994-07-25 1996-02-06 Hitachi Ltd 格子不整合系積層結晶構造およびそれを用いた半導体装置
JPH08321517A (ja) * 1995-05-26 1996-12-03 Nec Corp 半導体装置及びその製造方法
JPH09321061A (ja) * 1996-05-30 1997-12-12 Nec Corp 電界効果トランジスタ及びその製造方法
JP2000091558A (ja) * 1998-09-10 2000-03-31 Denso Corp 半導体装置及びその製造方法
JP2000183333A (ja) * 1998-12-11 2000-06-30 Denso Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448084A (en) * 1991-05-24 1995-09-05 Raytheon Company Field effect transistors on spinel substrates
JP3447438B2 (ja) 1994-12-06 2003-09-16 本田技研工業株式会社 電界効果トランジスタ
WO1997017731A1 (fr) * 1995-11-09 1997-05-15 Matsushita Electronics Corporation Transistor a effet de champ
JP3156620B2 (ja) * 1997-02-12 2001-04-16 日本電気株式会社 電界効果トランジスタ及びその製造方法
US5844261A (en) * 1997-06-03 1998-12-01 Lucent Technologies Inc. InAlGaP devices
US5811844A (en) * 1997-07-03 1998-09-22 Lucent Technologies Inc. Low noise, high power pseudomorphic HEMT
WO2000007248A1 (en) * 1998-07-31 2000-02-10 Raytheon Company High electron mobility transistor
EP1169737B1 (en) 1999-03-12 2008-05-07 International Business Machines Corporation High speed ge channel heterostructures for field effect devices
JP3429700B2 (ja) * 1999-03-19 2003-07-22 富士通カンタムデバイス株式会社 高電子移動度トランジスタ
US6271547B1 (en) * 1999-08-06 2001-08-07 Raytheon Company Double recessed transistor with resistive layer

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01143270A (ja) * 1987-11-27 1989-06-05 Matsushita Electric Ind Co Ltd 半導体装置
JPH03125436A (ja) * 1989-10-09 1991-05-28 Matsushita Electric Ind Co Ltd ヘテロ構造半導体装置およびその製造方法
JPH04291934A (ja) * 1991-03-20 1992-10-16 Fujitsu Ltd 応力補償型シュード・モルフィック高電子移動度トランジスタ
JPH0513462A (ja) * 1991-07-03 1993-01-22 Fujitsu Ltd 化合物半導体構造
JPH0837291A (ja) * 1994-07-25 1996-02-06 Hitachi Ltd 格子不整合系積層結晶構造およびそれを用いた半導体装置
JPH08321517A (ja) * 1995-05-26 1996-12-03 Nec Corp 半導体装置及びその製造方法
JPH09321061A (ja) * 1996-05-30 1997-12-12 Nec Corp 電界効果トランジスタ及びその製造方法
JP2000091558A (ja) * 1998-09-10 2000-03-31 Denso Corp 半導体装置及びその製造方法
JP2000183333A (ja) * 1998-12-11 2000-06-30 Denso Corp 半導体装置

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