JPH08306703A - 化合物半導体結晶装置とその製造方法 - Google Patents
化合物半導体結晶装置とその製造方法Info
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- 150000001875 compounds Chemical class 0.000 title claims description 36
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 239000013078 crystal Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 24
- 125000005842 heteroatom Chemical group 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 4
- 240000002329 Inga feuillei Species 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
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Abstract
(57)【要約】
【目的】 化合物半導体結晶装置とその製造方法に関
し、ＧａＡｓ等の成長基板にオフ角を付けることによっ
て、その上に成長する化合物半導体層の転位を低減する
場合でも、化合物半導体結晶装置の特性に悪影響を与え
るようなマルチステップが生じないようにする手段を提
供する。 【構成】 ＧａＡｓ基板１の上に、ＩｎＧａＰ層４とＧ
ａＡｓ層５、またはＩｎＧａＰ層とＩｎＧａＡｓ層をＭ
ＯＶＰＥによって成長する際、このＧａＡｓ層またはＩ
ｎＧａＡｓ層を成長する時のＶ／ＩＩＩ比を１〜５、も
しくは１００〜２００とし、あるいは基板上に５０００
Å以内に１０００Å以下のＩｎＧａＰからなる薄層を成
長し、あるいはＧａＡｓ層またはＩｎＧａＡｓ層を６Å
／ｓ以上で成長することによって、その界面に５原子層
以上のマルチステップを有する場合でも、その間隔を３
００ｎｍ以上にして、特性劣化がない電界効果またはバ
イポーラ化合物半導体結晶装置を実現する。
し、ＧａＡｓ等の成長基板にオフ角を付けることによっ
て、その上に成長する化合物半導体層の転位を低減する
場合でも、化合物半導体結晶装置の特性に悪影響を与え
るようなマルチステップが生じないようにする手段を提
供する。 【構成】 ＧａＡｓ基板１の上に、ＩｎＧａＰ層４とＧ
ａＡｓ層５、またはＩｎＧａＰ層とＩｎＧａＡｓ層をＭ
ＯＶＰＥによって成長する際、このＧａＡｓ層またはＩ
ｎＧａＡｓ層を成長する時のＶ／ＩＩＩ比を１〜５、も
しくは１００〜２００とし、あるいは基板上に５０００
Å以内に１０００Å以下のＩｎＧａＰからなる薄層を成
長し、あるいはＧａＡｓ層またはＩｎＧａＡｓ層を６Å
／ｓ以上で成長することによって、その界面に５原子層
以上のマルチステップを有する場合でも、その間隔を３
００ｎｍ以上にして、特性劣化がない電界効果またはバ
イポーラ化合物半導体結晶装置を実現する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果化合物半導体
結晶装置、ヘテロ接合バイポーラ化合物半導体結晶装置
等の化合物半導体結晶装置とその製造方法に関する。
結晶装置、ヘテロ接合バイポーラ化合物半導体結晶装置
等の化合物半導体結晶装置とその製造方法に関する。
【０００２】
【従来の技術】近年、電子走行層にＩｎＧａＡｓを用
い、電子供給層にＩｎＧａＰを用いた高電子移動度トラ
ンジスタ（ＨＥＭＴ）が衛星放送用電波の増幅器に用い
られ、成果を挙げている。
い、電子供給層にＩｎＧａＰを用いた高電子移動度トラ
ンジスタ（ＨＥＭＴ）が衛星放送用電波の増幅器に用い
られ、成果を挙げている。
【０００３】このように、電子供給層としてＩｎＧａＰ
を用いる理由の一つは、ＩｎＧａＰにＳｉをドーピング
しても深い準位が形成されることなく、薄層で高濃度に
ドーピングすることができるからである。
を用いる理由の一つは、ＩｎＧａＰにＳｉをドーピング
しても深い準位が形成されることなく、薄層で高濃度に
ドーピングすることができるからである。
【０００４】ＡｌＧａＡｓを用いると、Ａｌ組成比が
０．２以上、例えば、Ａｌ0.3 Ｇａ0. 7 Ａｓである場
合、Ｓｉをドープして１×１０18ｃｍ-3不純物濃度の領
域を形成しようとすると、５×１０18ｃｍ-3程度のＳｉ
をドープする必要があり、このように高濃度のＳｉをド
ープするとＡｌ0.3 Ｇａ0.7 Ａｓの結晶性が劣化し、ま
た、過剰にドープされたＳｉによって深い準位が形成さ
れて、高周波特性が劣化するという問題が生じるからで
ある。
０．２以上、例えば、Ａｌ0.3 Ｇａ0. 7 Ａｓである場
合、Ｓｉをドープして１×１０18ｃｍ-3不純物濃度の領
域を形成しようとすると、５×１０18ｃｍ-3程度のＳｉ
をドープする必要があり、このように高濃度のＳｉをド
ープするとＡｌ0.3 Ｇａ0.7 Ａｓの結晶性が劣化し、ま
た、過剰にドープされたＳｉによって深い準位が形成さ
れて、高周波特性が劣化するという問題が生じるからで
ある。
【０００５】そして、従来から、基板上にＩｎＧａＰを
ＭＯＣＶＤによって成長する場合には、ＩｎＧａＰ層に
転位が形成されるのを防ぐために、基板にオフ角をつけ
ることが主流であった。この状況は、ＩｎＧａＰ／Ｇａ
Ａｓヘテロ接合バイポーラトランジスタ（ＨＢＴ）にお
いても同様である。
ＭＯＣＶＤによって成長する場合には、ＩｎＧａＰ層に
転位が形成されるのを防ぐために、基板にオフ角をつけ
ることが主流であった。この状況は、ＩｎＧａＰ／Ｇａ
Ａｓヘテロ接合バイポーラトランジスタ（ＨＢＴ）にお
いても同様である。
【０００６】
【発明が解決しようとする課題】ところが、基板にオフ
角をつけた場合、その上に化合物半導体層を成長する時
に、ステップ同士が結合しあい、高さが数１０原子層に
及ぶマルチステップが生じることがわかってきた。
角をつけた場合、その上に化合物半導体層を成長する時
に、ステップ同士が結合しあい、高さが数１０原子層に
及ぶマルチステップが生じることがわかってきた。
【０００７】高いマルチステップが生じると、ヘテロ界
面の急峻性が劣化するだけでなく、選択エッチング等の
プロセス時の安定性を低下させることになるため、マル
チステップが発生しない条件が模索されている。
面の急峻性が劣化するだけでなく、選択エッチング等の
プロセス時の安定性を低下させることになるため、マル
チステップが発生しない条件が模索されている。
【０００８】本発明は、ＧａＡｓ等の基板にオフ角をつ
けることによって、その上に成長する化合物半導体層の
転位を低減する場合でも、化合物半導体結晶装置の特性
に悪影響を与えるようなマルチステップが生じないよう
にする手段を提供することを目的とする。
けることによって、その上に成長する化合物半導体層の
転位を低減する場合でも、化合物半導体結晶装置の特性
に悪影響を与えるようなマルチステップが生じないよう
にする手段を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかる電界効果
化合物半導体結晶装置においては、ＧａＡｓ基板の上
に、ＩｎＧａＡｓからなる電子走行層と、ＩｎＧａＰか
らなる電子供給層と、ＧａＡｓからなるキャップ層を備
え、該電子供給層と電子走行層のヘテロ界面に５原子層
以上のマルチステップを有し、該マルチステップのステ
ップ間隔が３００ｎｍ以上である構成を採用した。
化合物半導体結晶装置においては、ＧａＡｓ基板の上
に、ＩｎＧａＡｓからなる電子走行層と、ＩｎＧａＰか
らなる電子供給層と、ＧａＡｓからなるキャップ層を備
え、該電子供給層と電子走行層のヘテロ界面に５原子層
以上のマルチステップを有し、該マルチステップのステ
ップ間隔が３００ｎｍ以上である構成を採用した。
【００１０】また、本発明にかかるヘテロ接合バイポー
ラ化合物半導体結晶装置においては、ＧａＡｓ基板の上
に、第１導電型ＧａＡｓからなるコレクタ層と、第２導
電型ＧａＡｓからなるベース層と、第１導電型ＩｎＧａ
Ｐからなるエミッタ層と、第１導電型ＧａＡｓからなる
キャップ層を備え、該エミッタ層とキャップ層のヘテロ
界面に５原子層以上のマルチステップを有し、該マルチ
ステップのステップ間隔が３００ｎｍ以上である構成を
採用した。
ラ化合物半導体結晶装置においては、ＧａＡｓ基板の上
に、第１導電型ＧａＡｓからなるコレクタ層と、第２導
電型ＧａＡｓからなるベース層と、第１導電型ＩｎＧａ
Ｐからなるエミッタ層と、第１導電型ＧａＡｓからなる
キャップ層を備え、該エミッタ層とキャップ層のヘテロ
界面に５原子層以上のマルチステップを有し、該マルチ
ステップのステップ間隔が３００ｎｍ以上である構成を
採用した。
【００１１】これらの場合、ＧａＡｓ基板が（００１）
方向から略Ａ方向に３°以上オフしている構成とするこ
とができる。また、ヘテロ界面に格子不整合度で１×１
０-3以上の圧縮歪みを有しない構成とすることができ
る。また、ＧａＡｓ基板の上に、ＩｎＧａＰ／ＧａＡｓ
１０ＭＬ／ＩｎＧａＰ構造の量子井戸を有し、該量子井
戸の７７Ｋ発光波長が７５０ｎｍより短波長側にある構
成を採用することができる。また、ＩｎＧａＰの自然超
格子形成量が２０％以下である構成とすることができ
る。
方向から略Ａ方向に３°以上オフしている構成とするこ
とができる。また、ヘテロ界面に格子不整合度で１×１
０-3以上の圧縮歪みを有しない構成とすることができ
る。また、ＧａＡｓ基板の上に、ＩｎＧａＰ／ＧａＡｓ
１０ＭＬ／ＩｎＧａＰ構造の量子井戸を有し、該量子井
戸の７７Ｋ発光波長が７５０ｎｍより短波長側にある構
成を採用することができる。また、ＩｎＧａＰの自然超
格子形成量が２０％以下である構成とすることができ
る。
【００１２】また、本発明にかかる化合物半導体結晶装
置の製造方法においては、ＧａＡｓ基板上に、ＩｎＧａ
Ｐ層とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａＡ
ｓ層を連続して成長する際、該ＩｎＧａＡｓ層またはＧ
ａＡｓ層を成長する時のＶ／III 比を１以上５以下もし
くは１００以上２００以下にする工程を採用した。
置の製造方法においては、ＧａＡｓ基板上に、ＩｎＧａ
Ｐ層とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａＡ
ｓ層を連続して成長する際、該ＩｎＧａＡｓ層またはＧ
ａＡｓ層を成長する時のＶ／III 比を１以上５以下もし
くは１００以上２００以下にする工程を採用した。
【００１３】また、本発明にかかる他の化合物半導体結
晶装置の製造方法においては、ＧａＡｓ基板上に、Ｉｎ
ＧａＰ層とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧ
ａＡｓ層を連続して成長する際、基板から５０００Å以
内に１０００Å以下のＩｎＧａＰからなる薄層を成長す
る工程を採用した。
晶装置の製造方法においては、ＧａＡｓ基板上に、Ｉｎ
ＧａＰ層とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧ
ａＡｓ層を連続して成長する際、基板から５０００Å以
内に１０００Å以下のＩｎＧａＰからなる薄層を成長す
る工程を採用した。
【００１４】これらの場合、ＧａＡｓ基板上に、ＩｎＧ
ａＰ層とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａ
Ａｓ層を連続して成長する際、該ＩｎＧａＡｓ層または
ＧａＡｓ層を成長する時の成長速度を６Å／ｓ以上にす
ることができる。また、（００１）方向から略Ａ方向に
３°以上オフさせたＧａＡｓ基板を用いることができ
る。
ａＰ層とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａ
Ａｓ層を連続して成長する際、該ＩｎＧａＡｓ層または
ＧａＡｓ層を成長する時の成長速度を６Å／ｓ以上にす
ることができる。また、（００１）方向から略Ａ方向に
３°以上オフさせたＧａＡｓ基板を用いることができ
る。
【００１５】
【作用】本発明の電界効果化合物半導体結晶装置のよう
に、ＧａＡｓ基板の上に、ＩｎＧａＡｓからなる電子走
行層と、ＩｎＧａＰからなる電子供給層と、ＧａＡｓか
らなるキャップ層を備え、該電子供給層と電子走行層の
ヘテロ界面に５原子層以上のマルチステップを有し、該
マルチステップのステップ間隔が３００ｎｍ以上である
構成をとることによって、製造工程上問題を生じること
なく、電子供給層とキャップ層の間のヘテロ接合の抵抗
が増大するのを防ぐことができる。
に、ＧａＡｓ基板の上に、ＩｎＧａＡｓからなる電子走
行層と、ＩｎＧａＰからなる電子供給層と、ＧａＡｓか
らなるキャップ層を備え、該電子供給層と電子走行層の
ヘテロ界面に５原子層以上のマルチステップを有し、該
マルチステップのステップ間隔が３００ｎｍ以上である
構成をとることによって、製造工程上問題を生じること
なく、電子供給層とキャップ層の間のヘテロ接合の抵抗
が増大するのを防ぐことができる。
【００１６】本発明のヘテロ接合バイポーラ化合物半導
体結晶装置のように、ＧａＡｓ基板の上に、第１導電型
ＧａＡｓからなるコレクタ層と、第２導電型ＧａＡｓか
らなるベース層と、第１導電型ＩｎＧａＰからなるエミ
ッタ層と、第１導電型ＧａＡｓからなるキャップ層を備
え、該エミッタ層とキャップ層のヘテロ界面に５原子層
以上のマルチステップを有し、該マルチステップのステ
ップ間隔が３００ｎｍ以上である構成をとることによっ
て、エミッタ層とキャップ層の間のヘテロ接合の抵抗の
増大を防ぐことができる。
体結晶装置のように、ＧａＡｓ基板の上に、第１導電型
ＧａＡｓからなるコレクタ層と、第２導電型ＧａＡｓか
らなるベース層と、第１導電型ＩｎＧａＰからなるエミ
ッタ層と、第１導電型ＧａＡｓからなるキャップ層を備
え、該エミッタ層とキャップ層のヘテロ界面に５原子層
以上のマルチステップを有し、該マルチステップのステ
ップ間隔が３００ｎｍ以上である構成をとることによっ
て、エミッタ層とキャップ層の間のヘテロ接合の抵抗の
増大を防ぐことができる。
【００１７】これらの場合、ＧａＡｓ基板が（００１）
方向から略Ａ方向に３°以上オフしている構成とするこ
とによって、ステップ同士の間隔を小さくしてマルチス
テップ化が生じるのを低減することができる。
方向から略Ａ方向に３°以上オフしている構成とするこ
とによって、ステップ同士の間隔を小さくしてマルチス
テップ化が生じるのを低減することができる。
【００１８】また、これらの場合、ＧａＡｓ基板の上
に、ＩｎＧａＰ／ＧａＡｓ１０ＭＬ／ＩｎＧａＰ構造の
量子井戸を有し、該量子井戸の７７Ｋ発光波長が７５０
ｎｍより短波長側にある構成とすることによって、Ｉｎ
ＧａＰがＩｎＧａＡｓＰ化してヘテロ接合界面の急峻性
が劣化するのを防ぐことができる。
に、ＩｎＧａＰ／ＧａＡｓ１０ＭＬ／ＩｎＧａＰ構造の
量子井戸を有し、該量子井戸の７７Ｋ発光波長が７５０
ｎｍより短波長側にある構成とすることによって、Ｉｎ
ＧａＰがＩｎＧａＡｓＰ化してヘテロ接合界面の急峻性
が劣化するのを防ぐことができる。
【００１９】また、これらの場合、ヘテロ界面に格子不
整合度で１×１０-3以上の圧縮歪みを有しない構成とす
ることによって、転位の発生を低減することができる。
また、これらの場合、ＩｎＧａＰの自然超格子形成量が
２０％以下である構成をとることによって、ＨＥＭＴに
おけるバンドの曲がりが緩くなって２ＤＥＧの電子密度
が低下するのを防ぐことができる。
整合度で１×１０-3以上の圧縮歪みを有しない構成とす
ることによって、転位の発生を低減することができる。
また、これらの場合、ＩｎＧａＰの自然超格子形成量が
２０％以下である構成をとることによって、ＨＥＭＴに
おけるバンドの曲がりが緩くなって２ＤＥＧの電子密度
が低下するのを防ぐことができる。
【００２０】本発明の化合物半導体結晶装置の製造方法
のように、ＧａＡｓ基板上に、ＩｎＧａＰ層とＩｎＧａ
Ａｓ層、または、ＩｎＧａＰ層とＧａＡｓ層を連続して
成長する際、該ＩｎＧａＡｓ層またはＧａＡｓ層を成長
する時のＶ／III 比を１以上５以下もしくは１００以上
２００以下にする工程とすることによって、マルチステ
ップの発生を抑制することができる。
のように、ＧａＡｓ基板上に、ＩｎＧａＰ層とＩｎＧａ
Ａｓ層、または、ＩｎＧａＰ層とＧａＡｓ層を連続して
成長する際、該ＩｎＧａＡｓ層またはＧａＡｓ層を成長
する時のＶ／III 比を１以上５以下もしくは１００以上
２００以下にする工程とすることによって、マルチステ
ップの発生を抑制することができる。
【００２１】また、本発明の他の化合物半導体結晶装置
の製造方法のように、ＧａＡｓ基板上に、ＩｎＧａＰ層
とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａＡｓ層
を連続して成長する際、基板から５０００Å以内に１０
００Å以下のＩｎＧａＰからなる薄層を成長することに
よって、Ｖ／III 比の範囲を限定しなくても、該ＩｎＧ
ａＡｓ層またはＧａＡｓ層の表面を平坦化し、その上に
成長する該ＩｎＧａＡｓ層またはＧａＡｓ層の欠陥密度
を低減することができる。
の製造方法のように、ＧａＡｓ基板上に、ＩｎＧａＰ層
とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａＡｓ層
を連続して成長する際、基板から５０００Å以内に１０
００Å以下のＩｎＧａＰからなる薄層を成長することに
よって、Ｖ／III 比の範囲を限定しなくても、該ＩｎＧ
ａＡｓ層またはＧａＡｓ層の表面を平坦化し、その上に
成長する該ＩｎＧａＡｓ層またはＧａＡｓ層の欠陥密度
を低減することができる。
【００２２】これらの場合、ＧａＡｓ基板上に、ＩｎＧ
ａＰ層とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａ
Ａｓ層を連続して成長する際、該ＩｎＧａＡｓ層または
ＧａＡｓ層を成長する時の成長速度を６Å／ｓ以上にす
ることによって、Ｇａの相対的な供給量を多くし、実質
的なＶ／III 比を下げ、その結果、該ＩｎＧａＡｓ層ま
たはＧａＡｓ層の転位の発生を低減することができる。
ａＰ層とＩｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａ
Ａｓ層を連続して成長する際、該ＩｎＧａＡｓ層または
ＧａＡｓ層を成長する時の成長速度を６Å／ｓ以上にす
ることによって、Ｇａの相対的な供給量を多くし、実質
的なＶ／III 比を下げ、その結果、該ＩｎＧａＡｓ層ま
たはＧａＡｓ層の転位の発生を低減することができる。
【００２３】これらの場合、（００１）方向から３°以
上オフさせたＧａＡｓ基板を用いることによって、Ｉｎ
ＧａＰがＩｎＧａＡｓＰ化してヘテロ接合界面が鈍化す
るのを防ぐことができ、転位を減少することができる。
上オフさせたＧａＡｓ基板を用いることによって、Ｉｎ
ＧａＰがＩｎＧａＡｓＰ化してヘテロ接合界面が鈍化す
るのを防ぐことができ、転位を減少することができる。
【００２４】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例の電界効果化合物半
導体結晶装置の説明図である。この図において、１はＧ
ａＡｓ基板、２はＧａＡｓバッファ層、３はＩｎＧａＡ
ｓ電子走行層、４はｎ−ＩｎＧａＰ電子供給層、５はｎ
−ＧａＡｓキャップ層である。
導体結晶装置の説明図である。この図において、１はＧ
ａＡｓ基板、２はＧａＡｓバッファ層、３はＩｎＧａＡ
ｓ電子走行層、４はｎ−ＩｎＧａＰ電子供給層、５はｎ
−ＧａＡｓキャップ層である。
【００２５】この実施例は、Ｉｎ0.5 Ｇａ0.5 Ｐ／Ｉｎ
ＧａＡｓ高電子移動度トランジスタ（ＨＥＭＴ）であ
り、直径３インチで（１００）面から２〜１６°オフし
たＧａＡｓ基板１の上に、III 族原料をトリメチルガリ
ウム（ＴＭＧ）、トリエチルガリウム（ＴＥＧ）、トリ
メチルインジウム（ＴＭＩ）とし、Ｖ族原料をアルシン
（ＡｓＨ3 ）、フォスフィン（ＰＨ3 ）とし、減圧横型
炉を用いたＭＯＶＰＥ法によって、成長圧力を７６ｔｏ
ｒｒ、成長温度を６６０℃として、ＧａＡｓバッファ層
２、ＩｎＧａＡｓ電子走行層３、ｎ−Ｉｎ0.5 Ｇａ0.5
Ｐ電子供給層４、ｎ−ＧａＡｓキャップ層５を成長し
た。なお、ソース電極、ドレイン電極、ゲート電極につ
ては、従来から広く知られているＨＥＭＴと同様である
ため、その図示およびその説明を省略した。
ＧａＡｓ高電子移動度トランジスタ（ＨＥＭＴ）であ
り、直径３インチで（１００）面から２〜１６°オフし
たＧａＡｓ基板１の上に、III 族原料をトリメチルガリ
ウム（ＴＭＧ）、トリエチルガリウム（ＴＥＧ）、トリ
メチルインジウム（ＴＭＩ）とし、Ｖ族原料をアルシン
（ＡｓＨ3 ）、フォスフィン（ＰＨ3 ）とし、減圧横型
炉を用いたＭＯＶＰＥ法によって、成長圧力を７６ｔｏ
ｒｒ、成長温度を６６０℃として、ＧａＡｓバッファ層
２、ＩｎＧａＡｓ電子走行層３、ｎ−Ｉｎ0.5 Ｇａ0.5
Ｐ電子供給層４、ｎ−ＧａＡｓキャップ層５を成長し
た。なお、ソース電極、ドレイン電極、ゲート電極につ
ては、従来から広く知られているＨＥＭＴと同様である
ため、その図示およびその説明を省略した。
【００２６】図２は、第１実施例の化合物半導体結晶装
置の特性説明図である。この図の横軸は基板のオフ角
（度）を示し、縦軸は、３００Ｋにおける電子移動度
（ｃｍ2 Ｖ-1ｓ-1）と２ＤＥＧ濃度（ｃｍ-2）を示して
いる。この図によると、オフ角を大きくしても、電子移
動度と２ＤＥＧ濃度が劣化しないことがわかる。
置の特性説明図である。この図の横軸は基板のオフ角
（度）を示し、縦軸は、３００Ｋにおける電子移動度
（ｃｍ2 Ｖ-1ｓ-1）と２ＤＥＧ濃度（ｃｍ-2）を示して
いる。この図によると、オフ角を大きくしても、電子移
動度と２ＤＥＧ濃度が劣化しないことがわかる。
【００２７】図３は、第１実施例の化合物半導体結晶装
置のステップ間隔と量子井戸特性の関係説明図である。
この図は、ＩｎＧａＰ／ＧａＡｓ１０ＭＬ／ＩｎＧａＰ
量子井戸の７７ＫにおけるＰＬ発光波長を示している。
この図の各ステップ間隔について、ＩｎＧａＰとＧａＡ
ｓの間のＩｎＧａＡｓＰを生じるヘテロ界面に、ＧａＰ
を介在させた場合と、介在させない場合の発光波長を示
している。この図から、ステップ間隔が３００ｎｍで、
（１００）面から６°オフした基板および１６°オフし
た基板を用いた場合に、発光波長が短く、ＩｎＧａＰと
ＧａＡｓの間にＩｎＧａＡｓＰを発生せず、このヘテロ
界面が急峻であることがわかる。
置のステップ間隔と量子井戸特性の関係説明図である。
この図は、ＩｎＧａＰ／ＧａＡｓ１０ＭＬ／ＩｎＧａＰ
量子井戸の７７ＫにおけるＰＬ発光波長を示している。
この図の各ステップ間隔について、ＩｎＧａＰとＧａＡ
ｓの間のＩｎＧａＡｓＰを生じるヘテロ界面に、ＧａＰ
を介在させた場合と、介在させない場合の発光波長を示
している。この図から、ステップ間隔が３００ｎｍで、
（１００）面から６°オフした基板および１６°オフし
た基板を用いた場合に、発光波長が短く、ＩｎＧａＰと
ＧａＡｓの間にＩｎＧａＡｓＰを発生せず、このヘテロ
界面が急峻であることがわかる。
【００２８】図２と図３を総合すると、基板のオフ角が
大きく、かつ、ステップ間隔は３００ｎｍ以上である場
合は、ＩｎＧａＰとＧａＡｓの間にＧａＰを介在させな
くても、ステップ間隔が１００ｎｍ以上でＩｎＧａＰと
ＧａＡｓの間にＧａＰを介在させた場合よりも発光波長
が短いことがわかる。
大きく、かつ、ステップ間隔は３００ｎｍ以上である場
合は、ＩｎＧａＰとＧａＡｓの間にＧａＰを介在させな
くても、ステップ間隔が１００ｎｍ以上でＩｎＧａＰと
ＧａＡｓの間にＧａＰを介在させた場合よりも発光波長
が短いことがわかる。
【００２９】（第２実施例）図４は、第２実施例のヘテ
ロ接合バイポーラ化合物半導体結晶装置の説明図であ
る。この図において、１１はＧａＡｓ基板、１２はｎ−
ＧａＡｓコレクタ層、１３はｐ−ＧａＡｓベース層、１
４はｎ−ＩｎＧａＰエミッタ層、１５はｎ−ＧａＡｓ第
１キャップ層、１６はｎ−ＩｎＧａＡｓ第２キャップ
層、１７はコレクタ電極、１８はベース電極、１９はエ
ミッタ電極である。
ロ接合バイポーラ化合物半導体結晶装置の説明図であ
る。この図において、１１はＧａＡｓ基板、１２はｎ−
ＧａＡｓコレクタ層、１３はｐ−ＧａＡｓベース層、１
４はｎ−ＩｎＧａＰエミッタ層、１５はｎ−ＧａＡｓ第
１キャップ層、１６はｎ−ＩｎＧａＡｓ第２キャップ
層、１７はコレクタ電極、１８はベース電極、１９はエ
ミッタ電極である。
【００３０】この実施例においては、（１００）面から
２〜１６°オフしたＧａＡｓ基板１１の上に、III 族原
料をトリメチルガリウム（ＴＭＧ）、トリエチルガリウ
ム（ＴＥＧ）、トリメチルインジウム（ＴＭＩ）とし、
Ｖ族原料をアルシン（ＡｓＨ 3 ）、フォスフィン（ＰＨ
3 ）とし、減圧横型炉を用いたＭＯＶＰＥ法によって、
成長圧力を７６ｔｏｒｒ、成長温度を６６０℃として、
ｎ−ＧａＡｓコレクタ層１２、ｐ−ＧａＡｓベース層１
３、ｎ−ＩｎＧａＰエミッタ層１４、ｎ−ＧａＡｓ第１
キャップ層１５、ｎ−ＩｎＧａＡｓ第２キャップ層１６
を成長し、ｎ−ＧａＡｓコレクタ層１２にコレクタ電極
１７を形成し、ｐ−ＧａＡｓベース層１３にベース電極
１８を形成し、ｎ−ＩｎＧａＡｓ第２キャップ層１６の
上にエミッタ電極１９を形成した。
２〜１６°オフしたＧａＡｓ基板１１の上に、III 族原
料をトリメチルガリウム（ＴＭＧ）、トリエチルガリウ
ム（ＴＥＧ）、トリメチルインジウム（ＴＭＩ）とし、
Ｖ族原料をアルシン（ＡｓＨ 3 ）、フォスフィン（ＰＨ
3 ）とし、減圧横型炉を用いたＭＯＶＰＥ法によって、
成長圧力を７６ｔｏｒｒ、成長温度を６６０℃として、
ｎ−ＧａＡｓコレクタ層１２、ｐ−ＧａＡｓベース層１
３、ｎ−ＩｎＧａＰエミッタ層１４、ｎ−ＧａＡｓ第１
キャップ層１５、ｎ−ＩｎＧａＡｓ第２キャップ層１６
を成長し、ｎ−ＧａＡｓコレクタ層１２にコレクタ電極
１７を形成し、ｐ−ＧａＡｓベース層１３にベース電極
１８を形成し、ｎ−ＩｎＧａＡｓ第２キャップ層１６の
上にエミッタ電極１９を形成した。
【００３１】この実施例によると、ｎ−ＩｎＧａＰエミ
ッタ層１４のステップ間隔が３００ｎｍ以上になり、ｎ
−ＩｎＧａＰエミッタ層１４とｎ−ＧａＡｓ第１キャッ
プ層１５の間のヘテロ接合の抵抗を低減することができ
る。
ッタ層１４のステップ間隔が３００ｎｍ以上になり、ｎ
−ＩｎＧａＰエミッタ層１４とｎ−ＧａＡｓ第１キャッ
プ層１５の間のヘテロ接合の抵抗を低減することができ
る。
【００３２】
【発明の効果】以上説明したように、本発明によると、
ＩｎＧａＰ／ＩｎＧａＡｓ高電子移動度トランジスタ
（ＨＥＭＴ）や、ＩｎＧａＰ／ＧａＡｓヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）の特性を改善することが
でき、製造工程における歩留りを向上させることがで
き、その結果、低雑音ＨＥＭＴやＨＢＴを用いた集積回
路装置の製造コストの低減に寄与するところが大きい。
ＩｎＧａＰ／ＩｎＧａＡｓ高電子移動度トランジスタ
（ＨＥＭＴ）や、ＩｎＧａＰ／ＧａＡｓヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）の特性を改善することが
でき、製造工程における歩留りを向上させることがで
き、その結果、低雑音ＨＥＭＴやＨＢＴを用いた集積回
路装置の製造コストの低減に寄与するところが大きい。
【図１】第１実施例の電界効果化合物半導体結晶装置の
説明図である。
説明図である。
【図２】第１実施例の化合物半導体結晶装置の特性説明
図である。
図である。
【図３】第１実施例の化合物半導体結晶装置のステップ
間隔と量子井戸特性の関係説明図である。
間隔と量子井戸特性の関係説明図である。
【図４】第２実施例のヘテロ接合バイポーラ化合物半導
体結晶装置の説明図である。
体結晶装置の説明図である。
１ ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ＩｎＧａＡｓ電子走行層 ４ ｎ−ＩｎＧａＰ電子供給層 ５ ｎ−ＧａＡｓキャップ層 １１ ＧａＡｓ基板 １２ ｎ−ＧａＡｓコレクタ層 １３ ｐ−ＧａＡｓベース層 １４ ｎ−ＩｎＧａＰエミッタ層 １５ ｎ−ＧａＡｓ第１キャップ層 １６ ｎ−ＩｎＧａＡｓ第２キャップ層 １７ コレクタ電極 １８ ベース電極 １９ エミッタ電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (11)
- 【請求項１】 ＧａＡｓ基板の上に、ＩｎＧａＡｓから
なる電子走行層と、ＩｎＧａＰからなる電子供給層と、
ＧａＡｓからなるキャップ層を備え、該電子供給層と電
子走行層のヘテロ界面に５原子層以上のマルチステップ
を有し、該マルチステップのステップ間隔が３００ｎｍ
以上であることを特徴とする電界効果化合物半導体結晶
装置。 - 【請求項２】 ＧａＡｓ基板の上に、第１導電型ＧａＡ
ｓからなるコレクタ層と、第２導電型ＧａＡｓからなる
ベース層と、第１導電型ＩｎＧａＰからなるエミッタ層
と、第１導電型ＧａＡｓからなるキャップ層を備え、該
エミッタ層とキャップ層のヘテロ界面に５原子層以上の
マルチステップを有し、該マルチステップのステップ間
隔が３００ｎｍ以上であることを特徴とするヘテロ接合
バイポーラ化合物半導体結晶装置。 - 【請求項３】 ＧａＡｓ基板が（００１）方向から３°
以上オフしていることを特徴とする請求項１または請求
項２に記載された化合物半導体結晶装置。 - 【請求項４】 基板をＡ方向にオフさせたことを特徴と
する請求項３に記載された化合物半導体結晶装置。 - 【請求項５】 ヘテロ界面に格子不整合度で１×１０-3
以上の圧縮歪みを有しないことを特徴とする請求項１ま
たは請求項２に記載された化合物半導体結晶装置。 - 【請求項６】 ＧａＡｓ基板の上に、ＩｎＧａＰ／Ｇａ
Ａｓ１０ＭＬ／ＩｎＧａＰ構造の量子井戸を有し、該量
子井戸の７７Ｋ発光波長が７５０ｎｍより短波長側にあ
ることを特徴とする請求項１または請求項２に記載され
た化合物半導体結晶装置。 - 【請求項７】 ＩｎＧａＰの自然超格子形成量が２０％
以下であることを特徴とする請求項１または請求項２に
記載された化合物半導体結晶装置。 - 【請求項８】 ＧａＡｓ基板上に、ＩｎＧａＰ層とＩｎ
ＧａＡｓ層、または、ＩｎＧａＰ層とＧａＡｓ層を連続
して成長する際、該ＩｎＧａＡｓ層またはＧａＡｓ層を
成長する時のＶ／III 比を１以上５以下もしくは１００
以上２００以下にすることを特徴とする化合物半導体結
晶装置の製造方法。 - 【請求項９】 ＧａＡｓ基板上に、ＩｎＧａＰ層とＩｎ
ＧａＡｓ層、または、ＩｎＧａＰ層とＧａＡｓ層を連続
して成長する際、基板から５０００Å以内に１０００Å
以下のＩｎＧａＰからなる薄層を成長することを特徴と
する化合物半導体結晶装置の製造方法。 - 【請求項１０】 ＧａＡｓ基板上に、ＩｎＧａＰ層とＩ
ｎＧａＡｓ層、または、ＩｎＧａＰ層とＧａＡｓ層を連
続して成長する際、該ＩｎＧａＡｓ層またはＧａＡｓ層
を成長する時の成長速度を６Å／ｓ以上にすることを特
徴とする請求項８または請求項９に記載された化合物半
導体結晶装置の製造方法。 - 【請求項１１】 （００１）方向から３°以上オフさせ
たＧａＡｓ基板を用いることを特徴とする請求項８から
請求項１０までのいずれか１項に記載された化合物半導
体結晶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7104916A JPH08306703A (ja) | 1995-04-28 | 1995-04-28 | 化合物半導体結晶装置とその製造方法 |
| US08/625,704 US5751028A (en) | 1995-04-28 | 1996-04-03 | Semiconductor device formed on a substrate having an off-angle surface |
| KR1019960011744A KR100201530B1 (ko) | 1995-04-28 | 1996-04-18 | 화합물 반도체결정장치 및 그 제조방법 |
| US09/012,446 US5955742A (en) | 1995-04-28 | 1998-01-23 | Semiconductor device formed on a substrate having an off-angle surface and a fabrication process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7104916A JPH08306703A (ja) | 1995-04-28 | 1995-04-28 | 化合物半導体結晶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306703A true JPH08306703A (ja) | 1996-11-22 |
Family
ID=14393434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7104916A Pending JPH08306703A (ja) | 1995-04-28 | 1995-04-28 | 化合物半導体結晶装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5751028A (ja) |
| JP (1) | JPH08306703A (ja) |
| KR (1) | KR100201530B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294802B1 (en) | 1998-07-10 | 2001-09-25 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| JP2011014922A (ja) * | 2010-09-02 | 2011-01-20 | Sumitomo Chemical Co Ltd | 化合物半導体ウェーハの製造方法及び化合物半導体素子 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125126A (ja) * | 1994-10-19 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置 |
| JPH08306703A (ja) * | 1995-04-28 | 1996-11-22 | Fujitsu Ltd | 化合物半導体結晶装置とその製造方法 |
| JP3373386B2 (ja) * | 1997-03-19 | 2003-02-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR100331687B1 (ko) * | 1999-12-07 | 2002-04-09 | 오길록 | 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법 |
| JP4610858B2 (ja) * | 2003-02-12 | 2011-01-12 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
| US7064881B2 (en) * | 2003-05-30 | 2006-06-20 | Sarnoff Corporation | InP-based phase modulators and methods for making and using same |
| KR101680767B1 (ko) * | 2010-10-06 | 2016-11-30 | 삼성전자주식회사 | 불순물 주입을 이용한 고출력 고 전자 이동도 트랜지스터 제조방법 |
| US10043941B1 (en) | 2017-01-31 | 2018-08-07 | International Business Machines Corporation | Light emitting diode having improved quantum efficiency at low injection current |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
| JP3224437B2 (ja) * | 1992-11-30 | 2001-10-29 | 富士通株式会社 | Ｉｉｉ−ｖ族化合物半導体装置 |
| US5762706A (en) * | 1993-11-09 | 1998-06-09 | Fujitsu Limited | Method of forming compound semiconductor device |
| JPH08306703A (ja) * | 1995-04-28 | 1996-11-22 | Fujitsu Ltd | 化合物半導体結晶装置とその製造方法 |
| JPH08306903A (ja) * | 1995-04-29 | 1996-11-22 | Hitachi Cable Ltd | 半導体光集積素子 |
-
1995
- 1995-04-28 JP JP7104916A patent/JPH08306703A/ja active Pending
-
1996
- 1996-04-03 US US08/625,704 patent/US5751028A/en not_active Expired - Lifetime
- 1996-04-18 KR KR1019960011744A patent/KR100201530B1/ko not_active IP Right Cessation
-
1998
- 1998-01-23 US US09/012,446 patent/US5955742A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294802B1 (en) | 1998-07-10 | 2001-09-25 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| JP2011014922A (ja) * | 2010-09-02 | 2011-01-20 | Sumitomo Chemical Co Ltd | 化合物半導体ウェーハの製造方法及び化合物半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5955742A (en) | 1999-09-21 |
| US5751028A (en) | 1998-05-12 |
| KR100201530B1 (ko) | 1999-06-15 |
| KR960039220A (ko) | 1996-11-21 |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |