KR100201530B1 - 화합물 반도체결정장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 150000001875 compounds Chemical class 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000013078 crystal Substances 0.000 title description 6
- 239000000758 substrate Substances 0.000 claims description 57
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 47
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 6
- 229910021478 group 5 element Inorganic materials 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 239000002574 poison Substances 0.000 claims 1
- 231100000614 poison Toxicity 0.000 claims 1
- 239000000969 carrier Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000737 periodic effect Effects 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 230000005533 two-dimensional electron gas Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005424 photoluminescence Methods 0.000 description 5
- RGGPNXQUMRMPRA-UHFFFAOYSA-N triethylgallium Chemical compound CC[Ga](CC)CC RGGPNXQUMRMPRA-UHFFFAOYSA-N 0.000 description 3
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000000103 photoluminescence spectrum Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
화합물 반도체장치는 다층구조로 형성된 상부 주면을 갖는 화합물 반도체 층을 포함하는 것으로서, 상기 다층구조는 적어도 5개의 원자층의 스텝높이와 300nm 이상의 스텝폭을 각각 갖는 다수의 스텝을 포함한다.
Description
제1도는 기판의 경사진 결정면에 형성된 다층구조를 도시한 도.
제2도는 제1도의 다층구조의 형성과 관련된 문제를 설명하기 위한 밴드(band)도.
제3도는 종래의 헤테로에피택셜(heteroepitaxial)구조에서 발생하는 캐리어(carrier)의 공핍의 문제를 보인 도.
제4도는 본 발명의 원리를 설명하기 위한 도.
제5도는 본 발명의 원리를 설명하기 위한 다른 도.
제6도는 본 발명의 제1실시예에 의한 HEMT의 구성을 보인 도.
제7도는 제6도의 구조에 형성된 2차원 전자가스의 전자 이동도와 전자 밀도를 보인 도.
제8도는 제6도의 구조에 캐리어 공핍의 제거를 보인 도.
제9도는 본 발명의 제2실시예에 의한 HBT의 구성을 보인 도.
본 발명은 일반적으로 반도체장치에 관한 것으로서, 특히 오프-각(off-angle) 표면을 갖는 기판상에 형성된 화합물 반도체장치에 관한 것이다.
화합물 반도체장치는 이를 형성하는 화합물 반도체 재료내의 전자의 유효 질량이 작기 때문에 고속의 응용분야에 폭넓게 사용되고 있다.
화합물 반도체장치는 GaAs 또는 InP 등의 화합물 반도체 재료의 기판상에 형성되어, 이러한 화합물 반도체기판은 통상 (100)표면에 대하여 전형적으로 1-2°각만큼 경사진 오프-각 주면을 갖도록 형성된다. 오프셋의 결과로서, 이러한 경사면을 각각 (100)표면을 갖는 다수의 스텝과 대응하는 스텝변부(step edge)를 포함한다.
기판의 표면에 간격이 규칙적인 스텝을 형성함으로써, 기판상에의 균일한 반도체층의 성장의 제어가 실제 용이해진다. 반도체층의 성장은 (100)표면을 따라 각 스텝 변부에서 측면을 발생한다.
한편, 반도체층의 이러한 측면성장은 일반적으로 성장속도의 변동을 포함하여, 결과적으로 결정표면의 측면 성장이 방해되는 위치에 제1도에 도시한 다층구조의 형성을 일으킨다.
제1도는 참조하면, 기판 1의 경사진 상부주면에 성장된 반도체층은 각각 수개 이상의 원자층과 스텝높이 H와 스텝폭 W를 갖는 다수의 스텝 2a-2c(스텝높이 H는 10Å이상)를 포함한다. 제1도에 연속직선으로 표시된 기판 1의 경사면은 실제로 각각 1개 또는 2개의 원자층의 스텝높이와 훨씬 더 적은 스텝폭을 갖는 다수의 보다 적은 스텝으로 형성한다. 따라서, 제1도의 경사진 직선은 표면이 평평한 결정면으로 형성된다는 것을 의미하지 않는다.
제1도의 스텝구조에 있어서, 스텝은 규칙적이고 주기적인 간격으로, 전형적으로 200nm미만의 스텝폭 W로 형성된다. 다층구조가 반도체층의 성장 속도의 임의의 변동결과로서 형성되지만, 이러한 규칙적이고 주기적인 스텝 구조는 결국 안정한 구조로서 진행되는 것으로 여겨진다.
반도체층 2의 모델벤드구조를 보이는 제2도를 참조하면, 제1도에 표시된 바와 같이 주기적인 구조의 외형은 간격과 스텝폭 W가 이러한 구조에 있어 전자파에 파장에 상응하여 충분히 작은 경우에 페르미(Fermi)에너지 EF와 파수가 +KF인 상태와 -KF인 상태사이의 대응하는 파수 KF를 캐리어의 산란을 일으킨다. 제2도에 있어서, Eg는 밴드캡(bandgap)을 표시한 것이다. 이러한 캐리어의 산란이 HEMT 또는 MESFET 등의 FET에서 발생하는 경우에, 장치의 성능을 실제로 저하된다. 반도체층의 스텝구조에 의한 이러한 캐리어의 산란 문제점은, 특히 전자파가 주기적인 스텝구조와 공명을 일으키는 파장을 갖고 EF가 작은 소위 E-모드 FET에서 현저하게 대두된다.
더욱이, 다층구조를 갖는 이러한 구조는 이에 적용되는 처리단계에 대하여 불안정하다. 예를 들면, 스텝의 일부에 적용된 에칭스텝에 의하여 전체스텝이 제거될 수가 있다. 또한, 이렇게 큰 스텝의 존재로 인하여 캐리어의 물리적 산란이 일어나서, HEMT 등의 FET의 동작이 저하된다.
이러한 캐리어의 산란을 제거하기 위하여는, 스텝폭 W와 스텝의 간격을 가능한 크게 증대시키는 것이 요망된다.
한편, 종래의 화합물 반도체장치는, 예를들면 HEMT 등의 FET 또는 HBT 등의 바이폴라(bipolar)장치는 에미터층 또는 전자공급층 등의 활성층과 그 위에 제공된 캡(cap)층 사이에서 저항이 증가된다는 문제점이 있다.
제3도는 GaAs층상에 InGaP층을 성장시키는 헤테로에피택셜 구조의 캐리어 밀도 프로파일(profile)을 도시한 것이다. 화살표로 표시된 GaAs와 InGaP 사이의 헤테로접합 계면에서 캐리어의 현저한 공핍이 발생된다.
이러한 저항의 증가는 상기의 헤테로접합 계면에서 발생하는 캐리어의 공핍에 의해 초래되고, 또한 이 캐리어의 공핍은 상기의 헤테로접합 계면의 결정격자의 왜곡에 의해 초래된다. 활성층은 전형적으로 InGaP로 형성되는 반면에, 캡층은 통상 GaAs로 형성된다.
따라서, 본 발명의 일반적인 목적은 상기한 문제점을 제거한 신규하고 유용한 화합물 반도체장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 다른 특정의 목적은 경사진 스탭상 상부주면에 의해 규정되는 반도체층을 갖는 화합물 반도체장치와 그 제조방법으로서, 반도체층의 스텝상 상부주면에 형성된 거의 주기적인 다층구조에 의한 캐리어의 산란을 성공적으로 제거한 상기의 장치와 제조방법을 제공하는 데 있다.
본 발명의 또다른 목적은 경사진 상부주면을 갖는 반절연성 GaAs의 기판, 기판상에 제공된 도프되지 않은 InGaAs의 채널층, 채널층상에 제공된 n형 InGaP의 전자공급층, 전자공급층상에 제공된 n형 GaAs의 캡층, 전자공급층상에 제공되어 이와 스코트키 접촉(schottky contact)을 하는 게이트 전극, 게이트 전극의 제1측면에서의 캡층상에 제공되어 캡층과 옴접촉을 하는 소스전극, 및 게이트전극의 제2대향측면에서의 캡층상에 제공되어 캡층과 옴접촉을 하는 드레인 전극으로 구성되되, 상기 채널층은 상부주면에 다층구조를 갖으며, 상기 다층구조가 5개 이상의 원자층의 스탭높이와 300nm이상의 스텝폭을 각각 갖는 다수의 스텝을 포함하고 고전자 이동도 트랜지스터를 제공하는 데 있다.
본 발명의 또다른 목적은 경사진 상부주면을 갖는 반절연성 GaAs의 기판, 기판상에 제공되어 제1도전형을 갖는 GaAs의 콜렉터층, 콜렉터층상에 제공되어 제2반대 도전형을 갖는 GaAs의 베이스층, 베이스층상에 제공되어 제1도전형을 갖는 캡층, 콜렉터층상에 제공된 콜렉터전극, 베이스층상에 제공된 베이스전극, 캡층상에 제공된 에미터전극으로 구성되되, 상기 에미터층은 상부주면에 다층구조를 갖으며, 상기 다층구조 5개 이상의 원자층의 스텝높이와 300nm이상의 스텝폭을 각각 갖는 다수의 스텝을 포함하는 헤테로바이 폴라 트렌지스터를 제공하는 데 있다.
본 발명의 또다른 목적은 GaAs의 기판, 기판상에 제공된 InGaP의 제1장 벽층, 제1장벽층상에 제공되어 약 10개의 분자층의 두께를 갖는 양자웰(well)층, 및 양자 웰층상에 제공된 InGaP의 제2장벽층으로 구성되되, 양자 웰 구조가 약 750nm보다 짧은 파장으로 77K에서 광자 방출을 제공하는 양자웰 구조를 제공하는 데 있다.
본 발명의 또다른 목적은 경사진 상부주면을 갖는 화합물 재료의 기판, 상부주면에 다층구조를 갖고 기판상에 제공된 화합물 반도체 재료의 활성층, 활성층상에 제공된 화합물 반도체 재료의 캡층, 캡층상에 제공된 전극으로 구성되되, 상기 다층구조가 적어도 수개 원자층의 스텝높이와 300nm 이상의 스텝폭을 각각 갖는 다수의 스텝을 포함하는 화합물 반도체층을 제공하는 데 있다.
본 발명의 또다른 목적은 MOVPE 처리에 의해 반절연성 GaAs의 기판상에 도프되지 않은 GaAs의 제1버퍼층을 500nm 미만의 두께로 제공하고, 상기 기판은 경사진 상부주면을 갖고, 상기 제1버퍼층상에 InGaP의 층을 MOVPE 처리에 의해 100nm 이하의 두께로 제공하고, 상기 제1버퍼층상에 제2버퍼층을 MOVPE처리에 의해 제공하며, 상기 제2버퍼층상에 활성층을 제공하는 단계로 구성되는 화합물 반도체장치의 제조방법을 제공하는 데 있다.
본 발명의 또다른 목적은 MOVPE 처리에 의해 반절연성 GaAs의 기판상에 도프되지 않은 GaAs의 버퍼층을 0.6nm/sec 이상의 성장속도로 성장시키고, 상기 버퍼층상에 활성층을 제공하는 단계로 구성되는 화합물 반도체장치의 제조방법을 제공하는 데 있다.
본 발명에 의하면, 경사진 반도체층의 표면에 주기적으로 반복되는 스텝에 의해 캐리어의 산란을 스텝간격을 300nm 이상으로 증가시킴으로써 제거할 수가 있다. 이러한 큰 스탭간격은 두 번째 III-V족 화합물 반도체층의 성장 속도를 증가시킴으로써 달성된다.
본 발명의 또다른 목적은 제1격자상수를 갖는 첫 번째 III-V족 화합물 반도체층과 제2의 다른 격자상수를 갖는 두 번째 III-V족 화합물 반도체층사이에서 화합물 반도체장치에 형성된 헤테로접합 계면에서의 캐리어의 공핍을 제거하는데 있다.
본 발명의 또다른 목적을 경사진 상부주면을 갖는 화합물 반도체 재료의 기판, 상부주면에 다층구조를 갖고 기판상에 제공된 화합물 반도체 재료의 활성층, 활성층상에 제공된 화합물 반도체 재료의 캡층, 및 캡층상에 제공된 전극으로 구성되되, 상기 기판이 상부주면이 2°이상의 오프셋 각만큼 경사진 화합물 반도체장치를 제공하는 데 있다.
본 발명의 또다른 목적은 경사진 상부주면을 갖는 기판상에 P를 포함하는 첫 번째 III-V족 화합물 반도체층을 제공하고, 첫 번째 III-V족 화합물 반도체 층상에 As를 포함하는 두 번째 III-V족 화합물 반도체를 MOVPE처리에 의해 성장시키는 단계로 구성되되, 상기 기판의 상부주면이 (100)표면에 대하여 2°이상의 각만큼 경사진 반도체장치의 제조방법을 제공하는 데 있다.
본 발명에 의하면, 첫 번째 및 두 번째 III-V족 화합물 반도체층간의 헤테로 에피택셜 계면에서의 캐리어의 공핍이 경사진 상부주면의 오프셋 각을 2°이상으로 설정함으로써 성공적으로 제거된다.
본 발명의 그 이외의 목적과 특징은 첨부한 도면에 의거한 이하의 상세한 설명으로부터 명백시 된다.
제4도는 본 발명의 가능성을 평가하기 위해 제조된 모델구조이다.
제4도를 참조하면, 모델구조는 (100)표면에 대하여 (111)표면쪽으로 각 θOFF만큼 경사지는 상부주면을 갖는 GaAs기판 11을 포함하는 것으로서, 이 경사진 상부주면에 GaAs의 버퍼층 12를, TMGa(trimethylgallium) 또는 TEGa(triethylgallium) 및 AsH3또는 tBAS(tetriary-butlylarsine)를 사용하는 MOVPE처리에 의하여 약 600nm의 두께로 에피택셜적으로 퇴적시킨다. GaAs층 12의 성장중에, 대체로 스텝폭 W1과 스텝높이 H1을 각각 갖는 다수의 스텝 12a-12e로 되는 다층구조가 진행되는 것으로서, 폭 W1은 일반적으로 층 12의 두께에 따라 증가하는 반면, 제5도에 도시한 바와 같이 약 200nm의 임의의 한계에서 스텝폭 W1의 증가시에 포화가 나타난다.
제5도는 경사진 상부주면을 갖는 기판상에 성장된 GaAs층의 두께와 스텝폭과의 관계를 나타내는 곡선 1을 도시한 것으로서, 제5도의 관계는 GaAs기판 11상에 GaAs의 버퍼층 12를 에피텍셜적으로 성장시키는 제4도의 구조에서도 유효하다. 제5도의 관계는 종래의 처리가 시텝폭 W1을 200nm 이상 증가시킬 수 없다는 것을 명백히 나타낸다.
제4도의 구조에 있어서, 버퍼층 12상에 InGaP의 층 13이 TMIN(trimehtylindium), TMGa 또는 TEGa 및 PH3를 사용하는 MOVPE 처리에 의해 100nm 미만의 두께로 에피택셜적으로 퇴적되고, 스텝폭 W2와 수재(적어도 5개)의 원자층에 상응하는 스텝높이 H2로 되는 층 13의 경사진 상부표면에는 스텝구조가 형성되어 있는 것으로서, InGaP층 13을 기판의 상부 주면에서 500nm의 거리내로 100nm 미만의 두께로 제공함으로써, 층 13의 스텝폭 W2가 제5도에의 곡선 2로 표시된 바와 같이 400nm 이상 증가될 수가 있음을 알았다.
층 12가 GaAs, AlGaAs 또는 InGaAs 등의 InGaP와는 다른 III-V족 화합물 반도체 재료로 형성되는 경우에는, 층 12의 성장속도를 약 0.6nm/sec 이상으로 증가시킴으로써 스텝폭 W2를 약 300nm 증가시킬 수 있음을 알았다.
통상의 성장속도가 0.1-0.3nm/sec인 경우에 처럼 성장속도가 상기한 0.6nm/sec의 속도보다 작은 경우에, 층 12의 스텝구조는 단지 층 12상의 층 13으로 이동된다. 이러한 큰 성장속도는 예를들면, III족 원소의 유량에 대한 V족 원소의 유량의 비가 약 1-5 사이의 범위내에 있도록 V족 원소의 가스 소스의 공급속도에 대하여 III족 원소의 가스소스의 공급속도를 증가시킴으로써 달성된다.
제4도의 구조에 있어서, 층 13상에 GaAs의 층 14가 10개의 분자층에 상응하는 4nm의 두께로 더 퇴적된다. 이것에 의하여 , 층 13의 스텝구조가 층 14로 이동되고, 층 14의 상부주면에 상응하는 스텝 14a, 14b 및 14c가 나타난다. 더욱이, 층 14상에 다른 InGaP층 15가 퇴적된다. 그 결과, GaAs층 14는 양자 웰 구조를 형성한다.
제4도의 모델구조에 있어서, InGaP층 13상에 GaAs층 14가 퇴적될 때 층 13의 P와 층 14의 As사이에 실제 혼합이 발생할 가능성이 있다. InGaP층 13의 P는 P의 고증기압으로 인해 쉽게 방출되어 층 13에 빈자리를 남긴다. 이것에 의하여, MOVPE 처리에 의하여 층 13상에 GaAs층 14의 퇴적은 층 14로부터 층 13내에 As의 침투를 야기시켜서, 층 13과 그위의 층 14사이의 헤테로에피택셜 계면에서 P와 As가 혼합된다. 각각 다른 원자반경을 갖는 P와 As의 이러한 혼합이 헤테로에택셜 계면에서 발생하면, 층 13내에 실제 결정격자의 왜곡이 일어나며, 원자의 주기배열이 교란되는 결정자의 이러한 왜곡은 헤테로에피텍셜 계면에서 캐리어의 공핍이 원인이 된다. 이러한 캐리어의 공핍이 HEMT 또는 HBT 등의 장치의 현경로에서 발생하면, 장치의 저항성은 증대되며 이러한 저항서의 증대는 장치의 고주파수 성능을 저하시키게 되는 심각한 원인으로 된다.
이후, 이러한 문제점을 HEMT 구조와 관련하여 상세히 설명한다.
제4도의 양자 웰 층 14에 대한 헤테로접합 계면의 명확성을 평가하기 위하여, 본 발명자는 제4도의 모델구조에 형성된 양자 웰의 광루미네슨스(photoluminescence) 스펙트럼을 측정하기 위한 일련의 실험을 행하였다.
이하의 표 I는 광루미네슨스 스펙트럼의 측정결과를 표시한 것이다. 실험에 있어서, 다수의 샘플을 각각 2°, 6° 및 16의 오프 각 θOFF으로 제조하여서, 제4도의 구조의 상향 방향에서 파장 514nm인 레이저 방사선을 그 구조에 조사함으로써 77K에서 광루미네슨스 스펙트럼을 측정하였다.
n. d. : 광루미네슨스 검출불가.
표 I의 결과는 제4도의 스텝폭 W를 100nm로 설정하고 오프각 θ을 2°로 설정할 때, 광루미네슨스 스펙트럼 피크가 820nm의 파장에서 나타나는데, 이는 층 13을 형성하는 In, Ga 및 P와 층 14를 형성하는 Ga와 As의 혼합결과로서 층 13과 층 14 사이의 헤테로에피택셜 계면에서 작은 밴드갭을 갖는 InGaAsP의 실질적인 형성이 발생된다는 것을 가리킨다. 헤테로에피택셜 계면에서 이러한 InGaAsP층의 형성없이, 광루미네슨스 피크는 약 720nm의 파장에서 나타난다. 즉, 표 I의 결과는 오프각 θ를 6°이상으로 설정함으로써 헤테로에피택셜 계면에서 바람직하지 않은 InGaAsP층의 형성과 이의 As와 P의 혼합을 회피할 수 있음을 가리킨다. 따라서, 오프각 θ의 2°이상, 바람직하게는 3°이상으로 증가시킴으로써 As와 P의 혼합 문제를 성공적으로 제거할 수 있다고 여겨진다. 300nm의 스텝폭 W와 2°미만의 오프각 θ의 조합은 검출가능한 광루미네슨스를 제공하지 않았다.
제6도는 본 발명의 제1실시예에 의한 HEMT의 구조를 도시한 것이다.
제6도를 참조하면, HEMT는 경사진 상부주면을 갖는 반절연성 GaAs 기판 21상에 구성되고, 도프되지 않은 GaAs의 버퍼층 22는 MOVPE 처리에 의해 약 500nm의 두께로 성장되며, 전형적으로 100nm 이하의 두께를 갖는 InGaP의 박층 22a 버퍼층 22를 하부층 22과 상부층 22로 분할하도록 형성된다. InGaP층 22a를 형성함으로써, 상부 버퍼층 22는 스텝높이가 적어도 수개의 원자층을 갖고 스텝폭이 300nm이상인 것을 특징으로 하고 있다.
교대적으로, 전체의 버퍼층 22를 0.6nm/sec 이상의 증가된 성장속도로 형성할 수 있다. 이것에 의하여, 층 22의 상부주면에 다층구조의 스텝폭은 300nm 이상을 초과한다. 층 22에 대해 0.6nm/sec 이상의 성장속도를 달성하기 위하여, TMG 또는 TEG의 유량에 대한 As의 유량의 비를 20-50의 범위내에 설정하는 통상의 경우와 반대로 대략 1-5의 범위내에 있도록 종래의 MOVPE 처리와 비교하여 TMG 또는 TEG의 유량을 증가시킨다. 또는, V족 가스소스의 상당히 많은 양을 공급하도록 상기한 비를 약 100-200 사이에 설정할 수도 있다.
이렇게 형성된 버퍼층 22상에는 도프되지 않은 InGaAs의 채널층 23을 MOVPE 처리에 의하여 14nm의 두께로 에피택셜적으로 성장시키고, 상기 채널층상에 n형 InGaP의 전자공급층 24를 MOVPE처리에 의해 27nm의 두께로 더 성장시킨다. 이것에 의하여, 채널층 23내에 2차원 전자가스 23a를 층 23과 층 24사이의 헤테로접합 계면을 따라 형성한다.
더욱이, 전자공급층 24상에 n형 GaAs의 캡층 25를 MOVPE 처리에 의하여 70nm의 두께로 에피택셜적으로 성장시키고, 캡층 25상에 스코트키 전극 26A를 게이트전극으로서 HEMT의 채널영역에 상응하여 형성한다. 더욱이, 캡층 25상에 한쌍의 옴 전극 26B와 26C를 각각 소스전극과 드레인전극으로서 게이트 전극 26A의 양측에 형성한다.
제6도의 구조에 있어서, 헤테로에피택셜 계면에서의 변위의 발생을 최소화하기 위하여 층 24와 그 위의 층 25 사이 또는 층 24와 층 23 사이의 헤테로접합 계면의 격자 미스핏(misfit)이 1×10 을 초과하지 않도록 InGaP층 24의 조성을 조절한다. 더욱이, 600℃ 미만의 성장속도하에 증착공정에 의해 전자공급층 24를 형성하므로, InGaP층 24는 비율이 약 20%를 초과하는 상태로 자연적인 초격자 구조를 포함하지 않는다. 전자공급층 24를 그 자체로 형성함으로써, 층 24와 층 23 사이의 헤테로에피택셜 계면에서 층 24의 도전밴드의 감소된 굽힘에 의한 2차원 전자가스 23a의 전자밀도가 감소되는 문제점을 회피할 수가 있다.
제7도는 오프각 θ의 증가에 따라 약간 감소하여 약 12°의 오프각 θ에서 최소치를 갖지만, 전자이동도의 변화의 크기는 무의미하다. 한편, 2차원 전자가스의 밀도는 오프각 θ의 증가에 따라 증가하여 약 12°의 오프각 θ에서 최소치에 이른다.
이하의 표 Ⅱ는 제6도의 HEMT에 대한 전자이동도와 스텝폭과의 관계를 보인 것이다.
n: 2°에서의 캐리어 밀도
표Ⅱ의 결과는 2차원 전자가스 23a의 전자이동도가 스텝폭 W의 증가에 따라 증가하나, 이러한 경향이 2차원 전자가스에 캐리어 밀도 n가 작을 때 특히 현저하게 나타남을 가리킨다.
이하의 표Ⅲ은 게이트 길이가 0.15㎛이고, 게이트 폭이 20㎛인 상태에서, 얻어진 HEMT의 K인자와 크랜스콘덕턴스(transconductance)를 보인 것이다. 트랜스콘덕턴스 g과 k인자 모두는 스텝폭의 증가에 따라 향상된다.
제8도는 제6도의 구조의 캐리어 밀도 프로파일을 InGaP 전자공급층 24와 GaAs 캡층 25 사이의 헤테로접합 계면을 가로지르는 선 1-1'을 따라 도시한 것이다.
제1도를 참조하면, 1로 표시되는 점선으로 도시된 곡선은 제3도에 도시된 통상의 캐리어 프로파일에 해당하는 반면에, 2로 표시되는 연속선으로 도시된 곡선은 오프각 θOFF를 3°로 설정한 경우에 대하여 제6도의 구조에서 실현된 캐리어 프로파일을 나타낸 것이다. 기판 21의 오프각 θOFF를 3°로 설정함으로써, 전자공급층 24와 캡층 25사이의 계면에서 캐리어 공핍의 문제점을 성공적으로 제거할 수 가 있다. 이전에 설명된 표 I의 결과에 비추어, 3°이상의 오프각 θOFF에 대하여도 마찬가지로 캐리어 공핍의 소멸이 확인된다. 즉, 기판 21의 오프각 θOFF를 3°이상으로 설정함으로써 HEMT의 소스-드레인 저항을 실제로 감소시킨다.
제9도는 본 발명의 제2실시예에 의한 HBT의 구성을 도시한 것이다.
제9도를 참조하면, HBT는 오프셋 각 θOFF에 의해 특징되는 경사진 상부주면을 갖는 GaAs의 반절연성기판 30상에 구성되되, 기판 30상에 도프되지 않은 GaAs의 버퍼층 31이 MOVPE 처리에 의하여 약 500nm의 두께로 형성된다. 버퍼층 31은 100nm 미만의 두께를 갖는 InGaP의 층 31a를 포함하며, 층 31a는 버퍼층 31을 하부층 311과 상부층 312로 분할한다. InGaP층 31a를 그 자체로 형성함으로써, 상부 버퍼층 312의 상부주면에 형성된 다층 구조의 스텝폭을 약 300nm 이상 증가시킬 수가 있다.
교대적으로, TMG의 유량에 대한 As의 유량의 비가 약 1-5를 초과하도록 As와 TMG를 각각의 유량으로 공급함으로써 버퍼층 312를 형성할 수도 있다. 이것에 의하여, 약 0.6nm/sec를 초과하는 상기한 성장속도가 달성되고, 버퍼층 312의 상부주면에 스텝폭이 300nm를 초과한다.
더욱이, 버퍼층 31상에 n형 GaAs의 콜렉터층 32를 MOVPE 처리에 의하여 약 500nm의 두께로 에피텍셜적으로 성장시키고, GaAs의 P형 베이스층 33을 MOVPE 처리에 의하여 약 70nm의 두께로 에피택셜적으로 성장시킨다. 또한, 베이스층 33상에 n형 InGaP의 에미터층 34를 MOVPE 처리에 의하여 25nm의 두께로 더 성장시킨다.
에미터층 34상에, n형 GaAs의 제1캡층 35를 MOVPE 처리에 의하여 성장시키고, n형 InGaAs의 제2캡층 36을 MOVPE 처리에 의하여 11nm의 두께로 성장시킨다. 더욱이, 상부 콜렉터층 322의 노출된 상부주면에 콜렉터 전극 37를 설치하여 그 사이에 옴접촉을 형성한다. 마찬가지로, 층 33과 36의 각각의 노출된 상부주면에 배이스전극과 에키터전극 39을 설치한다.
제9도의 HBT 구조에 있어서는, 제6도의 HEMT와 마찬가지로 오프각 θOFF를 2°이상으로 설정함으로써 InGaP 에미터층 34와 GaAs 캡층 35 사이의 헤테로에피택셜 계면에서의 캐리어의 공핍의 문제점을 제거할 수가 있다.
더욱이, 본 발명은 지금까지 설명된 실시예에 한정되지 않고, 발명의 범위에서 벗어남이 없이 각종의 변화와 변경을 행할 수도 있다.
Claims (20)
- 경사진 상부주면을 갖는 반절연성 GaAs의 기판, 상기 기판상에 형성된 도프되지 않은 InGaAs의 채널층, 상기 채널층상에 형성된 n형 InGaP의 전자공급층, 상기 전자공급층상에 형성된 n형 GaAs의 캡층, 상기 전자공급층상에 설치되어 스코트키 접촉을 하는 게이트 전극, 상기 게이트 전극의 제1측면에서 상기 캡층상에 설치되어 상기 캡층과 옵접촉을 하는 소스전극, 및 상기 게이트 전극의 제2반대측면에서 상기 캡층상에 설치되어 상기 캡층과 옴접촉을 하는 드레인 전극으로 구성되되, 상기 채널층은 그 상부주면에 다층구조를 갖고, 상기 다층구조는 5개 이상의 원자층의 스텝높이와 300nm 이상의 스텝폭을 각각 갖는 다수의 스텝을 포함하는 것을 특징으로 하는 고전자 이동도 트랜지스터.
- 제1항에 있어서, 상기 기판의 상부주면이 (100)표면에서 2°이상의 각만큼 경사진 것을 특징으로 하는 고전자 이동도 트랜지스터.
- 제2항에 있어서, 상기 기판의 상부주면이 (111)방향으로 경사진 것을 특징으로 하는 고전자 이동도 트랜지스터.
- 제1항에 있어서, 상기 전자공급층은 상기 캡층과 상기 전자공급층상이의 격자 미스핏(misfit)이 1×10-3을 초과하지 않도록 설정된 조성을 갖는 것을 특징으로 하는 고전자 이동도 트랜지스터.
- 제1항에 있어서, 상기 전자공급층이 20%를 초과하지 않는 비율로 자연적 초격자 구조를 포함하는 것을 특징으로 하는 고전자 이동도 트랜지스터.
- 제1항에 있어서, 상기 기판과 상기 채널층사이에 도프되지 않은 GaAs의 버퍼층을 더 포함하되, 상기 버퍼층이 상기 기판의 상부주면에서 500nm의 거리내에 100nm미만의 두께를 갖는 InGaP의 층을 포함하는 것을 특징으로 하는 고전자 이동도 트랜지스터.
- 경사진 상부주면을 갖는 반절연성 기판, 상기 기판상에 형성되어 제1도전형을 갖는 GaAs의 콜렉터층, 상기 콜렉터층상에 형성되어 제2반대도전형을 갖는 GaAs의 베이스층, 채널층상에 형성되어 제1도전형을 갖는 InGaAs의 캡층, 상기 콜렉터층상에 설치된 콜렉터 전극, 상기 베이스층상에 설치된 베이스전극, 및 상기 캡층상에 설치된 에미터 전극으로 구성되되, 상기 에미터층은 그 상부주면에 다층구조를 갖고, 상기 다층구조는 5개 이상의 원자층의 스텝높이와 300nm 이상의 스탭폭을 각각 갖는 다수의 스텝을 포함하는 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
- 제7항에 있어서, 상기 기판의 상부주면이 (100)표면에서 2°이상의 각만큼 경사진 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
- 제8항에 있어서, 상기 기판의 상부주면이 (111)방향으로 경사진 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
- 제7항에 있어서, 상기 에미터층은 상기 캡층에 대하여 격자 미스핏이 1×10-3을 초과하지 않도록 설정된 조성을 갖는 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
- 제7항에 있어서, 상기 에미터층이 20%를 초과하지 않는 비율로 자연적 초격자 구조를 포함하는 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
- 제7항에 있어서, 상기 기판과 상기 콜렉터층사이에 도프되지 않은 GaAs의 버퍼층을 더 포함하되, 상기 버퍼층이 상기 기판의 상부주면에서 500nm의 거리내의 100nm 미만의 두께를 갖는 InGaP의 층을 포함하는 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
- GaAs의 기판, 상기 기판상에 형성된 InGaP의 제1장벽층, 상기 장벽층상에 약 10개 분자층의 두께로 형성된 GaAs의 양자 웰층, 및 상기 양자 웰층상에 형성된 InGaP의 제2장벽층을 구성되되, 양자 웰 구조가 약 750nm보다 짧은 파장으로 77K에서 광방출을 제공하는 것을 특징으로 하는 양자 웰 구조.
- 경사진 상부주면을 갖는 화합물 반도체 재료의 기판, 상부주면에 다층구조를 갖고, 상기 기판상에 형성된 화합물 반도체 재료의 활성층, 상기 활성층상에 형성된 화합물 반도체 재료의 캡층, 및 상기 캡층상에 설치된 전극으로 구성되되, 상기 다층구조가 적어도 수개의 원자층의 스텝높이와 300nm 이상의 스탭폭을 각각 갖는 다수의 스텝을 포함하는 것을 특징으로 하는 화합물 반도체 장치.
- 경사진 상부주면을 갖는 화합물 반도체 재료의 기판, 상부주면에 다층구조를 갖고, 상기 기판상에 형성된 화합물 반도체 재료의 활성층, 상기 활성층상에 형성된 화합물 반도체 재료의 캡층, 및 상기 캡층상에 설치된 전극으로 구성되되, 상기 기판의 상부주면이 2°이상의 오프셋 각만큼 경사진 것을 특징으로 하는 화합물 반도체 장치.
- 반절연성 GaAs의 기판상에 도프되지 않은 GaAs의 제1버퍼층을 MOVPE 처리에 의하여 500nm 미만의 두께로 형성하고, 상기 기판은 경사진 상부주면을 갖고, 상기 제1버퍼층상에 InGaP의 층을 MOVPE 처리에 의하여 100nm 이하의 두께로 형성하고, 상기 제1버퍼층상에 제2버퍼층을 MOVPE 처리에 의하여 형성하며, 상기 제2버퍼층상에 활성층을 형성하는 단계로 구성되는 것을 특징으로 하는 화합물 반도체 장치의 제조방법.
- 반절연성 GaAs의 기판상에 도프되지 않은 GaAs의 버퍼층을 MOVPE 처리에 의하여 0.6nm/sec를 초과하지 않는 성장속도로 성장시키며, 상기 버퍼층상에 활성층을 형성하는 단계로 구성되는 것을 특징으로 하는 화합물 반도체 장치의 제조방법.
- 제17항에 있어서, 상기 버퍼층을 성장시키는 단계는 제1가스소스의 유량이 제2가스소스의 유량보다 1이상 5이하의 인자만큼 크도록 설정된 각각의 유량으로 V족 원소의 제1가스소스와 Ⅲ독 원소에 제2가스소스를 공급하는 단계를 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조방법.
- 제17항에 있어서, 상기 버퍼층을 성장시키는 단계는 제1가스소스의 유량이 제2가스소스의 유량보다 100이상, 200이하의 인자만큼 크도록 설정된 각각의 유량으로 V족 원소의 제1가스소스와 Ⅲ족 원소의 제2가스소스를 공급하는 단계를 포함하는 것을 특지으로 하는 화합물 반도체 장치의 제조방법.
- 경사진 상부주면을 갖는 기판상에 P를 포함하는 첫 번째 Ⅲ-V족 화합물 반도체층을 형성하고, 상기 첫 번째 Ⅲ-V족 화합물 반도체층상에 As를 포함하는 두 번째 Ⅲ-V족 화합물 반도체를 MOVPE 처리에 의하여 성장하는 단계로 구성되되, 상기 기판의 상부주면이 (100)표면에 대하여 2°이상의 오프셋 각만큼 경사진 것을 특징으로 하는 화합물 반도체 장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP95-104916 | 1995-04-28 | ||
| JP7104916A JPH08306703A (ja) | 1995-04-28 | 1995-04-28 | 化合物半導体結晶装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039220A KR960039220A (ko) | 1996-11-21 |
| KR100201530B1 true KR100201530B1 (ko) | 1999-06-15 |
Family
ID=14393434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960011744A KR100201530B1 (ko) | 1995-04-28 | 1996-04-18 | 화합물 반도체결정장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5751028A (ko) |
| JP (1) | JPH08306703A (ko) |
| KR (1) | KR100201530B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125126A (ja) * | 1994-10-19 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置 |
| JPH08306703A (ja) * | 1995-04-28 | 1996-11-22 | Fujitsu Ltd | 化合物半導体結晶装置とその製造方法 |
| JP3373386B2 (ja) * | 1997-03-19 | 2003-02-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3107051B2 (ja) | 1998-07-10 | 2000-11-06 | 日本電気株式会社 | 電界効果トランジスタ、及びその製造方法 |
| KR100331687B1 (ko) * | 1999-12-07 | 2002-04-09 | 오길록 | 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법 |
| JP4610858B2 (ja) * | 2003-02-12 | 2011-01-12 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
| US7064881B2 (en) * | 2003-05-30 | 2006-06-20 | Sarnoff Corporation | InP-based phase modulators and methods for making and using same |
| JP5543302B2 (ja) * | 2010-09-02 | 2014-07-09 | 住友化学株式会社 | 化合物半導体ウェーハの製造方法及び化合物半導体素子 |
| KR101680767B1 (ko) | 2010-10-06 | 2016-11-30 | 삼성전자주식회사 | 불순물 주입을 이용한 고출력 고 전자 이동도 트랜지스터 제조방법 |
| US10043941B1 (en) * | 2017-01-31 | 2018-08-07 | International Business Machines Corporation | Light emitting diode having improved quantum efficiency at low injection current |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
| JP3224437B2 (ja) * | 1992-11-30 | 2001-10-29 | 富士通株式会社 | Ｉｉｉ−ｖ族化合物半導体装置 |
| US5762706A (en) * | 1993-11-09 | 1998-06-09 | Fujitsu Limited | Method of forming compound semiconductor device |
| JPH08306703A (ja) * | 1995-04-28 | 1996-11-22 | Fujitsu Ltd | 化合物半導体結晶装置とその製造方法 |
| JPH08306903A (ja) * | 1995-04-29 | 1996-11-22 | Hitachi Cable Ltd | 半導体光集積素子 |
-
1995
- 1995-04-28 JP JP7104916A patent/JPH08306703A/ja active Pending
-
1996
- 1996-04-03 US US08/625,704 patent/US5751028A/en not_active Expired - Lifetime
- 1996-04-18 KR KR1019960011744A patent/KR100201530B1/ko not_active IP Right Cessation
-
1998
- 1998-01-23 US US09/012,446 patent/US5955742A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039220A (ko) | 1996-11-21 |
| US5955742A (en) | 1999-09-21 |
| JPH08306703A (ja) | 1996-11-22 |
| US5751028A (en) | 1998-05-12 |
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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Payment date: 20130227 Year of fee payment: 15 |
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