JP3107051B2 - 電界効果トランジスタ、及びその製造方法 - Google Patents
電界効果トランジスタ、及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタとその製造方法に関する。
スタとその製造方法に関する。
【０００２】
【従来の技術】図７に、従来の電界効果トランジスタの
一構造例の断面を示す。これは、図７に示すようにＧａ
Ａｓ基板３１上にアンドープＧａＡｓバッファ層３２を
１０ｎｍ、アンドープＩｎ０．２５Ｇａ０．７５Ａｓチ
ャネル層３３を１０ｎｍ、Ｓｉドープでｎ＝２Ｅ１８ｃ
ｍ-3のＩｎ０．４８Ｇａ０．５２Ｐ電子供給層３４を２
５ｎｍ、Ｓｉドープでｎ＝２Ｅ１８ｃｍ-3のｎ−ＧａＡ
ｓキャップ層３６を順次積層した構造を有している。こ
の構造において、室温における２次元シート電子濃度
は、１．４〜１．５Ｅ１２ｃｍ-2、移動度は７０００ｃ
ｍ2 ／Ｖ・ｓｅｃである。
一構造例の断面を示す。これは、図７に示すようにＧａ
Ａｓ基板３１上にアンドープＧａＡｓバッファ層３２を
１０ｎｍ、アンドープＩｎ０．２５Ｇａ０．７５Ａｓチ
ャネル層３３を１０ｎｍ、Ｓｉドープでｎ＝２Ｅ１８ｃ
ｍ-3のＩｎ０．４８Ｇａ０．５２Ｐ電子供給層３４を２
５ｎｍ、Ｓｉドープでｎ＝２Ｅ１８ｃｍ-3のｎ−ＧａＡ
ｓキャップ層３６を順次積層した構造を有している。こ
の構造において、室温における２次元シート電子濃度
は、１．４〜１．５Ｅ１２ｃｍ-2、移動度は７０００ｃ
ｍ2 ／Ｖ・ｓｅｃである。
【０００３】ゲート形成プロセスとしては、酸化膜（Ｓ
ｉＯ2 ）上にフォトレジストを塗布し、電子ビーム露光
によりパターンを形成し、反応性イオンエッチングによ
り酸化膜にゲートパターンを形成する。続いて、先の酸
化膜をマスクにしてＧａＡｓキャップ層３６を選択ドラ
イエッチングによりＩｎ０．４８Ｇａ０．５２Ｐ電子供
給層３４上に達するエッチングを行いリセスを形成す
る。この後、スパッタ法によりＷＳｉショットキゲート
メタルと蒸着法によりＡｕを成膜し、不要なゲートメタ
ルを除去してＴ型ゲートを形成する。ソース電極３７・
ドレイン電極３８のオーミック電極は、ＡｕＧｅ／Ｎｉ
／Ａｕを蒸着により形成する。最後に、ＳｉＯ2 ／Ｓｉ
Ｎ保護膜を成膜し従来例の電界効果トランジスタが得ら
れる。
ｉＯ2 ）上にフォトレジストを塗布し、電子ビーム露光
によりパターンを形成し、反応性イオンエッチングによ
り酸化膜にゲートパターンを形成する。続いて、先の酸
化膜をマスクにしてＧａＡｓキャップ層３６を選択ドラ
イエッチングによりＩｎ０．４８Ｇａ０．５２Ｐ電子供
給層３４上に達するエッチングを行いリセスを形成す
る。この後、スパッタ法によりＷＳｉショットキゲート
メタルと蒸着法によりＡｕを成膜し、不要なゲートメタ
ルを除去してＴ型ゲートを形成する。ソース電極３７・
ドレイン電極３８のオーミック電極は、ＡｕＧｅ／Ｎｉ
／Ａｕを蒸着により形成する。最後に、ＳｉＯ2 ／Ｓｉ
Ｎ保護膜を成膜し従来例の電界効果トランジスタが得ら
れる。
【０００４】この従来の電界効果トランジスタの特性
は、最大トランスコンダクタンスｇｍｍａｘが約４８０
ｍＳ／ｍｍ、ゲート・ドレイン間の耐圧ＢＶｇｄは７Ｖ
以上、ゲート幅２００μｍのトランジスタにおいて最高
発振周波数ｆｍａｘ＝１９１ＧＨｚ、カットオフ周波数
ｆＴ＝７６ＧＨｚが得られたとある。以上は、ＩＥＥＥ
ＥＬＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯ
Ｌ．１４，ＮＯ．８，ｐｐ４０６−４０８（１９９３）
に記載されている。
は、最大トランスコンダクタンスｇｍｍａｘが約４８０
ｍＳ／ｍｍ、ゲート・ドレイン間の耐圧ＢＶｇｄは７Ｖ
以上、ゲート幅２００μｍのトランジスタにおいて最高
発振周波数ｆｍａｘ＝１９１ＧＨｚ、カットオフ周波数
ｆＴ＝７６ＧＨｚが得られたとある。以上は、ＩＥＥＥ
ＥＬＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯ
Ｌ．１４，ＮＯ．８，ｐｐ４０６−４０８（１９９３）
に記載されている。
【０００５】そして、前記の従来例の結晶成長条件を記
述した参考文献としてＪｏｕｒｎａｌ ｏｆ Ｃｒｙｓ
ｔａｌ Ｇｒｏｗｔｈ，ｖｏｌ．１０７，ｐｐ．９４２
−９４６（１９９１）が挙げられており、この参考文献
には、反応管圧力を常圧、成長温度６３０℃にて行った
ことが記載されている。
述した参考文献としてＪｏｕｒｎａｌ ｏｆ Ｃｒｙｓ
ｔａｌ Ｇｒｏｗｔｈ，ｖｏｌ．１０７，ｐｐ．９４２
−９４６（１９９１）が挙げられており、この参考文献
には、反応管圧力を常圧、成長温度６３０℃にて行った
ことが記載されている。
【０００６】また、特開平８−３０６７０３号公報等に
は、化合物半導体結晶装置とその製造方法について記載
されている。
は、化合物半導体結晶装置とその製造方法について記載
されている。
【０００７】
【発明が解決しようとする課題】これらの従来の電界効
果トランジスタでは、Ｉｎ０．２５Ｇａ０．７５Ａｓチ
ャネル層３３と界面を形成し、成長温度、Ｖ／III 比、
成長速度、基板面方位によりＧａとＩｎの配列、すなわ
ち自然超格子の形成状態が変わってしまう電子供給層と
なるＩｎ０．４８Ｇａ０．５２Ｐ層３４の具体的な成長
条件およびＦＥＴのゲートフィンガー方向の記載がな
い。
果トランジスタでは、Ｉｎ０．２５Ｇａ０．７５Ａｓチ
ャネル層３３と界面を形成し、成長温度、Ｖ／III 比、
成長速度、基板面方位によりＧａとＩｎの配列、すなわ
ち自然超格子の形成状態が変わってしまう電子供給層と
なるＩｎ０．４８Ｇａ０．５２Ｐ層３４の具体的な成長
条件およびＦＥＴのゲートフィンガー方向の記載がな
い。
【０００８】ＩｎＧａＡｓをチャネル層に用いる電界効
果トランジスタ（ＦＥＴ）において、チャネル層とチャ
ネル層の上に設ける電子供給層との界面状態が２次元電
子ガスの移動度に大きく影響することが知られている。
特にＩｎＧａＡｓチャネル層上にＩｎＧａＰを電子供給
層に設けた結晶構造を有するＦＥＴでは、ＩｎＧａＰが
成長条件によって自然超格子の形成の程度が大きく変化
するため、この自然超格子の程度により２次元電子ガス
の移動度が大きく変わってしまう。
果トランジスタ（ＦＥＴ）において、チャネル層とチャ
ネル層の上に設ける電子供給層との界面状態が２次元電
子ガスの移動度に大きく影響することが知られている。
特にＩｎＧａＡｓチャネル層上にＩｎＧａＰを電子供給
層に設けた結晶構造を有するＦＥＴでは、ＩｎＧａＰが
成長条件によって自然超格子の形成の程度が大きく変化
するため、この自然超格子の程度により２次元電子ガス
の移動度が大きく変わってしまう。
【０００９】したがって、ＩｎＧａＰの自然超格子の形
成の程度とゲートフィンガーの方向によっては、チャネ
ル内を走行する電子の散乱が大きくなり移動度を低下さ
せてしまい、本来得られるべきＦＥＴ性能が十分に引き
出せなくなるという問題があった。
成の程度とゲートフィンガーの方向によっては、チャネ
ル内を走行する電子の散乱が大きくなり移動度を低下さ
せてしまい、本来得られるべきＦＥＴ性能が十分に引き
出せなくなるという問題があった。
【００１０】本発明は、上記課題を解決し、トランスコ
ンダクタンスの高い高性能の電界効果トランジスタを提
供することを目的とする。
ンダクタンスの高い高性能の電界効果トランジスタを提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明では、上記目的を
達成するため電界効果トランジスタを次のように構成し
た。
達成するため電界効果トランジスタを次のように構成し
た。
【００１２】すなわち、本発明の電界効果トランジスタ
は、（００１）面のＧａＡｓ基板上に電子供給層となる
ＩｎＧａＰ結晶のIII 族元素が自然超格子を形成してい
ることと、ゲートフィンガーを［−１１０］方向に形成
したことを特徴とする。従来ＩｎＧａＡｓチャネル層上
にＩｎＧａＰを電子供給層として設けたＦＥＴでは、Ｉ
ｎＧａＰ結晶のIII 族元素の配列状態を特定したものは
なく、ＩｎＧａＰが完全な自然超格子を形成した場合、
図６に示すようなＧａとＩｎが交互に積層した［−１１
１］超格子構造となる。
は、（００１）面のＧａＡｓ基板上に電子供給層となる
ＩｎＧａＰ結晶のIII 族元素が自然超格子を形成してい
ることと、ゲートフィンガーを［−１１０］方向に形成
したことを特徴とする。従来ＩｎＧａＡｓチャネル層上
にＩｎＧａＰを電子供給層として設けたＦＥＴでは、Ｉ
ｎＧａＰ結晶のIII 族元素の配列状態を特定したものは
なく、ＩｎＧａＰが完全な自然超格子を形成した場合、
図６に示すようなＧａとＩｎが交互に積層した［−１１
１］超格子構造となる。
【００１３】そして、このような結晶構造を持ったとこ
ろにゲートフィンガーが［−１１０］方向に延びるＦＥ
Ｔを形成すると、チャネル内の電子は［１１０］方向を
走行し、チャネル内のＩｎＧａＰ電子供給層側を走行す
る電子は自然超格子を形成したＩｎＧａＰ層の影響によ
る界面の散乱が少なくなることから高性能のＦＥＴを実
現することができる。
ろにゲートフィンガーが［−１１０］方向に延びるＦＥ
Ｔを形成すると、チャネル内の電子は［１１０］方向を
走行し、チャネル内のＩｎＧａＰ電子供給層側を走行す
る電子は自然超格子を形成したＩｎＧａＰ層の影響によ
る界面の散乱が少なくなることから高性能のＦＥＴを実
現することができる。
【００１４】
【発明の実施の形態】図１および図２に、本発明にかか
る電界効果トランジスタの一実施形態の断面構造を示
す。
る電界効果トランジスタの一実施形態の断面構造を示
す。
【００１５】図１は、ＧａＡｓ基板１上に、アンドープ
ＧａＡｓとアンドープＡｌＧａＡｓとアンドープＧａＡ
ｓからなるバッファ層２と、アンドープＩｎx Ｇａ1-x
Ａｓのチャネル層３と、ｎ型Ｉｎy Ｇａ1-y Ｐの電子供
給層４と、ｎ型ＧａＡｓのキャップ層６を積層した構造
をしている。
ＧａＡｓとアンドープＡｌＧａＡｓとアンドープＧａＡ
ｓからなるバッファ層２と、アンドープＩｎx Ｇａ1-x
Ａｓのチャネル層３と、ｎ型Ｉｎy Ｇａ1-y Ｐの電子供
給層４と、ｎ型ＧａＡｓのキャップ層６を積層した構造
をしている。
【００１６】一般的に、有機金属気相成長法（ＭＯＶＰ
Ｅ法）により成長するＧａＡｓ基板１に格子整合するＩ
ｎＧａＰ結晶のバンドギャップエネルギーＥｇは、成長
温度（図３参照）と、III 族原料ガスとＶ族原料ガスの
供給比率（Ｖ／III 比）（図４参照）と、ＧａＡｓ基板
の方位に依存することが知られている。このことは例え
ば、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．２７，Ｎｏ．１
１，１９８８，ｐｐ．２０９８−２１０６に記載されて
いる。更に、図５に示す実験結果から、結晶の成長速度
にも依存し、成長速度が大きくなるに従いＥｇは、大き
くなる傾向となることがわかっている。
Ｅ法）により成長するＧａＡｓ基板１に格子整合するＩ
ｎＧａＰ結晶のバンドギャップエネルギーＥｇは、成長
温度（図３参照）と、III 族原料ガスとＶ族原料ガスの
供給比率（Ｖ／III 比）（図４参照）と、ＧａＡｓ基板
の方位に依存することが知られている。このことは例え
ば、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．２７，Ｎｏ．１
１，１９８８，ｐｐ．２０９８−２１０６に記載されて
いる。更に、図５に示す実験結果から、結晶の成長速度
にも依存し、成長速度が大きくなるに従いＥｇは、大き
くなる傾向となることがわかっている。
【００１７】これらのことを基にＭＯＶＰＥ法により図
１の半導体積層構造を得る結晶成長プロセスにおいて、
特にアンドープＩｎx Ｇａ1-x Ａｓのチャネル層３上に
形成するｎ型Ｉｎy Ｇａ1-y Ｐの電子供給層４の成長
を、次のような成長条件の下でおこなう。
１の半導体積層構造を得る結晶成長プロセスにおいて、
特にアンドープＩｎx Ｇａ1-x Ａｓのチャネル層３上に
形成するｎ型Ｉｎy Ｇａ1-y Ｐの電子供給層４の成長
を、次のような成長条件の下でおこなう。
【００１８】まず、ＩｎＧａＰ結晶の成長速度が０．６
μｍ／ｈ以下となるようにIII 族原料ガスを調整し、Ｖ
／III 比を４００〜６００、および成長温度６４０〜６
６０℃でＩｎＧａＰのＥｇが極小となる条件に設定す
る。これにより、自然超格子が最も形成されやすい条件
のもとにＩｎＧａＰ結晶が成長される。
μｍ／ｈ以下となるようにIII 族原料ガスを調整し、Ｖ
／III 比を４００〜６００、および成長温度６４０〜６
６０℃でＩｎＧａＰのＥｇが極小となる条件に設定す
る。これにより、自然超格子が最も形成されやすい条件
のもとにＩｎＧａＰ結晶が成長される。
【００１９】製造プロセスとしては、リセス形成のため
にフォトレジスト（ＰＲ）を塗布し、［−１１０］方向
に延びるパターンを形成し、結晶選択ドライエッチング
技術を用いることによりＧａＡｓキャップ層６のみをエ
ッチングし、Ｉｎy Ｇａ1-yＰ電子供給層４またはＡｌz
Ｇａ1-z Ａｓショットキ層５上でエッチングは停止す
る。続いて、酸化膜（ＳｉＯ2 ）を成膜しドライエッチ
ング技術によりゲート形成用の開口を行った後、ゲート
メタルを形成する。ゲートメタルの不要部分を除去して
Ｔ型ゲートを［−１１０］方向に形成し、保護膜となる
酸化膜（ＳｉＯ2 ）を成膜し、オーミック電極を形成す
る。これにより、図１に示す電界効果トランジスタが得
られる。
にフォトレジスト（ＰＲ）を塗布し、［−１１０］方向
に延びるパターンを形成し、結晶選択ドライエッチング
技術を用いることによりＧａＡｓキャップ層６のみをエ
ッチングし、Ｉｎy Ｇａ1-yＰ電子供給層４またはＡｌz
Ｇａ1-z Ａｓショットキ層５上でエッチングは停止す
る。続いて、酸化膜（ＳｉＯ2 ）を成膜しドライエッチ
ング技術によりゲート形成用の開口を行った後、ゲート
メタルを形成する。ゲートメタルの不要部分を除去して
Ｔ型ゲートを［−１１０］方向に形成し、保護膜となる
酸化膜（ＳｉＯ2 ）を成膜し、オーミック電極を形成す
る。これにより、図１に示す電界効果トランジスタが得
られる。
【００２０】又、図２は、ＧａＡｓ基板１上に、アンド
ープＧａＡｓとアンドープＡｌＧａＡｓとアンドープＧ
ａＡｓからなるバッファ層２と、、アンドープＩｎx Ｇ
ａ1-x Ａｓのチャネル層３と、ｎ型Ｉｎy Ｇａ1-y Ｐの
電子供給層４と、ｎ型ＡｌzＧａ1-z Ａｓのショットキ
層５と、ｎ型ＧａＡｓのキャップ層６を積層した構造を
有する。図２に示す電界効果トランジスタの製造方法
も、上記方法と同様である。
ープＧａＡｓとアンドープＡｌＧａＡｓとアンドープＧ
ａＡｓからなるバッファ層２と、、アンドープＩｎx Ｇ
ａ1-x Ａｓのチャネル層３と、ｎ型Ｉｎy Ｇａ1-y Ｐの
電子供給層４と、ｎ型ＡｌzＧａ1-z Ａｓのショットキ
層５と、ｎ型ＧａＡｓのキャップ層６を積層した構造を
有する。図２に示す電界効果トランジスタの製造方法
も、上記方法と同様である。
【００２１】（具体例の説明）図１に示す構造は、（０
０１）ＧａＡｓ基板１上にアンドープＧａＡｓ（３００
ｎｍ）とアンドープＡｌＧａＡｓ（１００ｎｍ）とアン
ドープＧａＡｓ（５０ｎｍ）からなるバッファ層２、ア
ンドープＩｎx Ｇａ1-x Ａｓチャネル層３（ｘ＝０．
２，１２ｎｍ）、Ｓｉドープのｎ型Ｉｎy Ｇａ1-y Ｐ電
子供給層４（ｙ＝０．４８、４５ｎｍ、２Ｅ１８ｃｍ-
3）、Ｓｉドープのｎ型ＧａＡｓキャップ層６（８０ｎ
ｍ、３Ｅ１８ｃｍ-3）を積層した構造を有する。
０１）ＧａＡｓ基板１上にアンドープＧａＡｓ（３００
ｎｍ）とアンドープＡｌＧａＡｓ（１００ｎｍ）とアン
ドープＧａＡｓ（５０ｎｍ）からなるバッファ層２、ア
ンドープＩｎx Ｇａ1-x Ａｓチャネル層３（ｘ＝０．
２，１２ｎｍ）、Ｓｉドープのｎ型Ｉｎy Ｇａ1-y Ｐ電
子供給層４（ｙ＝０．４８、４５ｎｍ、２Ｅ１８ｃｍ-
3）、Ｓｉドープのｎ型ＧａＡｓキャップ層６（８０ｎ
ｍ、３Ｅ１８ｃｍ-3）を積層した構造を有する。
【００２２】又、図２は図１と異なり、（００１）Ｇａ
Ａｓ基板１上にアンドープＧａＡｓ（３００ｎｍ）とア
ンドープＡｌＧａＡｓ（１００ｎｍ）とアンドープＧａ
Ａｓ（５０ｎｍ）からなるバッファ層２、アンドープＩ
ｎx Ｇａ1-x Ａｓチャネル層３（ｘ＝０．２，１２ｎ
ｍ）、Ｓｉドープのｎ型Ｉｎy Ｇａ1-y Ｐ電子供給層４
（ｙ＝０．４８、１５ｎｍ、３Ｅ１８ｃｍ-3）、Ｓｉド
ープのｎ型Ａｌz Ｇａ1-z Ａｓショットキ層５（ｚ＝
０．２、４０ｎｍ、１Ｅ１７ｃｍ-3）、Ｓｉドープのｎ
型ＧａＡｓキャップ層６（８０ｎｍ、３Ｅ１８ｃｍ-3）
を積層した構造を有している。
Ａｓ基板１上にアンドープＧａＡｓ（３００ｎｍ）とア
ンドープＡｌＧａＡｓ（１００ｎｍ）とアンドープＧａ
Ａｓ（５０ｎｍ）からなるバッファ層２、アンドープＩ
ｎx Ｇａ1-x Ａｓチャネル層３（ｘ＝０．２，１２ｎ
ｍ）、Ｓｉドープのｎ型Ｉｎy Ｇａ1-y Ｐ電子供給層４
（ｙ＝０．４８、１５ｎｍ、３Ｅ１８ｃｍ-3）、Ｓｉド
ープのｎ型Ａｌz Ｇａ1-z Ａｓショットキ層５（ｚ＝
０．２、４０ｎｍ、１Ｅ１７ｃｍ-3）、Ｓｉドープのｎ
型ＧａＡｓキャップ層６（８０ｎｍ、３Ｅ１８ｃｍ-3）
を積層した構造を有している。
【００２３】前述した半導体結晶積層構造をＭＯＶＰＥ
法により図１および図２の半導体積層構造を得る結晶成
長プロセスにおいて、特にｎ型Ｉｎy Ｇａ1-y Ｐの電子
供給層４の成長は、具体的には次のような成長条件の下
おこなう。まず、ＩｎＧａＰ結晶の成長速度が０．６μ
ｍ／ｈとなるように、III 族原料ガスであるトリメチル
インジウム、トリメチルガリウムの供給量を調整し、Ｖ
／III 比５００および成長温度６５０℃とし、ＭＯＶＰ
Ｅ装置において自然超格子が最も形成されやすい条件の
もとにＩｎＧａＰ結晶を成長させる。
法により図１および図２の半導体積層構造を得る結晶成
長プロセスにおいて、特にｎ型Ｉｎy Ｇａ1-y Ｐの電子
供給層４の成長は、具体的には次のような成長条件の下
おこなう。まず、ＩｎＧａＰ結晶の成長速度が０．６μ
ｍ／ｈとなるように、III 族原料ガスであるトリメチル
インジウム、トリメチルガリウムの供給量を調整し、Ｖ
／III 比５００および成長温度６５０℃とし、ＭＯＶＰ
Ｅ装置において自然超格子が最も形成されやすい条件の
もとにＩｎＧａＰ結晶を成長させる。
【００２４】ＦＥＴの製造プロセスとしては、両構造と
もにリセス形成のためにフォトレジスト（ＰＲ）を塗布
し、［−１１０］方向に延びるパターンを形成し、結晶
選択ドライエッチング技術を用いることによりＧａＡｓ
のキャップ層６のみをエッチングし、Ｉｎy Ｇａ1-y Ｐ
の電子供給層４またはＡｌz Ｇａ1-z Ａｓのショットキ
層５上でエッチングは停止する。続いて、酸化膜（Ｓｉ
Ｏ2 ）を成膜しドライエッチング技術によりゲート形成
用の開口を行った後、ゲートメタルを形成する。ゲート
メタルの不要部分を除去してＴ型ゲートを［−１１０］
方向に形成し、保護膜となる酸化膜（ＳｉＯ2 ）を成膜
し、オーミック電極を形成して、図１及び図２に示す電
界効果トランジスタを得た。
もにリセス形成のためにフォトレジスト（ＰＲ）を塗布
し、［−１１０］方向に延びるパターンを形成し、結晶
選択ドライエッチング技術を用いることによりＧａＡｓ
のキャップ層６のみをエッチングし、Ｉｎy Ｇａ1-y Ｐ
の電子供給層４またはＡｌz Ｇａ1-z Ａｓのショットキ
層５上でエッチングは停止する。続いて、酸化膜（Ｓｉ
Ｏ2 ）を成膜しドライエッチング技術によりゲート形成
用の開口を行った後、ゲートメタルを形成する。ゲート
メタルの不要部分を除去してＴ型ゲートを［−１１０］
方向に形成し、保護膜となる酸化膜（ＳｉＯ2 ）を成膜
し、オーミック電極を形成して、図１及び図２に示す電
界効果トランジスタを得た。
【００２５】（実験例）図１の積層構造で試作したＦＥ
Ｔの特性は、リセス幅０．５μｍ、ゲート長が０．２μ
ｍの構造のもので、しきい電圧Ｖｔｈ＝−１．２Ｖ、最
大ドレイン電流Ｉｍａｘが約７２０ｍＡ／ｍｍ、最大ト
ランスコンダクタンスｇｍｍａｘが約５３０ｍＳ／ｍ
ｍ、ゲート・ドレイン間の耐圧ＢＶｇｄは約６Ｖであっ
た。
Ｔの特性は、リセス幅０．５μｍ、ゲート長が０．２μ
ｍの構造のもので、しきい電圧Ｖｔｈ＝−１．２Ｖ、最
大ドレイン電流Ｉｍａｘが約７２０ｍＡ／ｍｍ、最大ト
ランスコンダクタンスｇｍｍａｘが約５３０ｍＳ／ｍ
ｍ、ゲート・ドレイン間の耐圧ＢＶｇｄは約６Ｖであっ
た。
【００２６】一方、比較例として、成長温度を６００
℃、成長速度を０．６μｍ／ｈ、Ｖ／III 比を５００と
して半導体結晶を積層したＦＥＴは、その特性が、最大
ドレイン電流Ｉｍａｘが約６６０ｍＡ／ｍｍ、最大トラ
ンスコンダクタンスｇｍｍａｘが約４９０ｍＳ／ｍｍで
あった。この比較結果から本発明にかかる電界効果トラ
ンジスタの有効性が確認できた。
℃、成長速度を０．６μｍ／ｈ、Ｖ／III 比を５００と
して半導体結晶を積層したＦＥＴは、その特性が、最大
ドレイン電流Ｉｍａｘが約６６０ｍＡ／ｍｍ、最大トラ
ンスコンダクタンスｇｍｍａｘが約４９０ｍＳ／ｍｍで
あった。この比較結果から本発明にかかる電界効果トラ
ンジスタの有効性が確認できた。
【００２７】
【発明の効果】本発明は、（００１）面のＧａＡｓ基板
上に電界効果トランジスタを構成する半導体積層構造を
成長する際に、電子供給層となるＩｎＧａＰ結晶が十分
に自然超格子を形成するように、成長温度を６５０℃、
成長速度を０．６μｍ／ｈ、Ｖ／III 比を５００とし、
ゲートフィンガーを［−１１０］方向に形成した。
上に電界効果トランジスタを構成する半導体積層構造を
成長する際に、電子供給層となるＩｎＧａＰ結晶が十分
に自然超格子を形成するように、成長温度を６５０℃、
成長速度を０．６μｍ／ｈ、Ｖ／III 比を５００とし、
ゲートフィンガーを［−１１０］方向に形成した。
【００２８】ＩｎＧａＰが完全な自然超格子を形成した
場合、図６に示すようなＧａとＩｎが交互に積層した
［−１１１］超格子構造となる。そして、このような結
晶構造を持ったところにゲートフィンガーが［−１１
０］方向に延びるＦＥＴを形成すると、チャネル内の電
子は［１１０］方向を走行し、チャネル内のＩｎＧａＰ
電子供給層側を走行する電子は自然超格子を形成したＩ
ｎＧａＰ層の影響による界面の散乱が少なくなることか
らトランスコンダクタンスの大きい高性能のＦＥＴが実
現できる。
場合、図６に示すようなＧａとＩｎが交互に積層した
［−１１１］超格子構造となる。そして、このような結
晶構造を持ったところにゲートフィンガーが［−１１
０］方向に延びるＦＥＴを形成すると、チャネル内の電
子は［１１０］方向を走行し、チャネル内のＩｎＧａＰ
電子供給層側を走行する電子は自然超格子を形成したＩ
ｎＧａＰ層の影響による界面の散乱が少なくなることか
らトランスコンダクタンスの大きい高性能のＦＥＴが実
現できる。
【図１】本発明にかかる電界効果トランジスタの一実施
形態を示す図。
形態を示す図。
【図２】本発明にかかる電界効果トランジスタの他の実
施形態を示す図。
施形態を示す図。
【図３】成長温度とバンドギャップの関係を示すグラ
フ。
フ。
【図４】Ｖ／III 比とバンドギャップの関係を示すグラ
フ。
フ。
【図５】成長速度とバンドギャップの関係を示すグラ
フ。
フ。
【図６】結晶構造を示す図。
【図７】従来の構造例を示す図。
１，３１ 基板 ２，３２ バッファ層 ３，３３ チャネル層 ４，３４ 電子供給層 ５ ショットキ層 ６，３６ キャップ層 ７，３７ ソース電極 ８，３８ ドレイン電極 ９，３９ ゲート電極 １０，４０ 保護膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−306703（ＪＰ，Ａ) 特開 平６−177169（ＪＰ，Ａ) 特開 昭63−299112（ＪＰ，Ａ) 特開 昭57−12562（ＪＰ，Ａ) 特開 平11−243058（ＪＰ，Ａ) 特開 平９−148556（ＪＰ，Ａ) 特開 平５−283337（ＪＰ，Ａ) 特開 平７−22613（ＪＰ，Ａ) 特開 平５−13328（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/205 H01L 21/338 H01L 29/812
Claims (6)
- 【請求項１】 ＧａＡｓ基板上にＩｎＧａＡｓチャネル
層とＩｎＧａＰ電子供給層を有する電界効果トランジス
タにおいて、 自然超格子を形成したＩｎＧａＰ電子供給層を有し、か
つ［−１１０］方向に延びるゲートフィンガーを有する
ことを特徴とした電界効果トランジスタ。 - 【請求項２】 ＩｎＧａＡｓチャネル層とＩｎＧａＰ電
子供給層を有する電界効果トランジスタにおいて、 ＩｎＧａＰ電子供給層の成長を成長速度０．６μｍ／ｈ
以下とし、かつ前記ＩｎＧａＰのバンドギャップの成長
温度依存性において該バンドギャップが極小となる設定
により行うことを特徴とした電界効果トランジスタの製
造方法。 - 【請求項３】 ＩｎＧａＰの成長時のIII 族原料ガスと
Ｖ族原料ガスの比、Ｖ／III 比を４００〜６００とした
ことを特徴とする請求項２記載の電界効果トランジスタ
の製造方法。 - 【請求項４】 ＩｎＧａＰの成長温度を６４０〜６６０
℃としたことを特徴とする請求項２または３記載の電界
効果トランジスタの製造方法。 - 【請求項５】 基板をＧａＡｓ基板としたことを特徴と
する請求項２〜４のいずれか１項に記載の電界効果トラ
ンジスタの製造方法。 - 【請求項６】 ゲートフィンガーを（００１）面のＧａ
Ａｓ基板に[ −１１０] 方向に形成したことを特徴とす
る請求項５に記載の電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196028A JP3107051B2 (ja) | 1998-07-10 | 1998-07-10 | 電界効果トランジスタ、及びその製造方法 |
| US09/351,398 US6294802B1 (en) | 1998-07-10 | 1999-07-12 | Field effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196028A JP3107051B2 (ja) | 1998-07-10 | 1998-07-10 | 電界効果トランジスタ、及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031467A JP2000031467A (ja) | 2000-01-28 |
| JP3107051B2 true JP3107051B2 (ja) | 2000-11-06 |
Family
ID=16351021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10196028A Expired - Fee Related JP3107051B2 (ja) | 1998-07-10 | 1998-07-10 | 電界効果トランジスタ、及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6294802B1 (ja) |
| JP (1) | JP3107051B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10304722A1 (de) * | 2002-05-11 | 2004-08-19 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| US6933542B2 (en) | 2003-02-10 | 2005-08-23 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor, and integrated circuit device and switching circuit using the same |
| JP4610858B2 (ja) * | 2003-02-12 | 2011-01-12 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
| JP2004273500A (ja) * | 2003-03-05 | 2004-09-30 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7023010B2 (en) * | 2003-04-21 | 2006-04-04 | Nanodynamics, Inc. | Si/C superlattice useful for semiconductor devices |
| CN100342547C (zh) * | 2004-06-08 | 2007-10-10 | 中国科学院半导体研究所 | 高击穿电压的高电子迁移率晶体管 |
| US20070052048A1 (en) * | 2005-09-08 | 2007-03-08 | Raytheon Company | Strain compensated high electron mobility transistor |
| KR20130092548A (ko) * | 2010-08-31 | 2013-08-20 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판, 절연 게이트형 전계 효과 트랜지스터 및 반도체 기판의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3224437B2 (ja) * | 1992-11-30 | 2001-10-29 | 富士通株式会社 | Ｉｉｉ−ｖ族化合物半導体装置 |
| JPH08306703A (ja) * | 1995-04-28 | 1996-11-22 | Fujitsu Ltd | 化合物半導体結晶装置とその製造方法 |
| US5811844A (en) * | 1997-07-03 | 1998-09-22 | Lucent Technologies Inc. | Low noise, high power pseudomorphic HEMT |
-
1998
- 1998-07-10 JP JP10196028A patent/JP3107051B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-12 US US09/351,398 patent/US6294802B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000031467A (ja) | 2000-01-28 |
| US6294802B1 (en) | 2001-09-25 |
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