JP3631506B2 - 電界効果トランジスタの製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は電界効果トランジスタ，及びその製造方法に関し、特に、活性層に形成されたリセスにゲート電極を形成してなる電界効果トランジスタ，及びその製造方法に関するものである。
【０００２】
【従来の技術】
図７は従来の電界効果トランジスタの製造工程を示す工程別断面図である。
以下、この図７に従って製造工程を説明する。
先ず、図７（ａ） に示すように、半絶縁性ＧａＡｓ基板１上に分子線エピタキシャル法（以下、ＭＢＥ法と称す。）により不純物濃度が３×１０１７ｃｍ−３，層厚が３０００オングストロームの，ｎ−ＧａＡｓ層２を形成した後、図７（ｂ） に示すように、層厚が約３０００オングストロームのＳｉＯ２ 膜３をプラズマＣＶＤ法にてｎ−ＧａＡｓ層２の全面に堆積形成する。
【０００３】
次に、図７（ｃ） に示すように、通常の写真製版技術によりｎ−ＧａＡｓ層２上に所定開口幅の開口４ａが形成されるよう、レジストパターン４を形成する。
次に、レジストパターン４をマスクに、開口４ａを通して、ＳｉＯ２ 膜３にＣＨＦ３ ／Ｏ２ の混合ガスを用いた反応性イオンエッチングを施し、ＳｉＯ２ 膜３に開口３ａを形成し、この後、レジストパターン４を除去すると図７（ｄ） に示す状態となる。
【０００４】
次に、ＳｉＯ２ 膜３をマスクに、開口３ａを通して、該開口３ａ内に露出するｎ−ＧａＡｓ層２に、ドライエッチングを施し、該ｎ−ＧａＡｓ層２をその上面から所望の厚みだけ除去してリセス２ａを形成し、この後、層厚が約５０００オングストロームのＳｉＯ２ 膜５をプラズマＣＶＤ法にてＳｉＯ２ 膜３の表面，及びリセス２ａの表面に堆積形成すると、図７（ｅ） に示す状態となる。
【０００５】
次に、図７（ｆ） に示すように、ＣＨＦ３ ／Ｏ２ の混合ガスを用いた反応性イオンエッチングにて、ＳｉＯ２ 膜５に、その上方からｎ−ＧａＡｓ層２の厚み方向にエッチングが進行する異方性エッチングを施し、リセス２ａの底面の両端部にサイドウォール５ａを形成する。
【０００６】
次に、図７（ｇ） に示すように、ＳｉＯ２ 膜３表面，サイドウォール５ａ表面，及びリセス２ａの底面に、ＷＳｉ膜６，及びＡｕ膜７をこの順にスパッタ法にて堆積形成し、この後、Ａｕ膜７，及びＷＳｉ膜６を、イオンミリング法，及び反応性イオンエッチング法にて順次加工すると、図７（ｈ） に示すように、ゲート電極８が完成する。
【０００７】
最後に、ＳｉＯ２ 膜３，サイドウォール５ａをＢＨＦ水溶液にて除去した後、図７（ｉ） に示すように、オーミック金属によりソース，ドレイン電極９ａ，９ｂを形成すると、電界効果トランジスタ１００が完成する。
【０００８】
【発明が解決しようとする課題】
上記従来の電界効果トランジスタの製造工程では、リセス２ａの底面の両端部にサイドウォール５ａを形成し、リセス２ａの底面のサイドウォール５ａで挟まれた露出部分にゲート電極８を形成するようにしている。これは、ゲート長が高精度に微細化されたゲート電極をリセス２ａ内に安定に形成できるようにするためである。つまり、サイドウォール５ａの幅はＳｉＯ２ 膜５の厚みに依存し、ＳｉＯ２ 膜５の厚みを変えることにより、サイドウォール５ａの幅を変えることができ、これにより、リセス２の底面に、その幅が形成すべきゲート電極８のゲート長となる開口領域を精度良く形成することができる。
【０００９】
しかしながら、上記従来方法において、ゲート長をより高精度に微細化するためには、上記ＳｉＯ2 膜５形成時に、これの厚みを高精度に制御するだけでなく、図７(f) に示す，このＳｉＯ2 膜５に反応性イオンエッチングを施す工程において、該エッチングがより強い異方性を示すようにすることが必要になる。そこで、この反応性イオンエッチングにおいて、高周波電圧（ＲＦ電圧）印加パワー大，及びエッチングガスの低ガス圧化等を図って異方性を強めようとすると、ｎ−ＧａＡｓ層２とＳｉＯ2 膜５間のエッチング選択性が低下して、ＳｉＯ2 膜５だけでなくｎ−ＧａＡｓ層２がエッチングされてしまうこととなる（図７(f) 中の符号Ａで特定される点線の円内参照）。このため、製造されるトランジスタはゲート電極下の活性層（ｎ−ＧａＡｓ層２）の厚みが異なるものとなり、その動作特性にバラツキが生じてしまう。この問題点を具体的に説明すると、上記の不純物濃度が３×１０17cm-3であるｎ−ＧａＡｓ層２（を活性層とするもの）においては、エッチング量がｎ−ＧａＡｓ層２（活性層）の厚み方向に１３オングストローム変動した場合、トランジスタの電流値が約１ｍＡ（ゲート幅１００μｍ当たり）変動することになる。この問題点については、活性層の不純物濃度を低濃度とすることにより、ある程度改善することができる。これは、活性層の不純物濃度を低濃度にすれば、単位厚み当たりに流れる電流値が少なくなり、活性層の厚みの変動量に対する電流値の変動量を少なくすることができるためである。しかしながら、活性層の不純物濃度を低濃度にした場合、トランジタの相互コンダクタンスを劣化させ、高周波動作時の利得が低下してしまうという問題点を生じてしまう。
【００１０】
ところで、一般に電界効果トランジスタでは、その出力特性に多大な影響を及ぼすゲート耐圧は、ゲート電極端−リセス端間距離を増大することにより向上することが知られている。そこで、上記図７に示す従来方法においても、リセス２ａの幅を大きくすることにより、ゲート電極端−リセス端間距離を増大させることが考えられる。しかしながら、上記図７に示す従来方法では、ゲート電極端−リセス端間距離を増大するためには、リセス２ａの幅とともにサイドウォール５ａの幅も大きくしなければならず、上述したように、サイドウォール５ａの幅はＳｉＯ２ 膜５の厚みに依存し、サイドウォール５ａの幅を大きくするためには、ＳｉＯ２ 膜５の厚みを大きくしなければならないため、このＳｉＯ２ 膜５をエッチングする際のエッチング精度が低下して，ゲート長にバラツキが生じたり、また、エッチング時間が長くなって，製造工程の所要時間が長くなるといった問題点を発生してしまう。
【００１１】
また、上記ゲート耐圧は、活性層のゲート電極との界面における不純物濃度を低濃度化することにより向上できることが知られている。しかるに、これを行う場合、従来は、活性層に低不純物濃度層を挿入し、この低不純物濃度層に対してゲート電極を形成するようにしていたので、活性層のソース，ドレイン電極下に位置する部分にも、低不純物濃度層が配置されることとなり、ゲート−ソース間抵抗が増大するという問題点があった。
【００１２】
この発明は上記のような問題点を解消するためになされたもので、活性層に形成されたリセスの内部にサイドウォールを形成し、該サイドウォールをマスクにしてゲート電極を形成する電界効果トランジスタの製造方法において、動作特性のバラツキが少ない電界効果トランジスタを再現性よく製造することができる電界効果トランジスタの製造方法を提供することにある。
【００１３】
更に、この発明の他の目的は、活性層に形成されたリセス内部にサイドウォールを形成し、該サイドウォールをマスクにしてゲート電極を形成する電界効果トランジスタの製造方法において、ゲート耐圧向上のために，リセス幅を大きくしてゲート電極端−リセス端間距離を増大する際も、サイドウォールの形成に用いる絶縁膜の厚みを大きくする必要がなく、ゲート長のバラツキ，及び製造時間の長大化をともなうことなくゲート電極端−リセス端間距離を増大化することができる電界効果トランジスタの製造方法を提供することにある。
【００１４】
更に、この発明の他の目的は、ゲート−ソース間抵抗が増大することなく、ゲート耐圧が向上した電界効果トランジスタ及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
この発明の請求項１にかかる電界効果トランジスタの製造方法は、ＧａＡｓからなる半導体層とその上面に接して設けられたＡｌＧａＡｓからなる半導体薄層とその上面に接して設けられたＧａＡｓからなる他の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜の上面に接して開口を有する絶縁膜を形成する工程と、上記絶縁膜をマスクとして第１の選択異方性エッチングにより上記ＧａＡｓからなる他の半導体層に、その底面が上記半導体薄層に達することがないよう、リセスを形成する工程と、上記リセス内と上記絶縁膜表面に他の絶縁膜を一様堆積した後、その表面全体に第２の選択異方性エッチングをすることにより、上記リセスの側壁、及び上記絶縁膜の側壁のみに上記他の絶縁膜からなるサイドウォールを形成する工程と、上記サイドウォールをマスクに、上記リセスの底面下にある上記ＧａＡｓからなる他の半導体層を、上記半導体薄層をエッチングストッパ層とする第３の選択異方性エッチングにより略垂直にエッチング除去し、上記リセスの底面の一部を上記半導体薄層の表面とする工程と、上記サイドウォールをマスクに、上記リセスの底面の一部をなす上記半導体薄層の上記表面と、上記ＧａＡｓからなる他の半導体層の側面であって、上記第３の選択異方性エッチングが施された部分とに接するようにゲート電極を形成する工程とを備えたものである。
【００１６】
更に、この発明の請求項２にかかる電界効果トランジスタの製造方法は、請求項１に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる他の半導体層における，上記リセスの底面が配置される部分の不純物濃度が、低不純物濃度であることとしたものである。
【００１７】
更に、この発明の請求項３にかかる電界効果トランジスタの製造方法は、ＧａＡｓからなる第１の半導体層と、該第１の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第１の半導体薄層と、該第１の半導体薄層の上面に接して設けられたＧａＡｓからなる第２の半導体層と、該第２の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第２の半導体薄層と、該第２の半導体薄層の上面に接して設けられたＧａＡｓからなる第３の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜上に絶縁膜を形成し、該絶縁膜の所定部分をエッチング除去して開口を形成する工程と、上記絶縁膜の開口を通して、上記多層膜に、上記第２の半導体薄層をエッチングストッパ層とする選択エッチングを施して、該第２の半導体薄層をその底面とし、該底面の端部が上記絶縁膜下までのびるリセスを形成する工程と、上記リセスの上記絶縁膜下に位置する部分を埋め込むようにサイドウォールを形成する工程と、上記絶縁膜及び上記サイドウォールをマスクにして、上記第２の半導体薄層をエッチング除去し、これに続けて、上記第２の半導体層を上記第１の半導体薄層をエッチングストッパ層とする選択異方性エッチングにより，略垂直にエッチング除去して、上記リセスの底面の一部を該第１の半導体薄層表面とする工程と、上記サイドウォールをマスクに、上記第１半導体薄層表面とされた上記リセスの底面の一部上に、ゲート電極を形成する工程とを含むこととしたものである。
【００１８】
更に、この発明の請求項４にかかる電界効果トランジスタの製造方法は、請求項３に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる第２の半導体層の不純物濃度が、低不純物濃度であることとしたものである。
【００２３】
【作用】
この発明の請求項１にかかる電界効果トランジスタの製造方法によれば、ＧａＡｓからなる半導体層とその上面に接して設けられたＡｌＧａＡｓからなる半導体薄層とその上面に接して設けられたＧａＡｓからなる他の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜の上面に接して開口を有する絶縁膜を形成する工程と、上記絶縁膜をマスクとして第１の選択異方性エッチングにより上記ＧａＡｓからなる他の半導体層に、その底面が上記半導体薄層に達することがないよう、リセスを形成する工程と、上記リセス内と上記絶縁膜表面に他の絶縁膜を一様堆積した後、その表面全体に第２の選択異方性エッチングをすることにより、上記リセスの側壁、及び上記絶縁膜の側壁のみに上記他の絶縁膜からなるサイドウォールを形成する工程と、上記サイドウォールをマスクに、上記リセスの底面下にある上記ＧａＡｓからなる他の半導体層を、上記半導体薄層をエッチングストッパ層とする第３の選択異方性エッチングにより略垂直にエッチング除去し、上記リセスの底面の一部を上記半導体薄層の表面とする工程と、上記サイドウォールをマスクに、上記リセスの底面の一部をなす上記半導体薄層の上記表面と、上記ＧａＡｓからなる他の半導体層の側面であって、上記第３の選択異方性エッチングが施された部分とに接するようにゲート電極を形成する工程と、を備えるようにしたので、ゲート長が高精度に微細化されるとともに、ゲート電極下の活性層の厚みを、常に、上記半導体薄層以下の厚みとすることができ、動作特性が均一な電界効果トランジスタを再現性よく形成することができる。また、ゲート電極が埋込ゲート構造となるので、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる。
【００２４】
更に、この発明の請求項２においては、請求項１に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる他の半導体層における、上記リセスの底面が配置される部分の不純物濃度が、低不純物濃度であることとしたので、前記多層膜のゲート電極横の表面層部分が低不純物濃度層となり、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる。
【００２５】
更に、この発明の請求項３においては、ＧａＡｓからなる第１の半導体層と、該第１の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第１の半導体薄層と、該第１の半導体薄層の上面に接して設けられたＧａＡｓからなる第２の半導体層と、該第２の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第２の半導体薄層と、該第２の半導体薄層の上面に接して設けられたＧａＡｓからなる第３の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜上に絶縁膜を形成し、該絶縁膜の所定部分をエッチング除去して開口を形成する工程と、上記絶縁膜の開口を通して、上記多層膜に、上記第２の半導体薄層をエッチングストッパ層とする選択エッチングを施して、該第２の半導体薄層をその底面とし、該底面の端部が上記絶縁膜下までのびるリセスを形成する工程と、上記リセスの上記絶縁膜下に位置する部分を埋め込むようにサイドウォールを形成する工程と、上記絶縁膜及び上記サイドウォールをマスクにして、上記第２の半導体薄層をエッチング除去し、これに続けて、上記第２の半導体層を上記第１の半導体薄層をエッチングストッパ層とする選択異方性エッチングにより、略垂直にエッチング除去して、上記リセスの底面の一部を該第１の半導体薄層表面とする工程と、上記サイドウォールをマスクに、上記第１半導体薄層表面とされた上記リセスの底面の一部上に、ゲート電極を形成する工程とを含むこととしたので、ゲート電極端−リセス端間距離を拡大化する際、リセス幅を拡大しても、サイドウォール形成時の絶縁膜のエッチング時間が長くなったり、サイドウォール幅がばらついてしまうことを防止することができ、しかも、ゲート電極が埋込ゲート構造となるので、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる。
【００２６】
更に、この発明の請求項４においては、請求項３に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる第２の半導体層を低不純物濃度層とし、かつゲート電極が埋込ゲート構造となるので、前記多層膜のゲート電極横の表面層部分が低不純物濃度層となり、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が一層抑制された，ＲＦ動作時の出力特性の劣化が一層少ないものとなる。
【００３１】
【実施例】
参考例１．
図１は本発明の参考例１による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図７と同一符号は同一または相当する部分を示し、２０はｎ−ＧａＡｓ層、２１はｎ- −ＧａＡｓ層、２２はｎ+ −ＧａＡｓ層、２００は電界効果トランジスタである。
【００３２】
以下、図１に従って製造工程を説明する。
先ず、図１（ａ） に示すように、半絶縁性ＧａＡｓ基板１上にＭＢＥ法により、不純物濃度が６×１０１７ｃｍ−３，厚厚が５００オングストロームのｎ−ＧａＡｓ層２０、不純物濃度が５×１０１６ｃｍ−３，層厚が１５００オングストロームのｎ− −ＧａＡｓ層２１、不純物濃度が２×１０１８ｃｍ−３，層厚が１０００オングストロームのｎ＋ −ＧａＡｓ層２２を順次形成する。
【００３３】
次に、図１（ｂ） に示すように、ｎ＋ −ＧａＡｓ層２２上に層厚が約３０００オングストロームのＳｉＯ２ 膜３をプラズマＣＶＤ法にて形成し、このＳｉＯ２ 膜３の所定部分のみを従来の図７（ｃ） ，図７（ｄ） に示す工程と同様にして反応性イオンエッチングにて選択的に除去し、開口３ａを形成する。
【００３４】
次に、ＳｉＯ２ 膜３をマスクに、開口３ａを通して、該開口３ａ内に露出するｎ＋ −ＧａＡｓ層２２に異方性ドライエッチングを施して、これを除去し、続いて、この異方性ドライエッチングによりｎ− −ＧａＡｓ層２１をその上面から所要の厚みだけ除去してリセス２ａを形成し、この後、従来と同様にして、層厚が約５０００オングストロームのＳｉＯ２ 膜５をプラズマＣＶＤ法にてＳｉＯ２ 膜３の表面，及びリセス２ａの表面に堆積形成すると、図１（ｃ） に示す状態となる。ここで、リセス２ａ底面下におけるｎ− −ＧａＡｓ２１の厚みは、その層厚が少なくとも５００オングストローム以上となるようにし、ｎ−ＧａＡｓ層２０とｎ− −ＧａＡｓ層２１により、チャネルが形成されるようにする。
【００３５】
次に、図１(d) に示すように、従来の図７(f) ，図７(e) に示す工程と同様にして、リセス内にサイドウォール５ａを形成した後、従来の図７(g) 、７(h) に示す工程と同様にしてゲート電極８を形成し、この後、ソース，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上に形成すると、図１(e) に示す、本参考例１による電界効果トランジスタ２００が完成する。
【００３６】
ここで、電界効果トランジスタ２００は、チャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流値が決定される。
【００３７】
なお、上記工程においてｎ＋ −ＧａＡｓ層２２は、ソース，ドレイン電極９ａ，９ｂをオーミック電極とするために形成されている。
【００３８】
このような本参考例１による電界効果トランジスタの製造方法では、リセス２ａを、その底面がｎ- −ＧａＡｓ層２１の内部に配置されるよう形成し、この状態でリセス２ａ内にサイドウォール５ａを形成し、該サイドウォール５ａをマスクにゲート電極８を形成するようしたので、サイドウォール５ａの形成時に、リセス２ａの底面、即ち、ｎ- −ＧａＡｓ層２１の一部がエッチングされて、その厚みが変動しても、得られる電界効果トランジスタ２００は、そのチャネル電流の殆どがｎ−ＧａＡｓ層２０を流れることから、チャネル電流値が大きく変動することがない。従って、動作特性のバラツキが少ない電界効果トランジスタを再現性よく形成することができ、従来に比して製造歩留りを向上することができる。
【００３９】
また、本参考例方法により得られる電界効果トランジスタ２００は、上述したように、そのチャネル電流はｎ−ＧａＡｓ層２０により決定されるため、ＲＦ動作時の相互コンダクタンスも高く保つことができ、ＲＦ動作時に利得が低下することもない。また、活性層のゲート電極８との界面がｎ- −ＧａＡｓ層２１より構成されることとなるので、ゲート耐圧が高く、優れた出力特性を得ることができる。また、活性層のゲート電極８横の表面層部分が、ｎ- −ＧａＡｓ層２１により構成されるので、例えば、特開平４−４９６２６号公報に提案されているＧａＡｓ電界効果トランジスタと同様に、ＲＦ動作時において、活性層のゲート電極横の表面準位にトラップされた電子によって表面空乏層が伸長することが抑制されるので、ＲＦ動作時の出力特性の劣化を軽減されたものとなる。
【００４０】
実施例１．
図２は、この発明の実施例１による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図１と同一符号は同一または相当する部分を示し、２１ａ，２１ｂはｎ−ＧａＡｓ２０，ｎ- −ＧａＡｓ層２１，ｎ+ −ＧａＡｓ層２２と同様の第１元素組成であるＧａＡｓからなるｎ- −ＧａＡｓ層、２３は第２元素組成であるＡｌＧａＡｓからなるｎ−ＡｌＧａＡｓ層、３００は電界効果トランジスタである。
【００４１】
以下、図２に従って製造工程を説明する。
先ず、図２（ａ） に示すように、半絶縁性ＧａＡｓ基板１上に、ＭＢＥ法により不純物濃度が６×１０１７ｃｍ−３，厚厚が５００オングストロームのｎ−ＧａＡｓ層２０、不純物濃度が５×１０１６ｃｍ−３，層厚が５００オングストロームのｎ− −ＧａＡｓ層２１ａ、不純物濃度が５×１０１７ｃｍ−３、層厚５０オングストロームのｎ−ＡｌＧａＡｓ層２３、不純物濃度が５×１０１６ｃｍ−３，層厚が２０００オングストロームのｎ− −ＧａＡｓ層２１ｂ、不純物濃度が２×１０１８ｃｍ−３，層厚が１０００オングストロームのｎ＋ −ＧａＡｓ層２２を順次形成する。
【００４２】
次に、図２(b) に示すように、層厚が約３０００オングストロームのＳｉＯ2 膜３をプラズマＣＶＤ法にてｎ+ −ＧａＡｓ層２２上に堆積し、前記参考例１及び従来と同様にして、ＳｉＯ2 膜３に開口３ａを形成する。
【００４３】
次に、図２（ｃ） に示すように、ＳｉＯ２ 膜３をマスクに、開口３ａを通して、該開口３ａ内に露出するｎ＋ −ＧａＡｓ層２２に異方性ドライエッチングを施して、これを除去し、続いて、この異方性ドライエッチングによりｎ− −ＧａＡｓ層２１ｂをその上面から１０００オングストロームの厚みだけ除去して、リセス２ａを形成する。
【００４４】
次に、従来の図７（ｅ） ，（ｆ） に示す工程と同様にして、図２（ｄ） に示すように、リセス２ａ内にサイドウォール５ａを形成する。
【００４５】
次に、図２（ｅ） に示すように、サイドウォール５ａをマスクにして、Ｃｌ ２ ／ＳＦ６ 混合ガスを用いた反応性ドライエッチング法により、リセス２ａ底面下のｎ− −ＧａＡｓ層２１ｂを、ｎ−ＡｌＧａＡｓ層２３をエッチングストッパ層として，選択的に除去し、リセス２ａ底面のゲート電極が形成される部分を、ｎ−ＡｌＧａＡｓ層２３表面とする。
【００４６】
次に、従来の図６(g) 、６(h) に示す工程と同様にして、ゲート電極８を形成し、この後、ソース，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上に形成すると、図２(f) に示す、本実施例１による電界効果トランジスタ３００が完成する。
【００４７】
ここで、この電界効果トランジスタ３００は、ｎ−ＧａＡｓ層２０，ｎ− −ＧａＡｓ層２１，及びｎ−ＡｌＧａＡｓ層２３によりチャネルが形成され、チャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流値が決定される。
【００４８】
このような本実施例１による電界効果トランジスタの製造方法では、リセス２ａ内にサイドウォール５ａを形成した後、リセス２ａの底面下にあるｎ- −ＧａＡｓ層２１ｂを、サイドウォール５ａをマスクに、ｎ−ＡｌＧａＡｓ層２３をエチングストッパ層とする選択エッチングにより、選択的に除去し、この除去により露出したｎ−ＡｌＧａＡｓ層２３表面上にゲート電極８を形成するようにしたので、ゲート電極８下のチャネルを形成する活性層の厚みを、常にｎ−ＡｌＧａＡｓ層２３，ｎ- −ＧａＡｓ層２１ａ，及びｎ−ＧａＡｓ層２０のトータルの厚みとすることができる。従って、動作特性の均一な電界効果トランジスタ３００を再現性よく形成することができ、従来に比して製造歩留りを向上することができる。
【００４９】
また、本実施例方法により得られる電界効果トランジスタ３００は、上述したように、そのチャネル電流はｎ−ＧａＡｓ層２０により決定されるため、ＲＦ動作時の相互コンダクタンスも高く保つことができ、ＲＦ動作時に利得が低下することもない。また、活性層のゲート電極８横の表面層部分が、ｎ- −ＧａＡｓ層２１により構成されることとなり、しかも、ゲート電極８が該ｎ- −ＧａＡｓ層２１に埋め込まれた埋込ゲート構造となるので、上記参考例１の電界効果トランジスタ２００に比して、ＲＦ動作時の表面空乏層の伸長がより一層抑制されることとなり、ＲＦ動作時の出力特性の劣化がより一層抑制されたものとなる。また、活性層のゲート電極８との界面を構成する部分の一部が、ｎ- −ＧａＡｓ層２１で構成されることとなるので、上記参考例１の電界効果トランジスタ２００に比してその程度は小さいが、ゲート耐圧も向上する。
【００５０】
実施例２．
図３はこの発明の実施例２による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図２と同一符号は同一または相当する部分を示し、２ｂはリセス、５ｂはサイドウォール、２４はｎ−ＡｌＧａＡｓ層２３と同様の第２元素組成であるＡｌＧａＡｓからなるｎ−ＡｌＧａＡｓ層、４００は電界効果トランジスタである。
【００５１】
以下図３に従って製造工程を説明する。
先ず、図３（ａ） に示すように、半絶縁性ＧａＡｓ基板１上にＭＢＥ法により、不純物濃度が６×１０１７ｃｍ−３，厚厚が５００オングストロームのｎ−ＧａＡｓ層２０、不純物濃度が５×１０１６ｃｍ−３，層厚が５００オングストロームのｎ− −ＧａＡｓ層２１ａ、不純物濃度が５×１０１７ｃｍ−３、層厚５０オングストロームのｎ−ＡｌＧａＡｓ層２３、不純物濃度が５×１０１６ｃｍ−３，層厚が１０００オングストロームのｎ− −ＧａＡｓ層２１ｂ、不純物濃度が５×１０１７ｃｍ−３，層厚が１５０オングストロームのｎ−ＡｌＧａＡｓ層２４、不純物濃度が２×１０１８ｃｍ−３，層厚が１０００オングストロームのｎ＋ −ＧａＡｓ層２２を順次形成する。
【００５２】
次に、図３(b) に示すように、層厚が約３０００オングストロームのＳｉＯ2 膜３をプラズマＣＶＤ法にてｎ+ −ＧａＡｓ層２２上に堆積し、前記参考例１及び従来と同様にして、該ＳｉＯ2 膜３に開口３ａを形成する。
【００５３】
次に、図３（ｃ） に示すように、上記開口３ａが形成されたＳｉＯ２ 膜３をマスクに、該開口３ａを通して、ｎ＋ −ＧａＡｓ層２２に、ｎ−ＡｌＧａＡｓ層２４をエッチングストッパ層とする選択ウェットエッチングまたは選択ドライエッチングを施して、該ｎ＋ −ＧａＡｓ層２２における開口３ａ下に位置する部分と，この部分から横方向に約２０００オングストローム広がるＳｉＯ２ 膜３下に位置する部分とを除去し、その底面の幅が開口３ａの幅よりも４０００オングストローム大きいリセス２ｂを形成する。ここで、上記リセス２ｂは、その底面の幅が開口３ａの幅よりも４０００オングストローム大きいものとしたが、このリセス２ｂの底面の幅は、上記エッチング時間を制御することにより、所望の幅に調整することができる。
【００５４】
次に、従来の図７（ｅ） ，図７（ｆ） に示す工程と同様にして、図３（ｄ） に示すように、リセス２ｂ内にサイドウォール５ｂを形成する。ここで、サイドウォール５ｂは、これがリセス２ｂ内のＳｉＯ２ 膜３下に位置する部分を埋め込むように形成される。
【００５５】
次に、図３（ｅ） に示すように、酒石酸／過酸化水素水溶液を用いたウェットエッチング法により、サイドウォール５ｂをマスクにｎ−ＡｌＧａＡｓ層２４を除去し、続いて、Ｃｌ ２ ／ＳＦ６ 混合ガスを用いた反応性ドライエッチング法により、ｎ− −ＧａＡｓ層２１ｂを、ｎ−ＡｌＧａＡｓ層２３をエッチングストッパ層として，選択的に除去し、リセス２ｂ底面のゲート電極が形成される部分を、ｎ−ＡｌＧａＡｓ層２３表面とする。
【００５６】
次に、従来の図７(g) 、図７(h) に示す工程と同様にしてゲート電極８を形成し、この後、ソース，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上に形成すると、図３(f) に示す、本実施例２による電界効果トランジスタ４００が完成する。
【００５７】
ここで、この電界効果トランジスタ４００は、ｎ−ＧａＡｓ層２０，ｎ− −ＧａＡｓ層２１，及びｎ−ＡｌＧａＡｓ層２３によりチャネルが形成され、チャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流値が決定されることとなる。
【００５８】
このような本実施例２による電界効果トランジスタの製造方法では、エッチングによるリセスの形成時、そのエッチング時間を制御することにより、エッチングマスクとして用いるＳｉＯ2 膜３に形成された開口３ａの幅よりも、その底面の幅が大きいリセス２ｂを形成することができ、しかも、サイドウォール５ｂは、その一部がリセス２ｂ内のＳｉＯ2 膜３下に位置する部分を埋め込むように形成されることとなる。このため、ゲート電極端−リセス端間距離を大きくして高ゲート耐圧化を図る場合、図７に示した従来方法では、リセス２ａの幅を大きくするとともに、サイドウォール５ａの形成時に用いるＳｉＯ2 膜５の膜厚を大きくしてサイドウォール５ａの幅を大きくする必要があり、このＳｉＯ2 膜５の膜厚を大きくすることが製造時間の増大，及び，サイドウォール５ａ幅の寸法バラツキを生ずる原因となっていたが、本実施例方法では、リセス２ｂの幅の増大に対応させて、サイドウォール５ｂの幅を大きくする場合、サイドウォール５ｂの形成に用いるＳｉＯ2 膜５（図７参照）の膜厚を大きくする必要がないため、上記の従来方法による問題点を解消することができる。従って、本実施例方法によれば、ゲート電極端−リセス端間距離を大きくして高ゲート耐圧化を図る場合、従来方法に比して、ゲート長のバラツキを少なくすることができ、かつ、製造歩留りを向上することができる。
【００５９】
また、本実施例方法により得られる電界効果トランジスタ４００は、活性層のゲート電極８横の表面層部分が、その最表面を除いてｎ- −ＧａＡｓ層２１ｂで構成されることとなり、しかも、ゲート電極８が該ｎ- −ＧａＡｓ層２１に埋め込まれたものとなる。従って、上記実施例１の電界効果トランジスタ３００と実質的に同一構造となり、上記実施例１の電界効果トランジスタ３００と同様の作用，効果が得られるものとなる。
【００６０】
参考例２．
図４は、この発明の参考例２による電界効果トランジスタの製造工程の主要工程の断面図（図４(a) ）と、この製造工程により得られる電界効果トランジスタの構成を示す断面部図（図４(b) ）である。図において、図１と同一符号は同一または相当する部分を示し、２５は第２元素組成であるＡｌＧａＡｓからなるｎ- −ＡｌＧａＡｓ層、５００は電界効果トランジスタである。
【００６１】
本実施例の電界効果トランジスタの製造工程は、ｎ- −ＧａＡｓ層２１の代わりにｎ- −ＡｌＧａＡｓ層２５を形成する以外は、前記参考例１のそれと基本的に同じ工程からなっており、図４(a) は、リセス２ａの形成後、リセス２ａ内にサイドウォール５ａを形成した状態を示している。
【００６２】
このような本参考例の電界効果トランジスタの製造方法では、前記参考例１のそれと同様の作用，効果を得ることができ、しかも、ゲート電極が接触する低不純物濃度層がＧａＡｓよりも禁制帯幅が広いＡｌＧａＡｓで構成されることとなるので、前記参考例１の電界効果トランジスタ２００に比して、ゲート耐圧がより向上した電界効果トランジスタ５００を得ることができる。
【００６３】
参考例３．
図５はこの発明の参考例３による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図１と同一符号は同一または相当する部分を示し、２ｃはリセス、２６は第１元素組成であるＧａＡｓからなるｎ−ＧａＡｓ層、２６ａは凹部、２７は第１元素組成であるＧａＡｓからなるｎ- −ＧａＡｓ層、６００は電界効果トランジスタである。
【００６４】
以下、この図５に従って製造工程を説明する。
先ず、半絶縁性ＧａＡｓ基板１に、ＭＢＥ法により、不純物濃度が３×１０１７ｃｍ−３，層厚が３０００オングストロームのｎ−ＧａＡｓ層２６を形成した後、従来の図７（ｂ） 〜図７（ｄ） に示す工程と同様にして、ＳｉＯ２ 膜３をマスクとして、異方性ドライエッチングにより、ｎ−ＧａＡｓ層２６に所定深さの凹部２６ａを形成すると、図５（ａ） に示す状態となる。
【００６５】
次に、上記ＳｉＯ２ 膜３をマスクにして、ＭＯＣＶＤ法により不純物濃度が５×１０１６ｃｍ−３，層厚が１０００オングストロームのｎ− −ＧａＡｓ層２７を凹部２６ａの内面にのみ選択的に成長させると、その内面がｎ− −ＧａＡｓ層２７表面からなるリセス２ｃが形成され、図５（ｂ） に示す状態となる。
【００６６】
次に、図５（ｃ） に示すように、従来の図７（ｅ） ，図７（ｆ） に示す工程と同様にして、サイドウォール５ａを形成した後、図７（ｇ） 〜図７（ｉ） に示す工程と同様にして、ゲート電極８を形成すると、図５（ｄ） に示す、電界効果トランジスタ６００を得ることができる。
【００６７】
ここで、この電界効果トランジスタ６００は、ｎ−ＧａＡｓ層２６，及びｎ− −ＧａＡｓ層２７によりチャネルが形成され、チャネル電流のほとんどはｎ−ＧａＡｓ層２６内を流れ、該ｎ−ＧａＡｓ層２６の不純物濃度によりチャネル電流値が決定されることとなる。
【００６８】
このような本参考例３による電界効果トランジスタの製造方法では、ｎ−ＧａＡｓ層２６に形成された凹部２６ａの内面にｎ- −ＧａＡｓ層２７を選択的に形成して、表面がｎ- −ＧａＡｓ層２７表面となるリセス２ｃを形成し、該リセス２ｃ内に、ゲート電極８を形成するようにしたので、参考例１の方法と同様に、サイドウォール５ａの形成時に、リセス２ｃの底面、即ち、ｎ- −ＧａＡｓ層２７の一部がエッチングされて、その厚みが変動しても、得られる電界効果トランジスタ２００は、そのチャネル電流の殆どがｎ−ＧａＡｓ層２６を流れることから、チャネル電流値が大きく変動することがなく、特性バラツキの少ない電界効果トランジスタを得ることができる。
【００６９】
また、本実施例方法により得られる電界効果トランジスタ６００は、ゲート電極８が、ｎ−ＧａＡｓ層２６に形成された凹部２６ａにｎ- −ＧａＡｓ層２７を選択的に形成して得られた，その内面が該ｎ- −ＧａＡｓ層２７表面により構成されたリセス２ｃ内に配置され、活性層のゲート電極８との界面，及び活性層のゲート電極横の表面層部分がｎ- −ＧａＡｓ層２７で構成されたものとなるので、上記参考例１の電界効果トランジスタ２００と同様に、ゲート耐圧が高く、かつ、ＲＦ動作時の利得の低下，及び出力特性の劣化が軽減されたものとなり、しかも、活性層のソース，ドレイン電極９ａ，９ｂ下に位置する領域には、低不純物濃度層が存在しないので、ゲート−ソース間抵抗が増大することなく、ゲート耐圧が向上したものとなる。
【００７０】
参考例４．
上記参考例３の電界効果トランジタの製造方法では、第１元素組成であるＧａＡｓからなるｎ−ＧａＡｓ層２６に形成した凹部２６ａに第１元素組成であるＧａＡｓからなるｎ−- ＧａＡｓ層２７を選択的に形成してリセス２ｃを得たが、本参考例４による電界効果トランジタの製造方法は、このｎ−- ＧａＡｓ層２７に代えて、このｎ−- ＧａＡｓ層２７と同様の不純物濃度，層厚を有する，第２元素組成であるＡｌＧａＡｓからなるｎ−- ＡｌＧａＡｓ層を、凹部２６ａに選択的に形成してリセスを得るようにしたものである。
【００７１】
なお、本実施例方法は上記の点を除いて、上記参考例３の方法と同じであるので、ここではその工程図は省略している。
【００７２】
このような本参考例４の電界効果トランジタの製造方法では、ゲート電極が接触する低不純物濃度層がＧａＡｓよりも禁制帯幅が広いＡｌＧａＡｓで構成されることとなるので、上記参考例３の方法により得られる電界効果トランジスタ６００よりもゲート耐圧がより一層向上した電界効果トランジスタを得ることがてきる。
【００７３】
参考例５．
図６はこの発明の参考例５による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図２と同一符号は同一または相当する部分を示し、２６ｂ，２６ｃは第１元素組成であるＧａＡｓからなるｎ−ＧａＡｓ層、２６ｄは凹部、２８は第２元素組成であるＡｌＧａＡｓからなるｎ−ＡｌＧａＡｓ層である。
【００７４】
以下図６に従って製造工程を説明する。
先ず、図６（ａ） に示すように、半絶縁性ＧａＡｓ基板１に、ＭＢＥ法により、不純物濃度が３×１０１７ｃｍ−３，厚厚が１０００オングストロームのｎ−ＧａＡｓ層２６ｂ、不純物濃度が５×１０１７ｃｍ−３，層厚が１００オングストロームのｎ−ＡｌＧａＡｓ層２８、不純物濃度が３×１０１７ｃｍ−３、層厚２０００オングストロームのｎ−ＡｌＧａＡｓ層２６ｃを順次堆積形成する。
【００７５】
次に、従来の図７（ｂ） 〜（ｄ） に示す工程と同様にして、ＳｉＯ２ 膜３をマスクとして、ｎ−ＧａＡｓ層２６ｃにｎ−ＡｌＧａＡｓ層２８をエッチングストッパ層とする選択異方性エッチングを施し、その底面がｎ−ＡｌＧａＡｓ層２８表面となる凹部２６ｄを形成し、この後、ＳｉＯ２ 膜３をマスクとして、ＭＯＣＶＤ法により不純物濃度が５×１０１６ｃｍ−３，層厚が１０００オングストロームのｎ− −ＧａＡｓ層２７を凹部２６ｄの内面にのみ選択的に成長させると、その表面がｎ− −ＧａＡｓ層２７表面からなるリセス２ｃが形成され、図６（ｂ） に示す状態となる。
【００７６】
次に、図７（ｅ） ，図７（ｆ） に示す工程と同様にして、サイドウォール５ａを形成した後、サイドウォール５ａをマスクに、Ｃｌ ２ ／ＳＦ６ 混合ガスを用いた反応性ドライエッチング法により、ｎ− −ＧａＡｓ層２７を、ｎ−ＡｌＧａＡｓ層２０ａをエッチングストッパ層として，選択的に除去し、図５（ｃ） に示すように、リセス２ｃの底面の一部をｎ−ＡｌＧａＡｓ層２６ｂ表面とする。
【００７７】
次に、図７（ｇ） 〜図７（ｉ） に示す工程と同様にして、ゲート電極８を形成すると、図６（ｄ） に示す、電界効果トランジスタ６００を得ることができる。
【００７８】
ここで、この電界効果トランジスタ６００は、ｎ−ＡｌＧａＡｓ層２８，及びｎ−ＧａＡｓ層２６ｂによりチャネルが形成され、チャネル電流のほとんどはｎ−ＧａＡｓ層２６ｂ内を流れ、該ｎ−ＧａＡｓ層２６ｂの不純物濃度によりチャネル電流値が決定されることとなる。
【００７９】
このような本参考例５による電界効果トランジスタの製造方法では、ゲート電極８下のチャネルを形成する活性層の厚みを、常にｎ−ＡｌＧａＡｓ層２６とｎ−ＧａＡｓ層２６ｂのトータルの厚みとすることができ、実施例１と同様に、動作特性のバラツキが少ない電界効果トランジスタを再現性よく形成することができる。
【００８０】
また、本実施例方法により得られる電界効果トランジスタ７００は、活性層のゲート電極８横の表面層部分がｎ- −ＧａＡｓ層２７により構成され、ゲート電極８が該ｎ- −ＧａＡｓ層２７に埋め込まれた埋込ゲート構造となるので、上記実施例１の電界効果トランジスタ３００と同様に、ゲート耐圧が高く、かつ、ＲＦ動作時の利得の低下，及び，出力特性の劣化が軽減されたものとなり、しかも、活性層のソース，ドレイン電極９ａ，９ｂ下に位置する領域には、低不純物濃度層が存在しないので、ゲート−ソース間抵抗が増大することなく、ゲート耐圧が向上したものとなる。
【００８１】
なお、上記実施例１、参考例１、及び参考例２では活性層にリセスを形成する際のエッチングに、異方性エッチングを用いたが、これは等方性エッチングを用いて行ってもよく、この場合も、上記実施例１、参考例１、及び参考例２と同様の効果を得ることができる。
【００８２】
また、上記参考例３、４では活性層に凹部を形成する際のエッチングに、異方性エッチングを用いたが、これは等方性エッチングを用いて行ってもよく、この場合も、上記参考例３、４と同様の効果を得ることができる。
【００８３】
【発明の効果】
この発明の請求項１にかかる電界効果トランジスタの製造方法によれば、ＧａＡｓからなる半導体層とその上面に接して設けられたＡｌＧａＡｓからなる半導体薄層とその上面に接して設けられたＧａＡｓからなる他の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜の上面に接して開口を有する絶縁膜を形成する工程と、上記絶縁膜をマスクとして第１の選択異方性エッチングにより上記ＧａＡｓからなる他の半導体層に、その底面が上記半導体薄層に達することがないよう、リセスを形成する工程と、上記リセス内と上記絶縁膜表面に他の絶縁膜を一様堆積した後、その表面全体に第２の選択異方性エッチングをすることにより、上記リセスの側壁、及び上記絶縁膜の側壁のみに上記他の絶縁膜からなるサイドウォールを形成する工程と、上記サイドウォールをマスクに、上記リセスの底面下にある上記ＧａＡｓからなる他の半導体層を、上記半導体薄層をエッチングストッパ層とする第３の選択異方性エッチングにより略垂直にエッチング除去し、上記リセスの底面の一部を上記半導体薄層の表面とする工程と、上記サイドウォールをマスクに、上記リセスの底面の一部をなす上記半導体薄層の上記表面と、上記ＧａＡｓからなる他の半導体層の側面であって、上記第３の選択異方性エッチングが施された部分とに接するようにゲート電極を形成する工程と、を備えるようにしたので、ゲート長が高精度に微細化され、かつ、動作特性が均一な電界効果トランジスタを再現性よく形成することができる。また、得られる電界効果トランジスタは、ゲート電極が埋込ゲート構造となることから，ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる効果がある。
【００８４】
更に、この発明の請求項２にかかる電界効果トランジスタの製造方法によれば、請求項１に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる他の半導体層における，上記リセスの底面が配置される部分の不純物濃度が、低不純物濃度であることとしたので、前記多層膜のゲート電極横の表面層部分が低不純物濃度層となり、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる効果がある。
【００８５】
更に、この発明の請求項３にかかる電界効果トランジスタの製造方法よれば、ＧａＡｓからなる第１の半導体層と、該第１の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第１の半導体薄層と、該第１の半導体薄層の上面に接して設けられたＧａＡｓからなる第２の半導体層と、該第２の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第２の半導体薄層と、該第２の半導体薄層の上面に接して設けられたＧａＡｓからなる第３の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜上に絶縁膜を形成し、該絶縁膜の所定部分をエッチング除去して開口を形成する工程と、上記絶縁膜の開口を通して、上記多層膜に、上記第２の半導体薄層をエッチングストッパ層とする選択エッチングを施して、該第２の半導体薄層をその底面とし、該底面の端部が上記絶縁膜下までのびるリセスを形成する工程と、上記リセスの上記絶縁膜下に位置する部分を埋め込むようにサイドウォールを形成する工程と、上記絶縁膜及び上記サイドウォールをマスクにして、上記第２の半導体薄層をエッチング除去し、これに続けて、上記第２の半導体層を上記第１の半導体薄層をエッチングストッパ層とする選択異方性エッチングにより、略垂直にエッチング除去して、上記リセスの底面の一部を該第１の半導体薄層表面とする工程と、上記サイドウォールをマスクに、上記第１半導体薄層表面とされた上記リセスの底面の一部上に、ゲート電極を形成する工程とを含むこととしたので、ゲート耐圧向上のためにゲート電極端−リセス端間距離を拡大化する際、リセス幅を拡大しても、従来のように、サイドウォール形成時に用いる絶縁膜の厚みを大きくする必要がなくなり、製造効率を高めることができる効果がある。また、得られる電界効果トランジスタは、多層膜のゲート電極横の表面層部分が低不純物濃度となり、かつ、ゲート電極が埋込ゲート構造となるので、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる効果がある。
【００８６】
更に、この発明の請求項４にかかる電界効果トランジスタの製造方法によれば、請求項３に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる第２の半導体層を低不純物濃度層とし、かつゲート電極が埋込ゲート構造となるので、前記多層膜のゲート電極横の表面層部分が低不純物濃度層となり、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が一層抑制された，ＲＦ動作時の出力特性の劣化が一層少ないものとなる。
【図面の簡単な説明】
【図１】この発明の参考例１による電界効果トランジスタの製造工程を示す工程別断面図である。
【図２】この発明の実施例１による電界効果トランジスタの製造工程を示す工程別断面図である。
【図３】この発明の実施例２による電界効果トランジスタの製造工程を示す工程別断面図である。
【図４】この発明の参考例２による電界効果トランジスタの製造工程における主要工程を示す断面図（図４(a) ）と、この製造工程により得られる電界効果トランジスタの構成を示す断面図（図４(b) ）である。
【図５】この発明の参考例３による電界効果トランジスタの製造工程を示す工程別断面図である。
【図６】この発明の参考例５による電界効果トランジスタの製造工程を示す工程別断面図である。
【図７】従来の電界効果トランジスタの製造工程を示す工程別断面図である。
【符号の説明】
２ａ，２ｂ，２ｃ リセス
５ａ，５ｂ サイドウォール
２０，２６，２６ｂ，２６ｃ ｎ−ＧａＡｓ層
２１，２１ａ，２１ｂ，２７ ｎ- −ＧａＡｓ層
２２ ｎ+ −ＧａＡｓ層
２３，２４，２８ ｎ−ＡｌＧａＡｓ層
２５ ｎ- −ＡｌＧａＡｓ層
２６ａ 凹部
【産業上の利用分野】
この発明は電界効果トランジスタ，及びその製造方法に関し、特に、活性層に形成されたリセスにゲート電極を形成してなる電界効果トランジスタ，及びその製造方法に関するものである。
【０００２】
【従来の技術】
図７は従来の電界効果トランジスタの製造工程を示す工程別断面図である。
以下、この図７に従って製造工程を説明する。
先ず、図７（ａ） に示すように、半絶縁性ＧａＡｓ基板１上に分子線エピタキシャル法（以下、ＭＢＥ法と称す。）により不純物濃度が３×１０１７ｃｍ−３，層厚が３０００オングストロームの，ｎ−ＧａＡｓ層２を形成した後、図７（ｂ） に示すように、層厚が約３０００オングストロームのＳｉＯ２ 膜３をプラズマＣＶＤ法にてｎ−ＧａＡｓ層２の全面に堆積形成する。
【０００３】
次に、図７（ｃ） に示すように、通常の写真製版技術によりｎ−ＧａＡｓ層２上に所定開口幅の開口４ａが形成されるよう、レジストパターン４を形成する。
次に、レジストパターン４をマスクに、開口４ａを通して、ＳｉＯ２ 膜３にＣＨＦ３ ／Ｏ２ の混合ガスを用いた反応性イオンエッチングを施し、ＳｉＯ２ 膜３に開口３ａを形成し、この後、レジストパターン４を除去すると図７（ｄ） に示す状態となる。
【０００４】
次に、ＳｉＯ２ 膜３をマスクに、開口３ａを通して、該開口３ａ内に露出するｎ−ＧａＡｓ層２に、ドライエッチングを施し、該ｎ−ＧａＡｓ層２をその上面から所望の厚みだけ除去してリセス２ａを形成し、この後、層厚が約５０００オングストロームのＳｉＯ２ 膜５をプラズマＣＶＤ法にてＳｉＯ２ 膜３の表面，及びリセス２ａの表面に堆積形成すると、図７（ｅ） に示す状態となる。
【０００５】
次に、図７（ｆ） に示すように、ＣＨＦ３ ／Ｏ２ の混合ガスを用いた反応性イオンエッチングにて、ＳｉＯ２ 膜５に、その上方からｎ−ＧａＡｓ層２の厚み方向にエッチングが進行する異方性エッチングを施し、リセス２ａの底面の両端部にサイドウォール５ａを形成する。
【０００６】
次に、図７（ｇ） に示すように、ＳｉＯ２ 膜３表面，サイドウォール５ａ表面，及びリセス２ａの底面に、ＷＳｉ膜６，及びＡｕ膜７をこの順にスパッタ法にて堆積形成し、この後、Ａｕ膜７，及びＷＳｉ膜６を、イオンミリング法，及び反応性イオンエッチング法にて順次加工すると、図７（ｈ） に示すように、ゲート電極８が完成する。
【０００７】
最後に、ＳｉＯ２ 膜３，サイドウォール５ａをＢＨＦ水溶液にて除去した後、図７（ｉ） に示すように、オーミック金属によりソース，ドレイン電極９ａ，９ｂを形成すると、電界効果トランジスタ１００が完成する。
【０００８】
【発明が解決しようとする課題】
上記従来の電界効果トランジスタの製造工程では、リセス２ａの底面の両端部にサイドウォール５ａを形成し、リセス２ａの底面のサイドウォール５ａで挟まれた露出部分にゲート電極８を形成するようにしている。これは、ゲート長が高精度に微細化されたゲート電極をリセス２ａ内に安定に形成できるようにするためである。つまり、サイドウォール５ａの幅はＳｉＯ２ 膜５の厚みに依存し、ＳｉＯ２ 膜５の厚みを変えることにより、サイドウォール５ａの幅を変えることができ、これにより、リセス２の底面に、その幅が形成すべきゲート電極８のゲート長となる開口領域を精度良く形成することができる。
【０００９】
しかしながら、上記従来方法において、ゲート長をより高精度に微細化するためには、上記ＳｉＯ2 膜５形成時に、これの厚みを高精度に制御するだけでなく、図７(f) に示す，このＳｉＯ2 膜５に反応性イオンエッチングを施す工程において、該エッチングがより強い異方性を示すようにすることが必要になる。そこで、この反応性イオンエッチングにおいて、高周波電圧（ＲＦ電圧）印加パワー大，及びエッチングガスの低ガス圧化等を図って異方性を強めようとすると、ｎ−ＧａＡｓ層２とＳｉＯ2 膜５間のエッチング選択性が低下して、ＳｉＯ2 膜５だけでなくｎ−ＧａＡｓ層２がエッチングされてしまうこととなる（図７(f) 中の符号Ａで特定される点線の円内参照）。このため、製造されるトランジスタはゲート電極下の活性層（ｎ−ＧａＡｓ層２）の厚みが異なるものとなり、その動作特性にバラツキが生じてしまう。この問題点を具体的に説明すると、上記の不純物濃度が３×１０17cm-3であるｎ−ＧａＡｓ層２（を活性層とするもの）においては、エッチング量がｎ−ＧａＡｓ層２（活性層）の厚み方向に１３オングストローム変動した場合、トランジスタの電流値が約１ｍＡ（ゲート幅１００μｍ当たり）変動することになる。この問題点については、活性層の不純物濃度を低濃度とすることにより、ある程度改善することができる。これは、活性層の不純物濃度を低濃度にすれば、単位厚み当たりに流れる電流値が少なくなり、活性層の厚みの変動量に対する電流値の変動量を少なくすることができるためである。しかしながら、活性層の不純物濃度を低濃度にした場合、トランジタの相互コンダクタンスを劣化させ、高周波動作時の利得が低下してしまうという問題点を生じてしまう。
【００１０】
ところで、一般に電界効果トランジスタでは、その出力特性に多大な影響を及ぼすゲート耐圧は、ゲート電極端−リセス端間距離を増大することにより向上することが知られている。そこで、上記図７に示す従来方法においても、リセス２ａの幅を大きくすることにより、ゲート電極端−リセス端間距離を増大させることが考えられる。しかしながら、上記図７に示す従来方法では、ゲート電極端−リセス端間距離を増大するためには、リセス２ａの幅とともにサイドウォール５ａの幅も大きくしなければならず、上述したように、サイドウォール５ａの幅はＳｉＯ２ 膜５の厚みに依存し、サイドウォール５ａの幅を大きくするためには、ＳｉＯ２ 膜５の厚みを大きくしなければならないため、このＳｉＯ２ 膜５をエッチングする際のエッチング精度が低下して，ゲート長にバラツキが生じたり、また、エッチング時間が長くなって，製造工程の所要時間が長くなるといった問題点を発生してしまう。
【００１１】
また、上記ゲート耐圧は、活性層のゲート電極との界面における不純物濃度を低濃度化することにより向上できることが知られている。しかるに、これを行う場合、従来は、活性層に低不純物濃度層を挿入し、この低不純物濃度層に対してゲート電極を形成するようにしていたので、活性層のソース，ドレイン電極下に位置する部分にも、低不純物濃度層が配置されることとなり、ゲート−ソース間抵抗が増大するという問題点があった。
【００１２】
この発明は上記のような問題点を解消するためになされたもので、活性層に形成されたリセスの内部にサイドウォールを形成し、該サイドウォールをマスクにしてゲート電極を形成する電界効果トランジスタの製造方法において、動作特性のバラツキが少ない電界効果トランジスタを再現性よく製造することができる電界効果トランジスタの製造方法を提供することにある。
【００１３】
更に、この発明の他の目的は、活性層に形成されたリセス内部にサイドウォールを形成し、該サイドウォールをマスクにしてゲート電極を形成する電界効果トランジスタの製造方法において、ゲート耐圧向上のために，リセス幅を大きくしてゲート電極端−リセス端間距離を増大する際も、サイドウォールの形成に用いる絶縁膜の厚みを大きくする必要がなく、ゲート長のバラツキ，及び製造時間の長大化をともなうことなくゲート電極端−リセス端間距離を増大化することができる電界効果トランジスタの製造方法を提供することにある。
【００１４】
更に、この発明の他の目的は、ゲート−ソース間抵抗が増大することなく、ゲート耐圧が向上した電界効果トランジスタ及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
この発明の請求項１にかかる電界効果トランジスタの製造方法は、ＧａＡｓからなる半導体層とその上面に接して設けられたＡｌＧａＡｓからなる半導体薄層とその上面に接して設けられたＧａＡｓからなる他の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜の上面に接して開口を有する絶縁膜を形成する工程と、上記絶縁膜をマスクとして第１の選択異方性エッチングにより上記ＧａＡｓからなる他の半導体層に、その底面が上記半導体薄層に達することがないよう、リセスを形成する工程と、上記リセス内と上記絶縁膜表面に他の絶縁膜を一様堆積した後、その表面全体に第２の選択異方性エッチングをすることにより、上記リセスの側壁、及び上記絶縁膜の側壁のみに上記他の絶縁膜からなるサイドウォールを形成する工程と、上記サイドウォールをマスクに、上記リセスの底面下にある上記ＧａＡｓからなる他の半導体層を、上記半導体薄層をエッチングストッパ層とする第３の選択異方性エッチングにより略垂直にエッチング除去し、上記リセスの底面の一部を上記半導体薄層の表面とする工程と、上記サイドウォールをマスクに、上記リセスの底面の一部をなす上記半導体薄層の上記表面と、上記ＧａＡｓからなる他の半導体層の側面であって、上記第３の選択異方性エッチングが施された部分とに接するようにゲート電極を形成する工程とを備えたものである。
【００１６】
更に、この発明の請求項２にかかる電界効果トランジスタの製造方法は、請求項１に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる他の半導体層における，上記リセスの底面が配置される部分の不純物濃度が、低不純物濃度であることとしたものである。
【００１７】
更に、この発明の請求項３にかかる電界効果トランジスタの製造方法は、ＧａＡｓからなる第１の半導体層と、該第１の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第１の半導体薄層と、該第１の半導体薄層の上面に接して設けられたＧａＡｓからなる第２の半導体層と、該第２の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第２の半導体薄層と、該第２の半導体薄層の上面に接して設けられたＧａＡｓからなる第３の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜上に絶縁膜を形成し、該絶縁膜の所定部分をエッチング除去して開口を形成する工程と、上記絶縁膜の開口を通して、上記多層膜に、上記第２の半導体薄層をエッチングストッパ層とする選択エッチングを施して、該第２の半導体薄層をその底面とし、該底面の端部が上記絶縁膜下までのびるリセスを形成する工程と、上記リセスの上記絶縁膜下に位置する部分を埋め込むようにサイドウォールを形成する工程と、上記絶縁膜及び上記サイドウォールをマスクにして、上記第２の半導体薄層をエッチング除去し、これに続けて、上記第２の半導体層を上記第１の半導体薄層をエッチングストッパ層とする選択異方性エッチングにより，略垂直にエッチング除去して、上記リセスの底面の一部を該第１の半導体薄層表面とする工程と、上記サイドウォールをマスクに、上記第１半導体薄層表面とされた上記リセスの底面の一部上に、ゲート電極を形成する工程とを含むこととしたものである。
【００１８】
更に、この発明の請求項４にかかる電界効果トランジスタの製造方法は、請求項３に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる第２の半導体層の不純物濃度が、低不純物濃度であることとしたものである。
【００２３】
【作用】
この発明の請求項１にかかる電界効果トランジスタの製造方法によれば、ＧａＡｓからなる半導体層とその上面に接して設けられたＡｌＧａＡｓからなる半導体薄層とその上面に接して設けられたＧａＡｓからなる他の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜の上面に接して開口を有する絶縁膜を形成する工程と、上記絶縁膜をマスクとして第１の選択異方性エッチングにより上記ＧａＡｓからなる他の半導体層に、その底面が上記半導体薄層に達することがないよう、リセスを形成する工程と、上記リセス内と上記絶縁膜表面に他の絶縁膜を一様堆積した後、その表面全体に第２の選択異方性エッチングをすることにより、上記リセスの側壁、及び上記絶縁膜の側壁のみに上記他の絶縁膜からなるサイドウォールを形成する工程と、上記サイドウォールをマスクに、上記リセスの底面下にある上記ＧａＡｓからなる他の半導体層を、上記半導体薄層をエッチングストッパ層とする第３の選択異方性エッチングにより略垂直にエッチング除去し、上記リセスの底面の一部を上記半導体薄層の表面とする工程と、上記サイドウォールをマスクに、上記リセスの底面の一部をなす上記半導体薄層の上記表面と、上記ＧａＡｓからなる他の半導体層の側面であって、上記第３の選択異方性エッチングが施された部分とに接するようにゲート電極を形成する工程と、を備えるようにしたので、ゲート長が高精度に微細化されるとともに、ゲート電極下の活性層の厚みを、常に、上記半導体薄層以下の厚みとすることができ、動作特性が均一な電界効果トランジスタを再現性よく形成することができる。また、ゲート電極が埋込ゲート構造となるので、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる。
【００２４】
更に、この発明の請求項２においては、請求項１に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる他の半導体層における、上記リセスの底面が配置される部分の不純物濃度が、低不純物濃度であることとしたので、前記多層膜のゲート電極横の表面層部分が低不純物濃度層となり、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる。
【００２５】
更に、この発明の請求項３においては、ＧａＡｓからなる第１の半導体層と、該第１の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第１の半導体薄層と、該第１の半導体薄層の上面に接して設けられたＧａＡｓからなる第２の半導体層と、該第２の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第２の半導体薄層と、該第２の半導体薄層の上面に接して設けられたＧａＡｓからなる第３の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜上に絶縁膜を形成し、該絶縁膜の所定部分をエッチング除去して開口を形成する工程と、上記絶縁膜の開口を通して、上記多層膜に、上記第２の半導体薄層をエッチングストッパ層とする選択エッチングを施して、該第２の半導体薄層をその底面とし、該底面の端部が上記絶縁膜下までのびるリセスを形成する工程と、上記リセスの上記絶縁膜下に位置する部分を埋め込むようにサイドウォールを形成する工程と、上記絶縁膜及び上記サイドウォールをマスクにして、上記第２の半導体薄層をエッチング除去し、これに続けて、上記第２の半導体層を上記第１の半導体薄層をエッチングストッパ層とする選択異方性エッチングにより、略垂直にエッチング除去して、上記リセスの底面の一部を該第１の半導体薄層表面とする工程と、上記サイドウォールをマスクに、上記第１半導体薄層表面とされた上記リセスの底面の一部上に、ゲート電極を形成する工程とを含むこととしたので、ゲート電極端−リセス端間距離を拡大化する際、リセス幅を拡大しても、サイドウォール形成時の絶縁膜のエッチング時間が長くなったり、サイドウォール幅がばらついてしまうことを防止することができ、しかも、ゲート電極が埋込ゲート構造となるので、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる。
【００２６】
更に、この発明の請求項４においては、請求項３に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる第２の半導体層を低不純物濃度層とし、かつゲート電極が埋込ゲート構造となるので、前記多層膜のゲート電極横の表面層部分が低不純物濃度層となり、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が一層抑制された，ＲＦ動作時の出力特性の劣化が一層少ないものとなる。
【００３１】
【実施例】
参考例１．
図１は本発明の参考例１による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図７と同一符号は同一または相当する部分を示し、２０はｎ−ＧａＡｓ層、２１はｎ- −ＧａＡｓ層、２２はｎ+ −ＧａＡｓ層、２００は電界効果トランジスタである。
【００３２】
以下、図１に従って製造工程を説明する。
先ず、図１（ａ） に示すように、半絶縁性ＧａＡｓ基板１上にＭＢＥ法により、不純物濃度が６×１０１７ｃｍ−３，厚厚が５００オングストロームのｎ−ＧａＡｓ層２０、不純物濃度が５×１０１６ｃｍ−３，層厚が１５００オングストロームのｎ− −ＧａＡｓ層２１、不純物濃度が２×１０１８ｃｍ−３，層厚が１０００オングストロームのｎ＋ −ＧａＡｓ層２２を順次形成する。
【００３３】
次に、図１（ｂ） に示すように、ｎ＋ −ＧａＡｓ層２２上に層厚が約３０００オングストロームのＳｉＯ２ 膜３をプラズマＣＶＤ法にて形成し、このＳｉＯ２ 膜３の所定部分のみを従来の図７（ｃ） ，図７（ｄ） に示す工程と同様にして反応性イオンエッチングにて選択的に除去し、開口３ａを形成する。
【００３４】
次に、ＳｉＯ２ 膜３をマスクに、開口３ａを通して、該開口３ａ内に露出するｎ＋ −ＧａＡｓ層２２に異方性ドライエッチングを施して、これを除去し、続いて、この異方性ドライエッチングによりｎ− −ＧａＡｓ層２１をその上面から所要の厚みだけ除去してリセス２ａを形成し、この後、従来と同様にして、層厚が約５０００オングストロームのＳｉＯ２ 膜５をプラズマＣＶＤ法にてＳｉＯ２ 膜３の表面，及びリセス２ａの表面に堆積形成すると、図１（ｃ） に示す状態となる。ここで、リセス２ａ底面下におけるｎ− −ＧａＡｓ２１の厚みは、その層厚が少なくとも５００オングストローム以上となるようにし、ｎ−ＧａＡｓ層２０とｎ− −ＧａＡｓ層２１により、チャネルが形成されるようにする。
【００３５】
次に、図１(d) に示すように、従来の図７(f) ，図７(e) に示す工程と同様にして、リセス内にサイドウォール５ａを形成した後、従来の図７(g) 、７(h) に示す工程と同様にしてゲート電極８を形成し、この後、ソース，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上に形成すると、図１(e) に示す、本参考例１による電界効果トランジスタ２００が完成する。
【００３６】
ここで、電界効果トランジスタ２００は、チャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流値が決定される。
【００３７】
なお、上記工程においてｎ＋ −ＧａＡｓ層２２は、ソース，ドレイン電極９ａ，９ｂをオーミック電極とするために形成されている。
【００３８】
このような本参考例１による電界効果トランジスタの製造方法では、リセス２ａを、その底面がｎ- −ＧａＡｓ層２１の内部に配置されるよう形成し、この状態でリセス２ａ内にサイドウォール５ａを形成し、該サイドウォール５ａをマスクにゲート電極８を形成するようしたので、サイドウォール５ａの形成時に、リセス２ａの底面、即ち、ｎ- −ＧａＡｓ層２１の一部がエッチングされて、その厚みが変動しても、得られる電界効果トランジスタ２００は、そのチャネル電流の殆どがｎ−ＧａＡｓ層２０を流れることから、チャネル電流値が大きく変動することがない。従って、動作特性のバラツキが少ない電界効果トランジスタを再現性よく形成することができ、従来に比して製造歩留りを向上することができる。
【００３９】
また、本参考例方法により得られる電界効果トランジスタ２００は、上述したように、そのチャネル電流はｎ−ＧａＡｓ層２０により決定されるため、ＲＦ動作時の相互コンダクタンスも高く保つことができ、ＲＦ動作時に利得が低下することもない。また、活性層のゲート電極８との界面がｎ- −ＧａＡｓ層２１より構成されることとなるので、ゲート耐圧が高く、優れた出力特性を得ることができる。また、活性層のゲート電極８横の表面層部分が、ｎ- −ＧａＡｓ層２１により構成されるので、例えば、特開平４−４９６２６号公報に提案されているＧａＡｓ電界効果トランジスタと同様に、ＲＦ動作時において、活性層のゲート電極横の表面準位にトラップされた電子によって表面空乏層が伸長することが抑制されるので、ＲＦ動作時の出力特性の劣化を軽減されたものとなる。
【００４０】
実施例１．
図２は、この発明の実施例１による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図１と同一符号は同一または相当する部分を示し、２１ａ，２１ｂはｎ−ＧａＡｓ２０，ｎ- −ＧａＡｓ層２１，ｎ+ −ＧａＡｓ層２２と同様の第１元素組成であるＧａＡｓからなるｎ- −ＧａＡｓ層、２３は第２元素組成であるＡｌＧａＡｓからなるｎ−ＡｌＧａＡｓ層、３００は電界効果トランジスタである。
【００４１】
以下、図２に従って製造工程を説明する。
先ず、図２（ａ） に示すように、半絶縁性ＧａＡｓ基板１上に、ＭＢＥ法により不純物濃度が６×１０１７ｃｍ−３，厚厚が５００オングストロームのｎ−ＧａＡｓ層２０、不純物濃度が５×１０１６ｃｍ−３，層厚が５００オングストロームのｎ− −ＧａＡｓ層２１ａ、不純物濃度が５×１０１７ｃｍ−３、層厚５０オングストロームのｎ−ＡｌＧａＡｓ層２３、不純物濃度が５×１０１６ｃｍ−３，層厚が２０００オングストロームのｎ− −ＧａＡｓ層２１ｂ、不純物濃度が２×１０１８ｃｍ−３，層厚が１０００オングストロームのｎ＋ −ＧａＡｓ層２２を順次形成する。
【００４２】
次に、図２(b) に示すように、層厚が約３０００オングストロームのＳｉＯ2 膜３をプラズマＣＶＤ法にてｎ+ −ＧａＡｓ層２２上に堆積し、前記参考例１及び従来と同様にして、ＳｉＯ2 膜３に開口３ａを形成する。
【００４３】
次に、図２（ｃ） に示すように、ＳｉＯ２ 膜３をマスクに、開口３ａを通して、該開口３ａ内に露出するｎ＋ −ＧａＡｓ層２２に異方性ドライエッチングを施して、これを除去し、続いて、この異方性ドライエッチングによりｎ− −ＧａＡｓ層２１ｂをその上面から１０００オングストロームの厚みだけ除去して、リセス２ａを形成する。
【００４４】
次に、従来の図７（ｅ） ，（ｆ） に示す工程と同様にして、図２（ｄ） に示すように、リセス２ａ内にサイドウォール５ａを形成する。
【００４５】
次に、図２（ｅ） に示すように、サイドウォール５ａをマスクにして、Ｃｌ ２ ／ＳＦ６ 混合ガスを用いた反応性ドライエッチング法により、リセス２ａ底面下のｎ− −ＧａＡｓ層２１ｂを、ｎ−ＡｌＧａＡｓ層２３をエッチングストッパ層として，選択的に除去し、リセス２ａ底面のゲート電極が形成される部分を、ｎ−ＡｌＧａＡｓ層２３表面とする。
【００４６】
次に、従来の図６(g) 、６(h) に示す工程と同様にして、ゲート電極８を形成し、この後、ソース，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上に形成すると、図２(f) に示す、本実施例１による電界効果トランジスタ３００が完成する。
【００４７】
ここで、この電界効果トランジスタ３００は、ｎ−ＧａＡｓ層２０，ｎ− −ＧａＡｓ層２１，及びｎ−ＡｌＧａＡｓ層２３によりチャネルが形成され、チャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流値が決定される。
【００４８】
このような本実施例１による電界効果トランジスタの製造方法では、リセス２ａ内にサイドウォール５ａを形成した後、リセス２ａの底面下にあるｎ- −ＧａＡｓ層２１ｂを、サイドウォール５ａをマスクに、ｎ−ＡｌＧａＡｓ層２３をエチングストッパ層とする選択エッチングにより、選択的に除去し、この除去により露出したｎ−ＡｌＧａＡｓ層２３表面上にゲート電極８を形成するようにしたので、ゲート電極８下のチャネルを形成する活性層の厚みを、常にｎ−ＡｌＧａＡｓ層２３，ｎ- −ＧａＡｓ層２１ａ，及びｎ−ＧａＡｓ層２０のトータルの厚みとすることができる。従って、動作特性の均一な電界効果トランジスタ３００を再現性よく形成することができ、従来に比して製造歩留りを向上することができる。
【００４９】
また、本実施例方法により得られる電界効果トランジスタ３００は、上述したように、そのチャネル電流はｎ−ＧａＡｓ層２０により決定されるため、ＲＦ動作時の相互コンダクタンスも高く保つことができ、ＲＦ動作時に利得が低下することもない。また、活性層のゲート電極８横の表面層部分が、ｎ- −ＧａＡｓ層２１により構成されることとなり、しかも、ゲート電極８が該ｎ- −ＧａＡｓ層２１に埋め込まれた埋込ゲート構造となるので、上記参考例１の電界効果トランジスタ２００に比して、ＲＦ動作時の表面空乏層の伸長がより一層抑制されることとなり、ＲＦ動作時の出力特性の劣化がより一層抑制されたものとなる。また、活性層のゲート電極８との界面を構成する部分の一部が、ｎ- −ＧａＡｓ層２１で構成されることとなるので、上記参考例１の電界効果トランジスタ２００に比してその程度は小さいが、ゲート耐圧も向上する。
【００５０】
実施例２．
図３はこの発明の実施例２による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図２と同一符号は同一または相当する部分を示し、２ｂはリセス、５ｂはサイドウォール、２４はｎ−ＡｌＧａＡｓ層２３と同様の第２元素組成であるＡｌＧａＡｓからなるｎ−ＡｌＧａＡｓ層、４００は電界効果トランジスタである。
【００５１】
以下図３に従って製造工程を説明する。
先ず、図３（ａ） に示すように、半絶縁性ＧａＡｓ基板１上にＭＢＥ法により、不純物濃度が６×１０１７ｃｍ−３，厚厚が５００オングストロームのｎ−ＧａＡｓ層２０、不純物濃度が５×１０１６ｃｍ−３，層厚が５００オングストロームのｎ− −ＧａＡｓ層２１ａ、不純物濃度が５×１０１７ｃｍ−３、層厚５０オングストロームのｎ−ＡｌＧａＡｓ層２３、不純物濃度が５×１０１６ｃｍ−３，層厚が１０００オングストロームのｎ− −ＧａＡｓ層２１ｂ、不純物濃度が５×１０１７ｃｍ−３，層厚が１５０オングストロームのｎ−ＡｌＧａＡｓ層２４、不純物濃度が２×１０１８ｃｍ−３，層厚が１０００オングストロームのｎ＋ −ＧａＡｓ層２２を順次形成する。
【００５２】
次に、図３(b) に示すように、層厚が約３０００オングストロームのＳｉＯ2 膜３をプラズマＣＶＤ法にてｎ+ −ＧａＡｓ層２２上に堆積し、前記参考例１及び従来と同様にして、該ＳｉＯ2 膜３に開口３ａを形成する。
【００５３】
次に、図３（ｃ） に示すように、上記開口３ａが形成されたＳｉＯ２ 膜３をマスクに、該開口３ａを通して、ｎ＋ −ＧａＡｓ層２２に、ｎ−ＡｌＧａＡｓ層２４をエッチングストッパ層とする選択ウェットエッチングまたは選択ドライエッチングを施して、該ｎ＋ −ＧａＡｓ層２２における開口３ａ下に位置する部分と，この部分から横方向に約２０００オングストローム広がるＳｉＯ２ 膜３下に位置する部分とを除去し、その底面の幅が開口３ａの幅よりも４０００オングストローム大きいリセス２ｂを形成する。ここで、上記リセス２ｂは、その底面の幅が開口３ａの幅よりも４０００オングストローム大きいものとしたが、このリセス２ｂの底面の幅は、上記エッチング時間を制御することにより、所望の幅に調整することができる。
【００５４】
次に、従来の図７（ｅ） ，図７（ｆ） に示す工程と同様にして、図３（ｄ） に示すように、リセス２ｂ内にサイドウォール５ｂを形成する。ここで、サイドウォール５ｂは、これがリセス２ｂ内のＳｉＯ２ 膜３下に位置する部分を埋め込むように形成される。
【００５５】
次に、図３（ｅ） に示すように、酒石酸／過酸化水素水溶液を用いたウェットエッチング法により、サイドウォール５ｂをマスクにｎ−ＡｌＧａＡｓ層２４を除去し、続いて、Ｃｌ ２ ／ＳＦ６ 混合ガスを用いた反応性ドライエッチング法により、ｎ− −ＧａＡｓ層２１ｂを、ｎ−ＡｌＧａＡｓ層２３をエッチングストッパ層として，選択的に除去し、リセス２ｂ底面のゲート電極が形成される部分を、ｎ−ＡｌＧａＡｓ層２３表面とする。
【００５６】
次に、従来の図７(g) 、図７(h) に示す工程と同様にしてゲート電極８を形成し、この後、ソース，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上に形成すると、図３(f) に示す、本実施例２による電界効果トランジスタ４００が完成する。
【００５７】
ここで、この電界効果トランジスタ４００は、ｎ−ＧａＡｓ層２０，ｎ− −ＧａＡｓ層２１，及びｎ−ＡｌＧａＡｓ層２３によりチャネルが形成され、チャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流値が決定されることとなる。
【００５８】
このような本実施例２による電界効果トランジスタの製造方法では、エッチングによるリセスの形成時、そのエッチング時間を制御することにより、エッチングマスクとして用いるＳｉＯ2 膜３に形成された開口３ａの幅よりも、その底面の幅が大きいリセス２ｂを形成することができ、しかも、サイドウォール５ｂは、その一部がリセス２ｂ内のＳｉＯ2 膜３下に位置する部分を埋め込むように形成されることとなる。このため、ゲート電極端−リセス端間距離を大きくして高ゲート耐圧化を図る場合、図７に示した従来方法では、リセス２ａの幅を大きくするとともに、サイドウォール５ａの形成時に用いるＳｉＯ2 膜５の膜厚を大きくしてサイドウォール５ａの幅を大きくする必要があり、このＳｉＯ2 膜５の膜厚を大きくすることが製造時間の増大，及び，サイドウォール５ａ幅の寸法バラツキを生ずる原因となっていたが、本実施例方法では、リセス２ｂの幅の増大に対応させて、サイドウォール５ｂの幅を大きくする場合、サイドウォール５ｂの形成に用いるＳｉＯ2 膜５（図７参照）の膜厚を大きくする必要がないため、上記の従来方法による問題点を解消することができる。従って、本実施例方法によれば、ゲート電極端−リセス端間距離を大きくして高ゲート耐圧化を図る場合、従来方法に比して、ゲート長のバラツキを少なくすることができ、かつ、製造歩留りを向上することができる。
【００５９】
また、本実施例方法により得られる電界効果トランジスタ４００は、活性層のゲート電極８横の表面層部分が、その最表面を除いてｎ- −ＧａＡｓ層２１ｂで構成されることとなり、しかも、ゲート電極８が該ｎ- −ＧａＡｓ層２１に埋め込まれたものとなる。従って、上記実施例１の電界効果トランジスタ３００と実質的に同一構造となり、上記実施例１の電界効果トランジスタ３００と同様の作用，効果が得られるものとなる。
【００６０】
参考例２．
図４は、この発明の参考例２による電界効果トランジスタの製造工程の主要工程の断面図（図４(a) ）と、この製造工程により得られる電界効果トランジスタの構成を示す断面部図（図４(b) ）である。図において、図１と同一符号は同一または相当する部分を示し、２５は第２元素組成であるＡｌＧａＡｓからなるｎ- −ＡｌＧａＡｓ層、５００は電界効果トランジスタである。
【００６１】
本実施例の電界効果トランジスタの製造工程は、ｎ- −ＧａＡｓ層２１の代わりにｎ- −ＡｌＧａＡｓ層２５を形成する以外は、前記参考例１のそれと基本的に同じ工程からなっており、図４(a) は、リセス２ａの形成後、リセス２ａ内にサイドウォール５ａを形成した状態を示している。
【００６２】
このような本参考例の電界効果トランジスタの製造方法では、前記参考例１のそれと同様の作用，効果を得ることができ、しかも、ゲート電極が接触する低不純物濃度層がＧａＡｓよりも禁制帯幅が広いＡｌＧａＡｓで構成されることとなるので、前記参考例１の電界効果トランジスタ２００に比して、ゲート耐圧がより向上した電界効果トランジスタ５００を得ることができる。
【００６３】
参考例３．
図５はこの発明の参考例３による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図１と同一符号は同一または相当する部分を示し、２ｃはリセス、２６は第１元素組成であるＧａＡｓからなるｎ−ＧａＡｓ層、２６ａは凹部、２７は第１元素組成であるＧａＡｓからなるｎ- −ＧａＡｓ層、６００は電界効果トランジスタである。
【００６４】
以下、この図５に従って製造工程を説明する。
先ず、半絶縁性ＧａＡｓ基板１に、ＭＢＥ法により、不純物濃度が３×１０１７ｃｍ−３，層厚が３０００オングストロームのｎ−ＧａＡｓ層２６を形成した後、従来の図７（ｂ） 〜図７（ｄ） に示す工程と同様にして、ＳｉＯ２ 膜３をマスクとして、異方性ドライエッチングにより、ｎ−ＧａＡｓ層２６に所定深さの凹部２６ａを形成すると、図５（ａ） に示す状態となる。
【００６５】
次に、上記ＳｉＯ２ 膜３をマスクにして、ＭＯＣＶＤ法により不純物濃度が５×１０１６ｃｍ−３，層厚が１０００オングストロームのｎ− −ＧａＡｓ層２７を凹部２６ａの内面にのみ選択的に成長させると、その内面がｎ− −ＧａＡｓ層２７表面からなるリセス２ｃが形成され、図５（ｂ） に示す状態となる。
【００６６】
次に、図５（ｃ） に示すように、従来の図７（ｅ） ，図７（ｆ） に示す工程と同様にして、サイドウォール５ａを形成した後、図７（ｇ） 〜図７（ｉ） に示す工程と同様にして、ゲート電極８を形成すると、図５（ｄ） に示す、電界効果トランジスタ６００を得ることができる。
【００６７】
ここで、この電界効果トランジスタ６００は、ｎ−ＧａＡｓ層２６，及びｎ− −ＧａＡｓ層２７によりチャネルが形成され、チャネル電流のほとんどはｎ−ＧａＡｓ層２６内を流れ、該ｎ−ＧａＡｓ層２６の不純物濃度によりチャネル電流値が決定されることとなる。
【００６８】
このような本参考例３による電界効果トランジスタの製造方法では、ｎ−ＧａＡｓ層２６に形成された凹部２６ａの内面にｎ- −ＧａＡｓ層２７を選択的に形成して、表面がｎ- −ＧａＡｓ層２７表面となるリセス２ｃを形成し、該リセス２ｃ内に、ゲート電極８を形成するようにしたので、参考例１の方法と同様に、サイドウォール５ａの形成時に、リセス２ｃの底面、即ち、ｎ- −ＧａＡｓ層２７の一部がエッチングされて、その厚みが変動しても、得られる電界効果トランジスタ２００は、そのチャネル電流の殆どがｎ−ＧａＡｓ層２６を流れることから、チャネル電流値が大きく変動することがなく、特性バラツキの少ない電界効果トランジスタを得ることができる。
【００６９】
また、本実施例方法により得られる電界効果トランジスタ６００は、ゲート電極８が、ｎ−ＧａＡｓ層２６に形成された凹部２６ａにｎ- −ＧａＡｓ層２７を選択的に形成して得られた，その内面が該ｎ- −ＧａＡｓ層２７表面により構成されたリセス２ｃ内に配置され、活性層のゲート電極８との界面，及び活性層のゲート電極横の表面層部分がｎ- −ＧａＡｓ層２７で構成されたものとなるので、上記参考例１の電界効果トランジスタ２００と同様に、ゲート耐圧が高く、かつ、ＲＦ動作時の利得の低下，及び出力特性の劣化が軽減されたものとなり、しかも、活性層のソース，ドレイン電極９ａ，９ｂ下に位置する領域には、低不純物濃度層が存在しないので、ゲート−ソース間抵抗が増大することなく、ゲート耐圧が向上したものとなる。
【００７０】
参考例４．
上記参考例３の電界効果トランジタの製造方法では、第１元素組成であるＧａＡｓからなるｎ−ＧａＡｓ層２６に形成した凹部２６ａに第１元素組成であるＧａＡｓからなるｎ−- ＧａＡｓ層２７を選択的に形成してリセス２ｃを得たが、本参考例４による電界効果トランジタの製造方法は、このｎ−- ＧａＡｓ層２７に代えて、このｎ−- ＧａＡｓ層２７と同様の不純物濃度，層厚を有する，第２元素組成であるＡｌＧａＡｓからなるｎ−- ＡｌＧａＡｓ層を、凹部２６ａに選択的に形成してリセスを得るようにしたものである。
【００７１】
なお、本実施例方法は上記の点を除いて、上記参考例３の方法と同じであるので、ここではその工程図は省略している。
【００７２】
このような本参考例４の電界効果トランジタの製造方法では、ゲート電極が接触する低不純物濃度層がＧａＡｓよりも禁制帯幅が広いＡｌＧａＡｓで構成されることとなるので、上記参考例３の方法により得られる電界効果トランジスタ６００よりもゲート耐圧がより一層向上した電界効果トランジスタを得ることがてきる。
【００７３】
参考例５．
図６はこの発明の参考例５による電界効果トランジスタの製造工程を示す工程別断面図であり、図において、図２と同一符号は同一または相当する部分を示し、２６ｂ，２６ｃは第１元素組成であるＧａＡｓからなるｎ−ＧａＡｓ層、２６ｄは凹部、２８は第２元素組成であるＡｌＧａＡｓからなるｎ−ＡｌＧａＡｓ層である。
【００７４】
以下図６に従って製造工程を説明する。
先ず、図６（ａ） に示すように、半絶縁性ＧａＡｓ基板１に、ＭＢＥ法により、不純物濃度が３×１０１７ｃｍ−３，厚厚が１０００オングストロームのｎ−ＧａＡｓ層２６ｂ、不純物濃度が５×１０１７ｃｍ−３，層厚が１００オングストロームのｎ−ＡｌＧａＡｓ層２８、不純物濃度が３×１０１７ｃｍ−３、層厚２０００オングストロームのｎ−ＡｌＧａＡｓ層２６ｃを順次堆積形成する。
【００７５】
次に、従来の図７（ｂ） 〜（ｄ） に示す工程と同様にして、ＳｉＯ２ 膜３をマスクとして、ｎ−ＧａＡｓ層２６ｃにｎ−ＡｌＧａＡｓ層２８をエッチングストッパ層とする選択異方性エッチングを施し、その底面がｎ−ＡｌＧａＡｓ層２８表面となる凹部２６ｄを形成し、この後、ＳｉＯ２ 膜３をマスクとして、ＭＯＣＶＤ法により不純物濃度が５×１０１６ｃｍ−３，層厚が１０００オングストロームのｎ− −ＧａＡｓ層２７を凹部２６ｄの内面にのみ選択的に成長させると、その表面がｎ− −ＧａＡｓ層２７表面からなるリセス２ｃが形成され、図６（ｂ） に示す状態となる。
【００７６】
次に、図７（ｅ） ，図７（ｆ） に示す工程と同様にして、サイドウォール５ａを形成した後、サイドウォール５ａをマスクに、Ｃｌ ２ ／ＳＦ６ 混合ガスを用いた反応性ドライエッチング法により、ｎ− −ＧａＡｓ層２７を、ｎ−ＡｌＧａＡｓ層２０ａをエッチングストッパ層として，選択的に除去し、図５（ｃ） に示すように、リセス２ｃの底面の一部をｎ−ＡｌＧａＡｓ層２６ｂ表面とする。
【００７７】
次に、図７（ｇ） 〜図７（ｉ） に示す工程と同様にして、ゲート電極８を形成すると、図６（ｄ） に示す、電界効果トランジスタ６００を得ることができる。
【００７８】
ここで、この電界効果トランジスタ６００は、ｎ−ＡｌＧａＡｓ層２８，及びｎ−ＧａＡｓ層２６ｂによりチャネルが形成され、チャネル電流のほとんどはｎ−ＧａＡｓ層２６ｂ内を流れ、該ｎ−ＧａＡｓ層２６ｂの不純物濃度によりチャネル電流値が決定されることとなる。
【００７９】
このような本参考例５による電界効果トランジスタの製造方法では、ゲート電極８下のチャネルを形成する活性層の厚みを、常にｎ−ＡｌＧａＡｓ層２６とｎ−ＧａＡｓ層２６ｂのトータルの厚みとすることができ、実施例１と同様に、動作特性のバラツキが少ない電界効果トランジスタを再現性よく形成することができる。
【００８０】
また、本実施例方法により得られる電界効果トランジスタ７００は、活性層のゲート電極８横の表面層部分がｎ- −ＧａＡｓ層２７により構成され、ゲート電極８が該ｎ- −ＧａＡｓ層２７に埋め込まれた埋込ゲート構造となるので、上記実施例１の電界効果トランジスタ３００と同様に、ゲート耐圧が高く、かつ、ＲＦ動作時の利得の低下，及び，出力特性の劣化が軽減されたものとなり、しかも、活性層のソース，ドレイン電極９ａ，９ｂ下に位置する領域には、低不純物濃度層が存在しないので、ゲート−ソース間抵抗が増大することなく、ゲート耐圧が向上したものとなる。
【００８１】
なお、上記実施例１、参考例１、及び参考例２では活性層にリセスを形成する際のエッチングに、異方性エッチングを用いたが、これは等方性エッチングを用いて行ってもよく、この場合も、上記実施例１、参考例１、及び参考例２と同様の効果を得ることができる。
【００８２】
また、上記参考例３、４では活性層に凹部を形成する際のエッチングに、異方性エッチングを用いたが、これは等方性エッチングを用いて行ってもよく、この場合も、上記参考例３、４と同様の効果を得ることができる。
【００８３】
【発明の効果】
この発明の請求項１にかかる電界効果トランジスタの製造方法によれば、ＧａＡｓからなる半導体層とその上面に接して設けられたＡｌＧａＡｓからなる半導体薄層とその上面に接して設けられたＧａＡｓからなる他の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜の上面に接して開口を有する絶縁膜を形成する工程と、上記絶縁膜をマスクとして第１の選択異方性エッチングにより上記ＧａＡｓからなる他の半導体層に、その底面が上記半導体薄層に達することがないよう、リセスを形成する工程と、上記リセス内と上記絶縁膜表面に他の絶縁膜を一様堆積した後、その表面全体に第２の選択異方性エッチングをすることにより、上記リセスの側壁、及び上記絶縁膜の側壁のみに上記他の絶縁膜からなるサイドウォールを形成する工程と、上記サイドウォールをマスクに、上記リセスの底面下にある上記ＧａＡｓからなる他の半導体層を、上記半導体薄層をエッチングストッパ層とする第３の選択異方性エッチングにより略垂直にエッチング除去し、上記リセスの底面の一部を上記半導体薄層の表面とする工程と、上記サイドウォールをマスクに、上記リセスの底面の一部をなす上記半導体薄層の上記表面と、上記ＧａＡｓからなる他の半導体層の側面であって、上記第３の選択異方性エッチングが施された部分とに接するようにゲート電極を形成する工程と、を備えるようにしたので、ゲート長が高精度に微細化され、かつ、動作特性が均一な電界効果トランジスタを再現性よく形成することができる。また、得られる電界効果トランジスタは、ゲート電極が埋込ゲート構造となることから，ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる効果がある。
【００８４】
更に、この発明の請求項２にかかる電界効果トランジスタの製造方法によれば、請求項１に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる他の半導体層における，上記リセスの底面が配置される部分の不純物濃度が、低不純物濃度であることとしたので、前記多層膜のゲート電極横の表面層部分が低不純物濃度層となり、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる効果がある。
【００８５】
更に、この発明の請求項３にかかる電界効果トランジスタの製造方法よれば、ＧａＡｓからなる第１の半導体層と、該第１の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第１の半導体薄層と、該第１の半導体薄層の上面に接して設けられたＧａＡｓからなる第２の半導体層と、該第２の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第２の半導体薄層と、該第２の半導体薄層の上面に接して設けられたＧａＡｓからなる第３の半導体層とからなる多層膜を基板上に堆積する工程と、上記多層膜上に絶縁膜を形成し、該絶縁膜の所定部分をエッチング除去して開口を形成する工程と、上記絶縁膜の開口を通して、上記多層膜に、上記第２の半導体薄層をエッチングストッパ層とする選択エッチングを施して、該第２の半導体薄層をその底面とし、該底面の端部が上記絶縁膜下までのびるリセスを形成する工程と、上記リセスの上記絶縁膜下に位置する部分を埋め込むようにサイドウォールを形成する工程と、上記絶縁膜及び上記サイドウォールをマスクにして、上記第２の半導体薄層をエッチング除去し、これに続けて、上記第２の半導体層を上記第１の半導体薄層をエッチングストッパ層とする選択異方性エッチングにより、略垂直にエッチング除去して、上記リセスの底面の一部を該第１の半導体薄層表面とする工程と、上記サイドウォールをマスクに、上記第１半導体薄層表面とされた上記リセスの底面の一部上に、ゲート電極を形成する工程とを含むこととしたので、ゲート耐圧向上のためにゲート電極端−リセス端間距離を拡大化する際、リセス幅を拡大しても、従来のように、サイドウォール形成時に用いる絶縁膜の厚みを大きくする必要がなくなり、製造効率を高めることができる効果がある。また、得られる電界効果トランジスタは、多層膜のゲート電極横の表面層部分が低不純物濃度となり、かつ、ゲート電極が埋込ゲート構造となるので、ＲＦ動作時の表面空乏層の伸長が抑制された，ＲＦ動作時の出力特性の劣化が少ないものとなる効果がある。
【００８６】
更に、この発明の請求項４にかかる電界効果トランジスタの製造方法によれば、請求項３に記載の電界効果トランジスタの製造方法において、上記ＧａＡｓからなる第２の半導体層を低不純物濃度層とし、かつゲート電極が埋込ゲート構造となるので、前記多層膜のゲート電極横の表面層部分が低不純物濃度層となり、得られる電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸長が一層抑制された，ＲＦ動作時の出力特性の劣化が一層少ないものとなる。
【図面の簡単な説明】
【図１】この発明の参考例１による電界効果トランジスタの製造工程を示す工程別断面図である。
【図２】この発明の実施例１による電界効果トランジスタの製造工程を示す工程別断面図である。
【図３】この発明の実施例２による電界効果トランジスタの製造工程を示す工程別断面図である。
【図４】この発明の参考例２による電界効果トランジスタの製造工程における主要工程を示す断面図（図４(a) ）と、この製造工程により得られる電界効果トランジスタの構成を示す断面図（図４(b) ）である。
【図５】この発明の参考例３による電界効果トランジスタの製造工程を示す工程別断面図である。
【図６】この発明の参考例５による電界効果トランジスタの製造工程を示す工程別断面図である。
【図７】従来の電界効果トランジスタの製造工程を示す工程別断面図である。
【符号の説明】
２ａ，２ｂ，２ｃ リセス
５ａ，５ｂ サイドウォール
２０，２６，２６ｂ，２６ｃ ｎ−ＧａＡｓ層
２１，２１ａ，２１ｂ，２７ ｎ- −ＧａＡｓ層
２２ ｎ+ −ＧａＡｓ層
２３，２４，２８ ｎ−ＡｌＧａＡｓ層
２５ ｎ- −ＡｌＧａＡｓ層
２６ａ 凹部
Claims (4)
- ＧａＡｓからなる半導体層とその上面に接して設けられたＡｌＧａＡｓからなる半導体薄層とその上面に接して設けられたＧａＡｓからなる他の半導体層とからなる多層膜を基板上に堆積する工程と、
上記多層膜の上面に接して開口を有する絶縁膜を形成する工程と、
上記絶縁膜をマスクとして第１の選択異方性エッチングにより上記ＧａＡｓからなる他の半導体層に、その底面が上記半導体薄層に達することがないよう、リセスを形成する工程と、
上記リセス内と上記絶縁膜表面に他の絶縁膜を一様堆積した後、その表面全体に第２の選択異方性エッチングをすることにより、上記リセスの側壁、及び上記絶縁膜の側壁のみに上記他の絶縁膜からなるサイドウォールを形成する工程と、
上記サイドウォールをマスクに、上記リセスの底面下にある上記ＧａＡｓからなる他の半導体層を、上記半導体薄層をエッチングストッパ層とする第３の選択異方性エッチングにより略垂直にエッチング除去し、上記リセスの底面の一部を上記半導体薄層の表面とする工程と、
上記サイドウォールをマスクに、上記リセスの底面の一部をなす上記半導体薄層の上記表面と、上記ＧａＡｓからなる他の半導体層の側面であって、上記第３の選択異方性エッチングが施された部分とに接するようにゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。 - 請求項１に記載の電界効果トランジスタの製造方法において、
上記ＧａＡｓからなる他の半導体層における，上記リセスの底面が配置される部分の不純物濃度が、低不純物濃度であることを特徴とする電界効果トランジスタの製造方法。 - ＧａＡｓからなる第１の半導体層と、該第１の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第１の半導体薄層と、該第１の半導体薄層の上面に接して設けられたＧａＡｓからなる第２の半導体層と、該第２の半導体層の上面に接して設けられたＡｌＧａＡｓからなる第２の半導体薄層と、該第２の半導体薄層の上面に接して設けられたＧａＡｓからなる第３の半導体層とからなる多層膜を基板上に堆積する工程と、
上記多層膜上に絶縁膜を形成し、該絶縁膜の所定部分をエッチング除去して開口を形成する工程と、
上記絶縁膜の開口を通して、上記多層膜に、上記第２の半導体薄層をエッチングストッパ層とする選択エッチングを施して、該第２の半導体薄層をその底面とし、該底面の端部が上記絶縁膜下までのびるリセスを形成する工程と、
上記リセスの上記絶縁膜下に位置する部分を埋め込むようにサイドウォールを形成する工程と、
上記絶縁膜及び上記サイドウォールをマスクにして、上記第２の半導体薄層をエッチング除去し、これに続けて、上記第２の半導体層を上記第１の半導体薄層をエッチングストッパ層とする選択異方性エッチングにより，略垂直にエッチング除去して、上記リセスの底面の一部を該第１の半導体薄層表面とする工程と、
上記サイドウォールをマスクに、上記第１半導体薄層表面とされた上記リセスの底面の一部上に、ゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。 - 請求項３に記載の電界効果トランジスタの製造方法において、
上記ＧａＡｓからなる第２の半導体層の不純物濃度が、低不純物濃度であることを特徴とする電界効果トランジスタの製造方法。
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