JP2661184B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2661184B2 JP2661184B2 JP23706188A JP23706188A JP2661184B2 JP 2661184 B2 JP2661184 B2 JP 2661184B2 JP 23706188 A JP23706188 A JP 23706188A JP 23706188 A JP23706188 A JP 23706188A JP 2661184 B2 JP2661184 B2 JP 2661184B2
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- fet
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- effect transistor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半絶縁性半導体基板を用いて作成されるシ
ョットキー接合電界効果トランジスタ（MESFET）などの
電界効果トラジスタ（FET）に見られるFET間の干渉効果
を制御し得るFET構造に関するものである。
ョットキー接合電界効果トランジスタ（MESFET）などの
電界効果トラジスタ（FET）に見られるFET間の干渉効果
を制御し得るFET構造に関するものである。
（従来の技術） 砒化ガリウム（GaAs）をはじめとする、III−Ｖ属化
合物半導体を用いた高速集積回路においては、半絶縁性
の基板上にトランジスタを直接作製している。
合物半導体を用いた高速集積回路においては、半絶縁性
の基板上にトランジスタを直接作製している。
しかし、これら化合物半導体の半絶縁性基板の絶縁性
は、禁制帯の中央付近の深い準位にフェルミレベルを固
定することに依存しており、その意味で完全な絶縁体と
は区別されて、半絶縁性基板と呼ばれている。これら半
絶縁性基板では、外部電界が印加された場合等に、半絶
縁性基板中の深い準位に電荷が出入りして空間電荷が発
生する。この空間電荷はその基板上に作製された、素子
の特性は大きな影響を及ぼす。
は、禁制帯の中央付近の深い準位にフェルミレベルを固
定することに依存しており、その意味で完全な絶縁体と
は区別されて、半絶縁性基板と呼ばれている。これら半
絶縁性基板では、外部電界が印加された場合等に、半絶
縁性基板中の深い準位に電荷が出入りして空間電荷が発
生する。この空間電荷はその基板上に作製された、素子
の特性は大きな影響を及ぼす。
さてGaAs−MESFETをはじめとする、FET系デバイスを
用いた集積回路においては、サイドゲート効果とよばれ
る、素子間の特性干渉効果が有ることが以前から知られ
ている。第２図のような基板上のあるｎチャネルFET5に
注目した場合、その隣接の素子であるサイドゲート６に
負の電位を印加していくと、FETのドレイン電流が減少
していくという現象がその典型的なものである。このサ
イドゲート効果の起源は基板との界面の空間電荷による
ものである。
用いた集積回路においては、サイドゲート効果とよばれ
る、素子間の特性干渉効果が有ることが以前から知られ
ている。第２図のような基板上のあるｎチャネルFET5に
注目した場合、その隣接の素子であるサイドゲート６に
負の電位を印加していくと、FETのドレイン電流が減少
していくという現象がその典型的なものである。このサ
イドゲート効果の起源は基板との界面の空間電荷による
ものである。
ここで少し具体的に、ｎチャネルのFETが半絶縁性基
板の上に直接作製されたときの、状況を考えてみる。通
常ｎタイプのチャネルとの半絶縁性基板とが接合すれば
（ｎ−ｉ接合）、np接合と類似して第３図のようにな
る。ｎチャネルのフェルミレベルは、伝導帯の底のすぐ
下にあり、半絶縁性基板のフェルミレベルは禁制帯の中
央付近にある。半絶縁性基板側は負の空間電荷がＷの幅
で蓄積され、ｎチャネル側はそれを打ち消すべく電子が
ｄの幅で空乏化して正の空間電荷が蓄積される。
板の上に直接作製されたときの、状況を考えてみる。通
常ｎタイプのチャネルとの半絶縁性基板とが接合すれば
（ｎ−ｉ接合）、np接合と類似して第３図のようにな
る。ｎチャネルのフェルミレベルは、伝導帯の底のすぐ
下にあり、半絶縁性基板のフェルミレベルは禁制帯の中
央付近にある。半絶縁性基板側は負の空間電荷がＷの幅
で蓄積され、ｎチャネル側はそれを打ち消すべく電子が
ｄの幅で空乏化して正の空間電荷が蓄積される。
もし、ここで半絶縁性基板側に負の電位を印加する
と、このｎ−ｉ接合部はちょうどpn接合の逆バイアスの
ように、空間電荷を持った部分が接合の両側でさらに広
がることとなる。ｎ−チャネル側からみれば、チャネル
はｎ−ｉ界面によりｎ層が余計に空乏化されて、狭まっ
たこととなる。このｎチャネルをFETの動作チャネルと
すれば、チャネルの狭まりは、そのFETのドレイン電流
の減少を意味し、これでサイドゲート効果が起きている
状況が説明される。
と、このｎ−ｉ接合部はちょうどpn接合の逆バイアスの
ように、空間電荷を持った部分が接合の両側でさらに広
がることとなる。ｎ−チャネル側からみれば、チャネル
はｎ−ｉ界面によりｎ層が余計に空乏化されて、狭まっ
たこととなる。このｎチャネルをFETの動作チャネルと
すれば、チャネルの狭まりは、そのFETのドレイン電流
の減少を意味し、これでサイドゲート効果が起きている
状況が説明される。
以上のように、ｎ−ｉ接合に直接電圧が印加されれ
ば、ｎチャネルFETのドレイン電流が影響を受けること
がわかる。
ば、ｎチャネルFETのドレイン電流が影響を受けること
がわかる。
しかし、MESFET集積回路においては、実際は隣接の素
子（サイドゲート）は数μｍ以上も離れて存在してい
る。従って、このサイドゲートに印加された電圧が、注
目してFETのｎ−ｉ整合に到達して、素子間干渉である
サイドゲート効果が起こるのには、特別な機構が必要で
ある。ｎチャネルFETの場合、この機構の一つとして、
ゲート電極として用いたショットキー接合性金属から
の、正孔の注入がある。正孔の注入はサイドゲートから
の電子注入とともに、半絶縁性基板中へキャリアの二重
注入状態を起こし、その結果ｎ−ｉ界面近傍での負電荷
の蓄積が起こって、ｎ−ｉ接合に直接サイドゲート電圧
が到達するようになる。従来、半絶縁性基板上に作られ
てきたFETでは、この正孔注入によりサイドゲート効果
が引き起こされてきた。
子（サイドゲート）は数μｍ以上も離れて存在してい
る。従って、このサイドゲートに印加された電圧が、注
目してFETのｎ−ｉ整合に到達して、素子間干渉である
サイドゲート効果が起こるのには、特別な機構が必要で
ある。ｎチャネルFETの場合、この機構の一つとして、
ゲート電極として用いたショットキー接合性金属から
の、正孔の注入がある。正孔の注入はサイドゲートから
の電子注入とともに、半絶縁性基板中へキャリアの二重
注入状態を起こし、その結果ｎ−ｉ界面近傍での負電荷
の蓄積が起こって、ｎ−ｉ接合に直接サイドゲート電圧
が到達するようになる。従来、半絶縁性基板上に作られ
てきたFETでは、この正孔注入によりサイドゲート効果
が引き起こされてきた。
また、以上で述べたことは、電子と正孔の役割を入れ
換えれば、ｐチャネルのMESFETの場合も同様である。
換えれば、ｐチャネルのMESFETの場合も同様である。
（発明が解決しようとする問題点） 以上述べたような、半絶縁性基板上に作製した場合の
サイドゲート効果を、抑制し得る形状のMESFETを本発明
は提供する。
サイドゲート効果を、抑制し得る形状のMESFETを本発明
は提供する。
（問題を解決するための手段） 本発明の電界効果トランジスタは、半絶縁性基板表面
の、ショットキー接合性ゲート金属に接する半絶縁性領
域に再結合中心となる準位を形成する不純物を添加する
ことを特徴としている。
の、ショットキー接合性ゲート金属に接する半絶縁性領
域に再結合中心となる準位を形成する不純物を添加する
ことを特徴としている。
（作用） ｎチャネルFETの場合、先に述べたようなサイドゲー
トの電圧を注目しているFETのｎ−ｉ接合に到達させる
ための機構として、ショットキー接合性金属からの、正
孔の注入がある。第４図の（ａ）と（ｂ）はGaAsの場合
に、ショットキー接合性金属と半絶縁性基板またはｎ基
板が接したときの、エネルギー帯を示したものである。
GaAsの場合、ショットキー接合のエネルギー位置は、ほ
とんどGaAsの表面準位密度で決まり、それは、伝導帯か
ら0.9eV程度と、やや価電子帯寄りである。そのため、
深い準位が禁制帯の中央付近にある半絶縁性基板に接す
る場合は第４図（ａ）のように、ポテンシャルエネルギ
ーは、ショットキー接合性金属近傍で少し上にそる形状
となる。一方、ｎ形基板に接した場合には第４図の
（ｂ）のようにショットキー接合性金属近傍で大きく上
にそる形状となる。従って、ショットキー接合性金属側
からGaAsへの正孔の注入という観点からみれば、半絶縁
性基板に接した場合は、ｎ形基板に接した場合よりも、
正孔に対する障壁が低く、正孔が注入されやすいことと
なる。
トの電圧を注目しているFETのｎ−ｉ接合に到達させる
ための機構として、ショットキー接合性金属からの、正
孔の注入がある。第４図の（ａ）と（ｂ）はGaAsの場合
に、ショットキー接合性金属と半絶縁性基板またはｎ基
板が接したときの、エネルギー帯を示したものである。
GaAsの場合、ショットキー接合のエネルギー位置は、ほ
とんどGaAsの表面準位密度で決まり、それは、伝導帯か
ら0.9eV程度と、やや価電子帯寄りである。そのため、
深い準位が禁制帯の中央付近にある半絶縁性基板に接す
る場合は第４図（ａ）のように、ポテンシャルエネルギ
ーは、ショットキー接合性金属近傍で少し上にそる形状
となる。一方、ｎ形基板に接した場合には第４図の
（ｂ）のようにショットキー接合性金属近傍で大きく上
にそる形状となる。従って、ショットキー接合性金属側
からGaAsへの正孔の注入という観点からみれば、半絶縁
性基板に接した場合は、ｎ形基板に接した場合よりも、
正孔に対する障壁が低く、正孔が注入されやすいことと
なる。
MESFETは第５図のようなゲート形状を持っている。こ
の形状では、ゲート電圧でFETをカットオフさせるため
に、第５図（ａ）中に斜線でハッチしたところのよう
に、半絶縁性領域上にまでショットキー接合性金属（ゲ
ート電圧３）をはみ出させる必要がある。従って、この
はみだし領域からの正孔注入が、サイドゲート効果の発
生に直接寄与していた。
の形状では、ゲート電圧でFETをカットオフさせるため
に、第５図（ａ）中に斜線でハッチしたところのよう
に、半絶縁性領域上にまでショットキー接合性金属（ゲ
ート電圧３）をはみ出させる必要がある。従って、この
はみだし領域からの正孔注入が、サイドゲート効果の発
生に直接寄与していた。
ところが、第１図のように、ショットキー接合性金属
（ゲート電極３）に接する半絶縁性領域に再結合中心7,
8として働く準位を配置すると、ショットキー接合性金
属から注入された正孔が再結合により、単時間で消滅し
てしまい、サイドゲート効果発生が、大幅に抑制され
る。
（ゲート電極３）に接する半絶縁性領域に再結合中心7,
8として働く準位を配置すると、ショットキー接合性金
属から注入された正孔が再結合により、単時間で消滅し
てしまい、サイドゲート効果発生が、大幅に抑制され
る。
ｐチャネルFETの場合も、以上の議論で正孔と電子の
役割を入れ換えた議論で、同様の作用によりサイドゲー
ト効果の抑制をはかることができる。
役割を入れ換えた議論で、同様の作用によりサイドゲー
ト効果の抑制をはかることができる。
（実施例） 第１図に示されるような、本発明の構造を持つGaAsの
ｎチャネル電界効果トランジスタのドレイン電流のサイ
ドゲート電圧による変化を第６図の（ａ）に示す。ｎ形
導電層は珪素のイオン注入で形成し、ゲート金属はタン
グステンである。また再結合中心となる深い準位は、酸
素のイオン注入で形成した。比較のため、第６図の
（ｂ）には、第５図に示される従来型のFETのドレイン
電流の変化を示す。第６図（ｂ）に示すように従来型の
FETの場合には、サイドゲート電圧がある電圧（この場
合は−3V）以下になると、ドレイン電流の減少が始まる
が、本発明の構造を用いた第６図（ａ）の場合には、そ
れ以上にまでサイドゲート電圧を下げても、ドレイン電
流の減少は見られない。また、再結合中心となる深い準
位を、ホウ素のイオン注入で形成することもでき、その
場合も第６図の（ａ）の場合と同じくドレイン電流の減
少は見られなかた。
ｎチャネル電界効果トランジスタのドレイン電流のサイ
ドゲート電圧による変化を第６図の（ａ）に示す。ｎ形
導電層は珪素のイオン注入で形成し、ゲート金属はタン
グステンである。また再結合中心となる深い準位は、酸
素のイオン注入で形成した。比較のため、第６図の
（ｂ）には、第５図に示される従来型のFETのドレイン
電流の変化を示す。第６図（ｂ）に示すように従来型の
FETの場合には、サイドゲート電圧がある電圧（この場
合は−3V）以下になると、ドレイン電流の減少が始まる
が、本発明の構造を用いた第６図（ａ）の場合には、そ
れ以上にまでサイドゲート電圧を下げても、ドレイン電
流の減少は見られない。また、再結合中心となる深い準
位を、ホウ素のイオン注入で形成することもでき、その
場合も第６図の（ａ）の場合と同じくドレイン電流の減
少は見られなかた。
なお、ｐチャネル電界効果トランジスタについても再
結合中心となる深い準位を形成させるために、酸素をイ
オン注入して作製した。上記のｎチャネル電界効果トラ
ンジスタ同様に発明の効果が認められた。本発明の電界
効果トラジスタは、MESFET以外に半絶縁性基板を用いる
電界効果トランジスタであれば、応用可能である。基板
の半導体材料としても、GaAs以外の他のIII−Ｖ族化合
物半導体、例えばInPでも良い。
結合中心となる深い準位を形成させるために、酸素をイ
オン注入して作製した。上記のｎチャネル電界効果トラ
ンジスタ同様に発明の効果が認められた。本発明の電界
効果トラジスタは、MESFET以外に半絶縁性基板を用いる
電界効果トランジスタであれば、応用可能である。基板
の半導体材料としても、GaAs以外の他のIII−Ｖ族化合
物半導体、例えばInPでも良い。
以上示したように、本発明のFETの構造は、サイドゲ
ート効果抑制には非常に有効である。
ート効果抑制には非常に有効である。
第１図は本発明のSMEFETの構造を示す（ａ）上面図と
（ｂ）断面図、第２図はFETとサイドゲートとの位置関
係を表す断面図、第３図はｎ−ｉ接合を説明するバンド
図、第４図（ａ）はショッキー接合性金属と半絶縁性基
板との接合を説明するバンド図、第４図（ｂ）はショッ
トキー接合性金属とｎ形基板との接合を説明するバンド
図、第５図は従来型のMESFETの形状を表わす（ａ）上面
図と（ｂ）断面図、第６図はサイドゲート電圧によるFE
T特性（Idss）の変動を表わす図で、（ａ）は本発明の
構造の場合、（ｂ）は従来の構造の場合である。 １……ソース電極 ２……ドレイン電極 ３……ゲート電極 ４……ｎ層 ５……ｎチャネルFET ６……サイドゲート 7,8……再結合中心 ９……半絶縁性基板 10……ソース領域 11……ドレイン領域
（ｂ）断面図、第２図はFETとサイドゲートとの位置関
係を表す断面図、第３図はｎ−ｉ接合を説明するバンド
図、第４図（ａ）はショッキー接合性金属と半絶縁性基
板との接合を説明するバンド図、第４図（ｂ）はショッ
トキー接合性金属とｎ形基板との接合を説明するバンド
図、第５図は従来型のMESFETの形状を表わす（ａ）上面
図と（ｂ）断面図、第６図はサイドゲート電圧によるFE
T特性（Idss）の変動を表わす図で、（ａ）は本発明の
構造の場合、（ｂ）は従来の構造の場合である。 １……ソース電極 ２……ドレイン電極 ３……ゲート電極 ４……ｎ層 ５……ｎチャネルFET ６……サイドゲート 7,8……再結合中心 ９……半絶縁性基板 10……ソース領域 11……ドレイン領域
Claims (1)
- 【請求項１】半絶縁性基板上に形成された電界効果トラ
ンジスタにおいて、半絶縁性基板表面の、ゲート金属に
接する半絶縁性領域に再結合中心となる準位を形成する
不純物を添加してあることを特徴とする電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23706188A JP2661184B2 (ja) | 1988-09-20 | 1988-09-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23706188A JP2661184B2 (ja) | 1988-09-20 | 1988-09-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283942A JPH0283942A (ja) | 1990-03-26 |
| JP2661184B2 true JP2661184B2 (ja) | 1997-10-08 |
Family
ID=17009839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23706188A Expired - Fee Related JP2661184B2 (ja) | 1988-09-20 | 1988-09-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661184B2 (ja) |
-
1988
- 1988-09-20 JP JP23706188A patent/JP2661184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0283942A (ja) | 1990-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |