JP2504177B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP2504177B2 JP2504177B2 JP1087107A JP8710789A JP2504177B2 JP 2504177 B2 JP2504177 B2 JP 2504177B2 JP 1087107 A JP1087107 A JP 1087107A JP 8710789 A JP8710789 A JP 8710789A JP 2504177 B2 JP2504177 B2 JP 2504177B2
- Authority
- JP
- Japan
- Prior art keywords
- semi
- fet
- insulating substrate
- field effect
- side gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半絶縁性半導体基板を用いて作成されるシ
ョットキー接合電界効果トランジスタ（MESFET）など
の、電界効果トランジスタ（FET）に見られる、FET間の
干渉効果を抑制し得るFET構造に関するものである。
ョットキー接合電界効果トランジスタ（MESFET）など
の、電界効果トランジスタ（FET）に見られる、FET間の
干渉効果を抑制し得るFET構造に関するものである。
砒化ガリウム（GaAs）をはじめとする、III−Ｖ族化
合物半導体を用いた高速集積回路においては、半絶縁性
の基板上にトランジスタを直接作製している。
合物半導体を用いた高速集積回路においては、半絶縁性
の基板上にトランジスタを直接作製している。
しかし、これら化合物半導体の半絶縁性基板の絶縁性
は、禁制帯の中央付近の深い準位にフェルミレベルを固
定することに依存しており、その意味で完全な絶縁体と
は区別されて、半絶縁性基板と呼ばれている。これら半
絶縁性基板では、外部電界が印加された場合等に、半絶
縁性基板中の深い準位に電荷が出入りして空間電荷が発
生する。この空間電荷はその基板上に作製された、素子
の特性に大きな影響を及ぼす。
は、禁制帯の中央付近の深い準位にフェルミレベルを固
定することに依存しており、その意味で完全な絶縁体と
は区別されて、半絶縁性基板と呼ばれている。これら半
絶縁性基板では、外部電界が印加された場合等に、半絶
縁性基板中の深い準位に電荷が出入りして空間電荷が発
生する。この空間電荷はその基板上に作製された、素子
の特性に大きな影響を及ぼす。
さてGaAs−MESFETをはじめとする、FET系デバイスを
用いた集積回路においては、サイドゲート効果とよばれ
る。素子間の特性干渉効果が有ることが以前から知られ
ている。第２図のような半絶縁性基板９上の、ゲート電
極3,ソース領域10,ドレイン領域11を有するｎチャネルF
ET5に注目した場合、その隣接の素子６（隣接のFET5の
ｎ形導電層等に相当し、これをサイドゲートと呼ぶ）に
負の電位を印加していくと、FET5のドレイン電流が減少
していくという現象がその典型的なものである。このサ
イドゲート効果の原因は、基板との界面の空間電荷によ
るものである。
用いた集積回路においては、サイドゲート効果とよばれ
る。素子間の特性干渉効果が有ることが以前から知られ
ている。第２図のような半絶縁性基板９上の、ゲート電
極3,ソース領域10,ドレイン領域11を有するｎチャネルF
ET5に注目した場合、その隣接の素子６（隣接のFET5の
ｎ形導電層等に相当し、これをサイドゲートと呼ぶ）に
負の電位を印加していくと、FET5のドレイン電流が減少
していくという現象がその典型的なものである。このサ
イドゲート効果の原因は、基板との界面の空間電荷によ
るものである。
ここで少し具体的に、ｎチャネルのFETが半絶縁性基
板の上に直接作製されたときの状況を考えてみる。通常
ｎタイプのチャネルと半絶縁性基板とが接合すれば（ｎ
−ｉ接合）、np接合と類似して第３図のようなバンド図
になる。ｎチャネルのフェルミレベルは、伝導帯の底の
すぐ下にあり、半絶縁性基板のフェルミレベルは禁制帯
の中央付近にある。半絶縁性基板側は負の空間電荷がＷ
の幅で蓄積され、ｎチャネル側はそれを打ち消すべく電
子がｄの幅で空乏化して正の空間電荷が蓄積される。
板の上に直接作製されたときの状況を考えてみる。通常
ｎタイプのチャネルと半絶縁性基板とが接合すれば（ｎ
−ｉ接合）、np接合と類似して第３図のようなバンド図
になる。ｎチャネルのフェルミレベルは、伝導帯の底の
すぐ下にあり、半絶縁性基板のフェルミレベルは禁制帯
の中央付近にある。半絶縁性基板側は負の空間電荷がＷ
の幅で蓄積され、ｎチャネル側はそれを打ち消すべく電
子がｄの幅で空乏化して正の空間電荷が蓄積される。
もし、ここで半絶縁性基板側に負の電位を印加する
と、このｎ−ｉ接合部はちょうどpn接合の逆バイアスの
ように、空間電荷を持った部分が接合の両側でさらに広
がることとなる。ｎチャネル側からみれば、チャネルは
ｎ−ｉ界面によりｎ層が余計に空乏化されて、狭まった
こととなる。このｎチャネルをFETの動作チャネルとす
れば、チャネルの狭まりは、そのFETのドレイン電流の
減少を意味し、これでサイドゲート効果が起きている状
況が説明される。
と、このｎ−ｉ接合部はちょうどpn接合の逆バイアスの
ように、空間電荷を持った部分が接合の両側でさらに広
がることとなる。ｎチャネル側からみれば、チャネルは
ｎ−ｉ界面によりｎ層が余計に空乏化されて、狭まった
こととなる。このｎチャネルをFETの動作チャネルとす
れば、チャネルの狭まりは、そのFETのドレイン電流の
減少を意味し、これでサイドゲート効果が起きている状
況が説明される。
以上のように、ｎ−ｉ接合に直接電圧が印加されれ
ば、ｎチャネルFETのドレイン電流が影響を受けること
がわかる。
ば、ｎチャネルFETのドレイン電流が影響を受けること
がわかる。
しかし、MESFET集積回路においては、実際は隣接の素
子（サイドゲート）は数μｍ以上も離れて存在してい
る。従って、このサイドゲートに印加された電圧が、注
目しているFETのｎ−ｉ接合に到達して、素子間干渉で
あるサイドゲート効果が起こるのには、特別な機構が必
要である。ｎチャネルFETの場合、この機構の一つとし
て、ゲート電極として用いたショットキー接合性金属か
らの、正孔の注入がある。正孔の注入はサイドゲートか
らの電子注入とともに、半絶縁性基板中へのキャリアの
二重注入状態を起こし、その結果ｎ−ｉ界面近傍での負
電荷の蓄積が起こって、ｎ−ｉ接合に直接サイドゲート
電圧が到達するようになる。従来、半絶縁性基板上に作
られてきたFETでは、この正孔注入によりサイドゲート
効果が引き起こされてきた。
子（サイドゲート）は数μｍ以上も離れて存在してい
る。従って、このサイドゲートに印加された電圧が、注
目しているFETのｎ−ｉ接合に到達して、素子間干渉で
あるサイドゲート効果が起こるのには、特別な機構が必
要である。ｎチャネルFETの場合、この機構の一つとし
て、ゲート電極として用いたショットキー接合性金属か
らの、正孔の注入がある。正孔の注入はサイドゲートか
らの電子注入とともに、半絶縁性基板中へのキャリアの
二重注入状態を起こし、その結果ｎ−ｉ界面近傍での負
電荷の蓄積が起こって、ｎ−ｉ接合に直接サイドゲート
電圧が到達するようになる。従来、半絶縁性基板上に作
られてきたFETでは、この正孔注入によりサイドゲート
効果が引き起こされてきた。
また、以上で述べたことは、電子と正孔の役割を入れ
換えれば、ｐチャネルのMESFETの場合も同様である。
換えれば、ｐチャネルのMESFETの場合も同様である。
本発明の目的は、以上述べたような、半絶縁基板上に
作製した場合のサイドゲート効果を抑制し得る構造の電
界効果トランジスタを提供することにある。
作製した場合のサイドゲート効果を抑制し得る構造の電
界効果トランジスタを提供することにある。
本発明は、半絶縁性基板上に形成された電界効果トラ
ンジスタにおいて、導電形不純物添加領域の近傍の半絶
縁性基板領域に、再結合中心として働く深い準位を形成
してあることを特徴としている。
ンジスタにおいて、導電形不純物添加領域の近傍の半絶
縁性基板領域に、再結合中心として働く深い準位を形成
してあることを特徴としている。
ｎチャネルFETの場合、先に述べたようなサイドゲー
トの電圧を、注目しているFETのｎ−ｉ接合に到達させ
るための機構として、ショットキー接合性金属からの正
孔の注入がある。GaAsの場合、ショットキー接合のエネ
ルギー位置は、ほとんどGaAsの表面準位密度で決まり、
それは伝導帯から0.9eV程度と、やや価電子帯寄りであ
る。従って、ショットキー接合性金属側からGaAsへの正
孔の注入という観点からみれば、半絶縁性基板に接した
場合は、正孔に対する障壁が低く、正孔が注入されやす
いこととなる。
トの電圧を、注目しているFETのｎ−ｉ接合に到達させ
るための機構として、ショットキー接合性金属からの正
孔の注入がある。GaAsの場合、ショットキー接合のエネ
ルギー位置は、ほとんどGaAsの表面準位密度で決まり、
それは伝導帯から0.9eV程度と、やや価電子帯寄りであ
る。従って、ショットキー接合性金属側からGaAsへの正
孔の注入という観点からみれば、半絶縁性基板に接した
場合は、正孔に対する障壁が低く、正孔が注入されやす
いこととなる。
一般に、MESFETは第４図のようなゲート形状をもって
いる。１はソース電極、２はドレイン電極、３はゲート
電極、４はｎ形導電層を示している。この形状では、ゲ
ート電圧でFETをカットオフさせるために、第４図中に
斜線でハッチングしたところのように、ｎ形導電層４の
外側の半絶縁性基板上にまでショットキー接合性金属
（ゲート電極３）をはみ出させる必要がある。従って、
このはみ出した領域からの正孔注入が、サイドゲート効
果の発生に直接寄与していた。
いる。１はソース電極、２はドレイン電極、３はゲート
電極、４はｎ形導電層を示している。この形状では、ゲ
ート電圧でFETをカットオフさせるために、第４図中に
斜線でハッチングしたところのように、ｎ形導電層４の
外側の半絶縁性基板上にまでショットキー接合性金属
（ゲート電極３）をはみ出させる必要がある。従って、
このはみ出した領域からの正孔注入が、サイドゲート効
果の発生に直接寄与していた。
第５図には、FET（正確には、ショットキー金属によ
る正孔の注入部）と、サイドゲートとの間の基板中のポ
テンシャルエネルギー分布を示す。注入された正孔は、
第５図に示すように、サイドゲート側の基板中にポテン
シャルエネルギーの平坦な領域をつくり、そこに蓄積し
はじめる。この正孔の蓄積した領域は、サイドゲートの
負電位を半絶縁基板中に広める役目をする。サイドゲー
ト電圧が大きくなって、正孔の注入が激しくなると、こ
の正孔の蓄積した領域はさらに広がり、やがてFET側に
まで到達して、サイドゲート効果を引き起こす。
る正孔の注入部）と、サイドゲートとの間の基板中のポ
テンシャルエネルギー分布を示す。注入された正孔は、
第５図に示すように、サイドゲート側の基板中にポテン
シャルエネルギーの平坦な領域をつくり、そこに蓄積し
はじめる。この正孔の蓄積した領域は、サイドゲートの
負電位を半絶縁基板中に広める役目をする。サイドゲー
ト電圧が大きくなって、正孔の注入が激しくなると、こ
の正孔の蓄積した領域はさらに広がり、やがてFET側に
まで到達して、サイドゲート効果を引き起こす。
ところで第１図で、FET21に注目し、隣接のFET22をFE
T21に対して負電位にしたとき、FET22のｎ形領域（導電
形不純物の添加領域）の近傍の半絶縁性領域に再結合中
心として働く深い準位を配置するとする。FET21側より
注入されてFET22の近傍のポテンシャルの平坦な領域に
蓄積していた正孔の量は再結合により減少する。これに
よりポテンシャルの平坦な領域がサイドゲート電圧の印
加に対して広まるのは抑制されることとなり、結果とし
て、サイドゲート効果発生が大幅に抑制される。
T21に対して負電位にしたとき、FET22のｎ形領域（導電
形不純物の添加領域）の近傍の半絶縁性領域に再結合中
心として働く深い準位を配置するとする。FET21側より
注入されてFET22の近傍のポテンシャルの平坦な領域に
蓄積していた正孔の量は再結合により減少する。これに
よりポテンシャルの平坦な領域がサイドゲート電圧の印
加に対して広まるのは抑制されることとなり、結果とし
て、サイドゲート効果発生が大幅に抑制される。
以上ではサイドゲートとして働くFET22の周辺に再結
合中心を配置することを述べたが、逆に、FET22に対し
てFET21を負電位にしてサイドゲートとした場合には、F
ET21の周辺に再結合中心を配置することが望ましい。こ
のように考えれば、一般的には、すべてのFETの周辺に
再結合中心を配置するのが望ましいことがわかる。
合中心を配置することを述べたが、逆に、FET22に対し
てFET21を負電位にしてサイドゲートとした場合には、F
ET21の周辺に再結合中心を配置することが望ましい。こ
のように考えれば、一般的には、すべてのFETの周辺に
再結合中心を配置するのが望ましいことがわかる。
ｐチャネルFETの場合も、以上の議論で正孔と電子の
役割を入れ換えた議論で、同様の作用によりサイドゲー
ト効果の抑制をはかることができる。
役割を入れ換えた議論で、同様の作用によりサイドゲー
ト効果の抑制をはかることができる。
第１図を参照して本発明の一実施例を説明する。
本実施例は、GaAsの半絶縁性基板９上に形成されたｎ
チャネルの電界効果トランジスタ21,22において、ｎ形
導電層の近傍の半絶縁性基板領域7,8に、再結合中心と
して働く深い準位をそれぞれ形成してある。ｎ形導電層
は珪素のイオン注入で形成し、ゲート金属はタングステ
ンである。また再結合中心となる深い準位は、酸素のイ
オン注入で形成した。
チャネルの電界効果トランジスタ21,22において、ｎ形
導電層の近傍の半絶縁性基板領域7,8に、再結合中心と
して働く深い準位をそれぞれ形成してある。ｎ形導電層
は珪素のイオン注入で形成し、ゲート金属はタングステ
ンである。また再結合中心となる深い準位は、酸素のイ
オン注入で形成した。
このような構造を持つGaAsのｎチャネル電界効果トラ
ンジスタのドレイン電流のサイドゲート電圧による変化
を、第６図（ａ）に示す。比較のため、第６図（ｂ）に
は、特に意図的に再結合中心を形成しなかった従来型の
FETのドレイン電流の変化を示す。第６図（ｂ）に示す
ように再結合中心を形成しなかったFETの場合には、サ
イドゲート電圧がある電圧（この場合は−3V）以下にな
ると、ドレイン電流の減少が始まるが、本発明の構造を
用いた第６図（ａ）の場合には、それ以上にまでサイド
ゲート電圧を下げても、ドレイン電流の減少は見られな
い。
ンジスタのドレイン電流のサイドゲート電圧による変化
を、第６図（ａ）に示す。比較のため、第６図（ｂ）に
は、特に意図的に再結合中心を形成しなかった従来型の
FETのドレイン電流の変化を示す。第６図（ｂ）に示す
ように再結合中心を形成しなかったFETの場合には、サ
イドゲート電圧がある電圧（この場合は−3V）以下にな
ると、ドレイン電流の減少が始まるが、本発明の構造を
用いた第６図（ａ）の場合には、それ以上にまでサイド
ゲート電圧を下げても、ドレイン電流の減少は見られな
い。
以上の実施例では、再結合中心となる深い準位を酸素
のイオン注入で形成したが、再結合中心となる深い準位
を硼素のイオン注入で形成した場合も、第６図の（ａ）
の場合と同じくドレイン電流の減少は見られなかった。
のイオン注入で形成したが、再結合中心となる深い準位
を硼素のイオン注入で形成した場合も、第６図の（ａ）
の場合と同じくドレイン電流の減少は見られなかった。
なおｐチャネル電界効果トランジスタについても同様
に酸素および硼素のイオン注入により再結合中心を形成
したところ、上記のｎチャネル電界効果トランジスタと
同様に発明の効果が認められた。
に酸素および硼素のイオン注入により再結合中心を形成
したところ、上記のｎチャネル電界効果トランジスタと
同様に発明の効果が認められた。
本発明の電界効果トランジスタはMESFET以外にも、半
絶縁性基板を用いる電界効果トランジスタであれば、応
用可能である。基板の半導体材料としても、GaAs以外の
他のIII−Ｖ族化合物半導体、例えばInPでもよい。
絶縁性基板を用いる電界効果トランジスタであれば、応
用可能である。基板の半導体材料としても、GaAs以外の
他のIII−Ｖ族化合物半導体、例えばInPでもよい。
以上示したように、本発明の電界効果トランジスタの
構造は、導電形不純物添加領域の近傍の半絶縁性基板領
域に再結合中心として働く深い準位を形成してあるの
で、サイドゲート効果抑制に非常に有効である。
構造は、導電形不純物添加領域の近傍の半絶縁性基板領
域に再結合中心として働く深い準位を形成してあるの
で、サイドゲート効果抑制に非常に有効である。
第１図は本発明の一実施例であるｎチャネル電界効果ト
ランジスタの構造を示す断面図、 第２図はFETとサイドゲートとの位置関係を表す断面
図、 第３図はｎ−ｉ接合を説明するバンド図、 第４図はMESFETの形状を表す上面図、 第５図は半絶縁性基板中のポテンシャルエネルギーを示
すバンド図、 第６図はサイドゲート電圧によるFET特性の変動を表す
図であり、（ａ）は本発明の構造の場合、（ｂ）は従来
の構造の場合である。 １……ソース電極 ２……ドレイン電極 ３……ゲート電極 ４……ｎ形導電層 5,21,22……ｎチャネルFET ６……サイドゲート 7,8……深い準位が形成された領域 ９……半絶縁性基板
ランジスタの構造を示す断面図、 第２図はFETとサイドゲートとの位置関係を表す断面
図、 第３図はｎ−ｉ接合を説明するバンド図、 第４図はMESFETの形状を表す上面図、 第５図は半絶縁性基板中のポテンシャルエネルギーを示
すバンド図、 第６図はサイドゲート電圧によるFET特性の変動を表す
図であり、（ａ）は本発明の構造の場合、（ｂ）は従来
の構造の場合である。 １……ソース電極 ２……ドレイン電極 ３……ゲート電極 ４……ｎ形導電層 5,21,22……ｎチャネルFET ６……サイドゲート 7,8……深い準位が形成された領域 ９……半絶縁性基板
Claims (1)
- 【請求項１】半絶縁性基板上に形成された電界効果トラ
ンジスタにおいて、導電形不純物添加領域の近傍の半絶
縁性基板領域に、再結合中心として働く深い準位を形成
してあることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087107A JP2504177B2 (ja) | 1989-04-07 | 1989-04-07 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087107A JP2504177B2 (ja) | 1989-04-07 | 1989-04-07 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266561A JPH02266561A (ja) | 1990-10-31 |
| JP2504177B2 true JP2504177B2 (ja) | 1996-06-05 |
Family
ID=13905723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087107A Expired - Fee Related JP2504177B2 (ja) | 1989-04-07 | 1989-04-07 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504177B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01308081A (ja) * | 1988-06-07 | 1989-12-12 | Nec Kansai Ltd | 半導体装置 |
-
1989
- 1989-04-07 JP JP1087107A patent/JP2504177B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02266561A (ja) | 1990-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4755857A (en) | Heterostructure semiconductor device | |
| US4556895A (en) | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor | |
| JPS62128175A (ja) | 半導体装置 | |
| US10566449B2 (en) | Dual-operation depletion/enhancement mode high electron mobility transistor | |
| US5321283A (en) | High frequency JFET | |
| US5349214A (en) | Complementary heterojunction device | |
| EP0130676B1 (en) | Semiconductor device having a hetero junction | |
| US4768071A (en) | Ballistic transport MESFET | |
| JPH0624208B2 (ja) | 半導体装置 | |
| US5101245A (en) | Field effect transistor and method for making same | |
| US5378923A (en) | Semiconductor device including a field effect transistor | |
| US4183033A (en) | Field effect transistors | |
| JP2504177B2 (ja) | 電界効果トランジスタ | |
| US5670804A (en) | PN-junction gate FET | |
| US6121641A (en) | Compound semiconductor field-effect transistor with improved current flow characteristic | |
| JP2661184B2 (ja) | 電界効果トランジスタ | |
| JP2626198B2 (ja) | 電界効果トランジスタ | |
| JP2518381B2 (ja) | 電界効果トランジスタ | |
| JPH02130934A (ja) | ショットキー接合電界効果トランジスタ | |
| JP2913853B2 (ja) | 電界効果トランジスタ | |
| KR20060094980A (ko) | 변형된 반도체 장치 | |
| EP0131111B1 (en) | Semiconductor device having a heterojunction | |
| JP2652974B2 (ja) | 電界効果トランジスタ | |
| JP3053862B2 (ja) | 半導体装置 | |
| EP0121096B1 (en) | Semiconductor contact structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |