JP3030785B2 - 半導体装置 - Google Patents
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- JP3030785B2 JP3030785B2 JP2311566A JP31156690A JP3030785B2 JP 3030785 B2 JP3030785 B2 JP 3030785B2 JP 2311566 A JP2311566 A JP 2311566A JP 31156690 A JP31156690 A JP 31156690A JP 3030785 B2 JP3030785 B2 JP 3030785B2
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Description
【発明の詳細な説明】 〔概要〕 高速であると共に電流駆動能力が大きい半導体装置に
関し、 電子速度のオーバーシュート効果を助長する構成をも
ち、しかも、電流駆動能力が大きい半導体装置を提供す
ることを目的とし、 ゲート直下に在って且つそのソース側に他の部分に比
較して断面積が縮小された箇所をもつ第一の不純物導入
領域と、ソースとゲートとの間に位置して一端が第一の
不純物導入領域に近接して形成され且つ第一の不純物導
入領域に比較して高濃度である第二の不純物導入領域と
を備えてなるよう構成する。
関し、 電子速度のオーバーシュート効果を助長する構成をも
ち、しかも、電流駆動能力が大きい半導体装置を提供す
ることを目的とし、 ゲート直下に在って且つそのソース側に他の部分に比
較して断面積が縮小された箇所をもつ第一の不純物導入
領域と、ソースとゲートとの間に位置して一端が第一の
不純物導入領域に近接して形成され且つ第一の不純物導
入領域に比較して高濃度である第二の不純物導入領域と
を備えてなるよう構成する。
本発明は、高速であると共に電流駆動能力が大きい半
導体装置に関する。
導体装置に関する。
現在、Si−MOSトランジスタ、高電子移動度トランジ
スタ（high electron mobility transistor:HEM
T）、GaAs−MESFET（GaAs−metal semiconductor fie
ld effect transistor）など各種のトランジスタにつ
いて、高速性能を向上する為の研究・開発が盛んに行な
われ、かなりの成果が得られつつあるが、未だ、改良し
なければならない点が数多くあり、例えば、高速化と電
流駆動能力とが相伴わないなどもその一つである。
スタ（high electron mobility transistor:HEM
T）、GaAs−MESFET（GaAs−metal semiconductor fie
ld effect transistor）など各種のトランジスタにつ
いて、高速性能を向上する為の研究・開発が盛んに行な
われ、かなりの成果が得られつつあるが、未だ、改良し
なければならない点が数多くあり、例えば、高速化と電
流駆動能力とが相伴わないなどもその一つである。
一般に、トランジスタを高速化する場合、最も単純な
技法としては、構造を微細化することである。例えば、
ゲート長は約0.1〔μｍ〕程度にまで微細化が進んでい
る。また、不純物導入領域の微細化に関するプロセス技
術も、例えば、FIB（focused ion beam）など、イオ
ン注入技術の進歩に依って、0.1〔μｍ〕以下の微細な
領域にイオン注入することが可能になっている。
技法としては、構造を微細化することである。例えば、
ゲート長は約0.1〔μｍ〕程度にまで微細化が進んでい
る。また、不純物導入領域の微細化に関するプロセス技
術も、例えば、FIB（focused ion beam）など、イオ
ン注入技術の進歩に依って、0.1〔μｍ〕以下の微細な
領域にイオン注入することが可能になっている。
このように、トランジスタの微細化が進展すると、キ
ャリヤの輸送形態に非定常的な現象が強く現れてきて、
その一つにキャリヤ速度のオーバーシュートと呼ばれる
現象が知られている。例えば、Siを材料とするトランジ
スタでは、ゲート長が約0.1〔μｍ〕以下で、また、GaA
sを材料とするトランジスタでは、同じく0.5〔μｍ〕以
下で、高電界中の電子速度がバルク結晶中での定常状態
に於ける電子速度を大きく上回ることが知られている。
ャリヤの輸送形態に非定常的な現象が強く現れてきて、
その一つにキャリヤ速度のオーバーシュートと呼ばれる
現象が知られている。例えば、Siを材料とするトランジ
スタでは、ゲート長が約0.1〔μｍ〕以下で、また、GaA
sを材料とするトランジスタでは、同じく0.5〔μｍ〕以
下で、高電界中の電子速度がバルク結晶中での定常状態
に於ける電子速度を大きく上回ることが知られている。
そこで、微細化された高速トランジスタでは、前記し
た現象を利用してキャリヤ速度を向上し、延いては、ト
ランジスタの高速性能、或いは、高周波性能を高める試
みがなされている。
た現象を利用してキャリヤ速度を向上し、延いては、ト
ランジスタの高速性能、或いは、高周波性能を高める試
みがなされている。
この場合、バルク結晶中に高電界領域を生成させるこ
とが必要であり、例えば、GaAsバルク結晶を用いた二端
子素子で、ガン効果のしきい値電界を局所的に生成させ
る為、素子の断面積を場所に依って変えた構成の機能発
振素子が現れている（要すれば、M.Shoji,IEEE Trans.
Electron Devices,vol.ED−14,No.9,pp.535−546,Oct.
1967」、を参照）。
とが必要であり、例えば、GaAsバルク結晶を用いた二端
子素子で、ガン効果のしきい値電界を局所的に生成させ
る為、素子の断面積を場所に依って変えた構成の機能発
振素子が現れている（要すれば、M.Shoji,IEEE Trans.
Electron Devices,vol.ED−14,No.9,pp.535−546,Oct.
1967」、を参照）。
第14図は前記した機能発振素子を例示する要部切断斜
面図を表している。
面図を表している。
この機能発振素子では、素子の断面積を場所に依って
変えることで、その領域の抵抗値を変化させ、狭い部分
では高電界を、広い部分では低電界を発生させるように
している。
変えることで、その領域の抵抗値を変化させ、狭い部分
では高電界を、広い部分では低電界を発生させるように
している。
このような技術的背景の下に、本発明者は、HEMTに於
いて、ゲート直下のソース近傍に絶縁化された微細な領
域を設け、且つ、チャネル幅を狭めることで、その領域
の電界を高め、キャリヤ速度のオーバーシュート効果を
促進した構造を提供した（要すれば、「Y.Awano,IEEE
Cornell Univ.Conf.,pp.46−55,1989」、を参照）。
いて、ゲート直下のソース近傍に絶縁化された微細な領
域を設け、且つ、チャネル幅を狭めることで、その領域
の電界を高め、キャリヤ速度のオーバーシュート効果を
促進した構造を提供した（要すれば、「Y.Awano,IEEE
Cornell Univ.Conf.,pp.46−55,1989」、を参照）。
第15図は本発明者が提案した前記HEMTに関する技術を
適用して作成したGaAs−MESFETの要部切断平面図を表し
ている。
適用して作成したGaAs−MESFETの要部切断平面図を表し
ている。
図に於いて、１はｎ−GaAs導電領域、1Aは導電領域１
に於けるゲート直下のソース側に狭幅部分を生成させる
ためのノッチ、２はソース電極、３はドレイン電極、４
はゲート電極をそれぞれ示している。
に於けるゲート直下のソース側に狭幅部分を生成させる
ためのノッチ、２はソース電極、３はドレイン電極、４
はゲート電極をそれぞれ示している。
図から明らかなように、導電領域１は、そのゲート電
極４の直下に於けるソース電極２側にノッチ1Aを形成す
ることで狭幅化され、そこでは高電界が生成されて電子
速度が飛躍的に上昇することが確認されている。
極４の直下に於けるソース電極２側にノッチ1Aを形成す
ることで狭幅化され、そこでは高電界が生成されて電子
速度が飛躍的に上昇することが確認されている。
第15図について説明したMESFETでは、前記したよう
に、電子速度を大きく向上させることができた。然しな
がら、この構成に依った場合、ゲート電極４の下に電子
を送り込むソース側の電流供給能力が低く、大電流の電
流連続条件を満たすまでソース抵抗が追従しきれないこ
とから、電流駆動能力、即ち、ドレイン電流や相互コン
ダクタンスの点では制限されたものとなっている。
に、電子速度を大きく向上させることができた。然しな
がら、この構成に依った場合、ゲート電極４の下に電子
を送り込むソース側の電流供給能力が低く、大電流の電
流連続条件を満たすまでソース抵抗が追従しきれないこ
とから、電流駆動能力、即ち、ドレイン電流や相互コン
ダクタンスの点では制限されたものとなっている。
第16図は第15図に見られるMESFETについてモンテカル
ロ・シミュレーションを行なって得られた電子速度の分
布説明図を表し、縦軸には電子速度を採ってあり、横軸
方向は図示されたMESFETと一致している。尚、第15図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
ロ・シミュレーションを行なって得られた電子速度の分
布説明図を表し、縦軸には電子速度を採ってあり、横軸
方向は図示されたMESFETと一致している。尚、第15図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
図に於いて、Lgはゲート長、Wgはゲート幅、Wgnはノ
ッチ1Aが在る部分のゲート幅をそれぞれ示している。
ッチ1Aが在る部分のゲート幅をそれぞれ示している。
図にも記載してあるが、このMESFETに於ける主要なデ
ータは、 Lg :0.22〔μｍ〕 Wgn:0.1〔μｍ〕 Wg/Wgn:3 であり、また、図に矢印で指示したものは、すじ状にな
った高速電子である。
ータは、 Lg :0.22〔μｍ〕 Wgn:0.1〔μｍ〕 Wg/Wgn:3 であり、また、図に矢印で指示したものは、すじ状にな
った高速電子である。
この図から明瞭に把握できることは、ゲート電極４の
下では電子の数が大変に少なくなっていることであっ
て、このようなことからも電流駆動能力に問題があるこ
とは理解されよう。
下では電子の数が大変に少なくなっていることであっ
て、このようなことからも電流駆動能力に問題があるこ
とは理解されよう。
因に、通常のMESFETでは、第15図及び第16図について
説明したようなことは起こらない。
説明したようなことは起こらない。
第17図は通常のMESFETについてモンテカルロ・シミュ
レーションを行なって得られた電子速度の分布説明図を
表し、第16図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
レーションを行なって得られた電子速度の分布説明図を
表し、第16図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
図からも明らかなように、第17図に見られるMESFETと
第16図に見られるMESFETとでは、ノッチ1Aの有無のみが
相違しているものであり、他は全く同じである。
第16図に見られるMESFETとでは、ノッチ1Aの有無のみが
相違しているものであり、他は全く同じである。
第17図に見られるMESFETに於けるゲート電極４の下に
在る電子は、電子速度が低いものの、その数は、第16図
に見られるMESFETと比較し、かなり多いことが看取され
よう。
在る電子は、電子速度が低いものの、その数は、第16図
に見られるMESFETと比較し、かなり多いことが看取され
よう。
本発明は、電子速度のオーバーシュート効果を助長す
る構成をもち、しかも、電流駆動能力が大きい半導体装
置を提供しようとする。
る構成をもち、しかも、電流駆動能力が大きい半導体装
置を提供しようとする。
本発明に依る半導体装置に於いては、 ゲート（例えばゲート電極４）直下に在って且つその
ソース（例えばソース電極２）側に他の部分に比較して
断面積が縮小された箇所（例えばノッチ1Aが形成されて
いる部分）をもつ第一の不純物導入領域（例えばｎ−Ga
As導電領域１）と、ソースとゲートとの間に位置して一
端が第一の不純物導入領域に近接して形成され且つ第一
の不純物導入領域に比較して高濃度である第二の不純物
導入領域（例えばn+−GaAs高不純物濃度領域５）とを備
えてなり、第一の不純物導入領域に於ける断面積が縮小
された箇所のソース・ドレイン方向の長さが第二の不純
物導入領域中のキャリヤの第一の不純物導入領域中に於
ける拡散長以下に選択されてなることを特徴とする。
ソース（例えばソース電極２）側に他の部分に比較して
断面積が縮小された箇所（例えばノッチ1Aが形成されて
いる部分）をもつ第一の不純物導入領域（例えばｎ−Ga
As導電領域１）と、ソースとゲートとの間に位置して一
端が第一の不純物導入領域に近接して形成され且つ第一
の不純物導入領域に比較して高濃度である第二の不純物
導入領域（例えばn+−GaAs高不純物濃度領域５）とを備
えてなり、第一の不純物導入領域に於ける断面積が縮小
された箇所のソース・ドレイン方向の長さが第二の不純
物導入領域中のキャリヤの第一の不純物導入領域中に於
ける拡散長以下に選択されてなることを特徴とする。
前記手段を採ることに依り、本発明の半導体装置は、
チャネル幅を狭めて電界を高くして電子速度の向上を図
った構成にしてあるにも拘わらず、チャネル入口、即
ち、ゲートのソース側には高濃度不純物領域が設けられ
ていてソース抵抗は低くなっていることから、電流供給
能力は向上し、大電流を連続して送り込むことができ、
大きな電流駆動能力を発揮できる。また、ソース・ゲー
ト間の高濃度不純物領域の存在でキャリヤ温度は低く抑
えられ、キャリヤがホットにならないから雑音特性も向
上させることができる。
チャネル幅を狭めて電界を高くして電子速度の向上を図
った構成にしてあるにも拘わらず、チャネル入口、即
ち、ゲートのソース側には高濃度不純物領域が設けられ
ていてソース抵抗は低くなっていることから、電流供給
能力は向上し、大電流を連続して送り込むことができ、
大きな電流駆動能力を発揮できる。また、ソース・ゲー
ト間の高濃度不純物領域の存在でキャリヤ温度は低く抑
えられ、キャリヤがホットにならないから雑音特性も向
上させることができる。
第１図は本発明一実施例の要部切断平面図を表し、第
15図乃至第17図に於いて用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
15図乃至第17図に於いて用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
図に於いて、５はn+−GaAs高不純物濃度領域、６はn+
−GaAs寄生抵抗低減領域をそれぞれ示している。
−GaAs寄生抵抗低減領域をそれぞれ示している。
本実施例に見られるように、ソース・ゲート間に於い
て、ソースからノッチ1Aの端まで達するn+−GaAs高不純
物濃度領域５を形成することで、はじめて大電流の連続
条件が満足される。尚、ゲート・ドレイン間のn+−GaAs
寄生抵抗低減領域６は、文字通り寄生抵抗を減少させる
為のもので、必要に応じて形成すれば良い。
て、ソースからノッチ1Aの端まで達するn+−GaAs高不純
物濃度領域５を形成することで、はじめて大電流の連続
条件が満足される。尚、ゲート・ドレイン間のn+−GaAs
寄生抵抗低減領域６は、文字通り寄生抵抗を減少させる
為のもので、必要に応じて形成すれば良い。
第２図はモンテカルロ・シミュレーションを行なって
得られたn+−ｎ−n+の導電型をもったCaAs領域内での電
子分布図を表し、縦軸にはキャリヤ濃度を、横軸には距
離をそれぞれ採ってある。
得られたn+−ｎ−n+の導電型をもったCaAs領域内での電
子分布図を表し、縦軸にはキャリヤ濃度を、横軸には距
離をそれぞれ採ってある。
このデータを得た際の試料である第１図の半導体装置
に於けるｎ−GaAs導電領域１のソース・ドレイン方向の
厚さＬは0.1〔μｍ〕であって、このようにｎ−GaAs導
電領域１が充分に薄い場合には、両側、即ち、n+−GaAs
高不純物濃度領域５及びn+−GaAs寄生抵抗低減領域６か
らの電子の拡散に依る滲み出しが顕著になり、たとい、
不純物濃度差に依る拡散ポテンシャル・バリヤがあって
も、この厚さ以下、即ち、Ｌ＝0.1〔μｍ〕以下の距離
では、電子は充分に乗り越えて滲み出せることが明瞭に
看取される。
に於けるｎ−GaAs導電領域１のソース・ドレイン方向の
厚さＬは0.1〔μｍ〕であって、このようにｎ−GaAs導
電領域１が充分に薄い場合には、両側、即ち、n+−GaAs
高不純物濃度領域５及びn+−GaAs寄生抵抗低減領域６か
らの電子の拡散に依る滲み出しが顕著になり、たとい、
不純物濃度差に依る拡散ポテンシャル・バリヤがあって
も、この厚さ以下、即ち、Ｌ＝0.1〔μｍ〕以下の距離
では、電子は充分に乗り越えて滲み出せることが明瞭に
看取される。
このようなことから、ノッチ1Aの長さはn+−GaAs高濃
度不純物領域５とｎ−GaAs導電領域１からなるn+−ｎ接
合に於けるｎ−GaAs導電領域１内のキャリヤ拡散距離以
下であることが必要である。換言すると、n+−GaAs高濃
度不純物領域５中のキャリヤがｎ−GaAs導電領域１に入
った場合、そこでの拡散長以下にすることである。
度不純物領域５とｎ−GaAs導電領域１からなるn+−ｎ接
合に於けるｎ−GaAs導電領域１内のキャリヤ拡散距離以
下であることが必要である。換言すると、n+−GaAs高濃
度不純物領域５中のキャリヤがｎ−GaAs導電領域１に入
った場合、そこでの拡散長以下にすることである。
第３図は本発明の他の実施例を説明する為の要部切断
平面図を表し、第１図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。
平面図を表し、第１図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。
本実施例は第１図に見られる実施例に於けるノッチ1A
と形状は異なるが同じ作用をするノッチ1Bが複数個設け
られている例である。尚、このノッチ1Bは基板と同様な
半絶縁性GaAsで構成されている。
と形状は異なるが同じ作用をするノッチ1Bが複数個設け
られている例である。尚、このノッチ1Bは基板と同様な
半絶縁性GaAsで構成されている。
第４図乃至13図は本発明一実施例を製造する場合につ
いて説明する為の工程要所に於けるMESFETの要部切断平
面図（第４図、第６図、第８図、第10図、第12図）並び
に要部切断側面図（第５図、第７図、第９図、第11図、
第13図）を表し、以下、これ等の図を参照しつつ解説す
る。
いて説明する為の工程要所に於けるMESFETの要部切断平
面図（第４図、第６図、第８図、第10図、第12図）並び
に要部切断側面図（第５図、第７図、第９図、第11図、
第13図）を表し、以下、これ等の図を参照しつつ解説す
る。
第４図参照 ４−（１） イオン注入法を適用することに依り、半絶縁性GaAs基
板11にｎ−GaAs領域12を形成する。
板11にｎ−GaAs領域12を形成する。
このイオン注入に関するデータを例示すると次の通り
である。
である。
イオン:Si ドーズ量:1.75×1012〔cm-2〕 加速エネルギ:50〔KeV〕 第５図参照 ５−（１） FIB法を適用することに依り、ノッチ形成予定部分に
酸素イオンの描画注入を行なってノッチ12Aを形成す
る。
酸素イオンの描画注入を行なってノッチ12Aを形成す
る。
第６図及び第７図参照 ６−（１） フォト・リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依り、ノッチ12Aの位置に合わせた
ゲート・パターンの開口をもつフォト・レジスト膜を形
成する。
スを適用することに依り、ノッチ12Aの位置に合わせた
ゲート・パターンの開口をもつフォト・レジスト膜を形
成する。
６−（２） 真空蒸着法を適用することに依り、厚さ例えば0.3
〔μｍ〕程度のＷ膜を形成する。
〔μｍ〕程度のＷ膜を形成する。
６−（３） フォト・レジスト膜を溶解・除去することに依るリフ
ト・オフ法を適用することに依り、Ｗ膜のパターニング
を行なってゲート電極13を形成する。尚、ゲート電極13
の長さ、即ち、ゲート長方向の幅は0.1〔μｍ〕であ
る。
ト・オフ法を適用することに依り、Ｗ膜のパターニング
を行なってゲート電極13を形成する。尚、ゲート電極13
の長さ、即ち、ゲート長方向の幅は0.1〔μｍ〕であ
る。
第８図及び第９図参照 ８−（１） プラズマ化学気相堆積（plasma chemical vapour
deposition:PCVD）法を適用することに依り、厚さ例え
ば0.3〔μｍ〕のSiO2膜を形成する。
deposition:PCVD）法を適用することに依り、厚さ例え
ば0.3〔μｍ〕のSiO2膜を形成する。
８−（２） エッチング・ガスをSF6とする反応イオン・エッチン
グ（reactive ion etching:RIE）法を適用することに
依り、SiO2膜の異方性エッチングを行なってゲート電極
13の側面のみを覆うSiO2からなるサイド・ウォール膜14
を残す。
グ（reactive ion etching:RIE）法を適用することに
依り、SiO2膜の異方性エッチングを行なってゲート電極
13の側面のみを覆うSiO2からなるサイド・ウォール膜14
を残す。
８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依り、高不純物濃度領域の形成予定
部分に開口15Aをもつフォト・レジスト膜15を形成す
る。
スを適用することに依り、高不純物濃度領域の形成予定
部分に開口15Aをもつフォト・レジスト膜15を形成す
る。
第10図及び第11図参照 10−（１） イオン注入法を適用することに依り、フォト・レジス
ト膜15をマスクとしてSiイオンの打ち込みを行なって、
n+−GaAs高濃度不純物領域16及びn+−GaAs寄生抵抗低減
領域17を形成する。尚、この場合の不純物濃度は例えば
２×1018〔cm-3〕である。
ト膜15をマスクとしてSiイオンの打ち込みを行なって、
n+−GaAs高濃度不純物領域16及びn+−GaAs寄生抵抗低減
領域17を形成する。尚、この場合の不純物濃度は例えば
２×1018〔cm-3〕である。
第12図及び第13図参照 12−（１） 有機溶剤に依ってフォト・レジスト膜15を除去してか
ら、水素雰囲気中で800〔℃〕、20〔分〕の注入イオン
活性化熱処理を行い、フォト・リソグラフィ技術に於け
るレジスト・プロセス、真空蒸着法、リフト・オフ法な
ど一連の技術を適用することに依って、AuGe/Auからな
るソース電極18及びドレイン電極19を形成する。尚、Au
Ge/Auの厚さは150〔Å〕/3000〔Å〕である。
ら、水素雰囲気中で800〔℃〕、20〔分〕の注入イオン
活性化熱処理を行い、フォト・リソグラフィ技術に於け
るレジスト・プロセス、真空蒸着法、リフト・オフ法な
ど一連の技術を適用することに依って、AuGe/Auからな
るソース電極18及びドレイン電極19を形成する。尚、Au
Ge/Auの厚さは150〔Å〕/3000〔Å〕である。
12−（２） 温度450〔℃〕、時間３分の合金化熱処理を行なって
完成する。
完成する。
このようにすることで、第１図に見られる実施例のME
SFETが得られるのであるが、第３図に見られる実施例を
作成するには、FIB法に依る酸素イオンの描画注入のパ
ターンを変えるだけで良い。
SFETが得られるのであるが、第３図に見られる実施例を
作成するには、FIB法に依る酸素イオンの描画注入のパ
ターンを変えるだけで良い。
前記実施例では、GaAs−MESFETについて説明したが、
この他、本発明はHEMT、MOSFET、MISFET、DMTなど全て
の電界効果トランジスタに適用することができる。
この他、本発明はHEMT、MOSFET、MISFET、DMTなど全て
の電界効果トランジスタに適用することができる。
本発明に依る半導体装置に於いては、ゲート直下に在
って且つそのソース側に他の部分に比較して断面積が縮
小された箇所をもつ第一の不純物導入領域と、 ソースとゲートとの間に位置して一端が第一の不純物
導入領域に近接して形成され且つ第一の不純物導入領域
に比較して高濃度である第二の不純物導入領域とを備え
てなり、第一の不純物導入領域に於ける断面積が縮小さ
れた箇所のソース・ドレイン方向の長さが第二の不純物
導入領域中のキャリヤの第一の不純物導入領域中に於け
る拡散長以下に選択される。
って且つそのソース側に他の部分に比較して断面積が縮
小された箇所をもつ第一の不純物導入領域と、 ソースとゲートとの間に位置して一端が第一の不純物
導入領域に近接して形成され且つ第一の不純物導入領域
に比較して高濃度である第二の不純物導入領域とを備え
てなり、第一の不純物導入領域に於ける断面積が縮小さ
れた箇所のソース・ドレイン方向の長さが第二の不純物
導入領域中のキャリヤの第一の不純物導入領域中に於け
る拡散長以下に選択される。
前記構成を採ることに依り、本発明の半導体装置は、
チャネル幅を狭めて電界を高くして電子速度の向上を図
った構成にしてあるにも拘わらず、チャネル入口、即
ち、ゲートのソース側には高濃度不純物領域が設けられ
ていてソース抵抗は低くなっていることから、電流供給
能力は向上し、大電流を連続して送り込むことができ、
大きな電流駆動能力を発揮できる。また、ソース・ゲー
ト間の高濃度不純物領域の存在でキャリヤ温度は低くな
り、キャリヤがホットにならないから、雑音特性も向上
させることができる。
チャネル幅を狭めて電界を高くして電子速度の向上を図
った構成にしてあるにも拘わらず、チャネル入口、即
ち、ゲートのソース側には高濃度不純物領域が設けられ
ていてソース抵抗は低くなっていることから、電流供給
能力は向上し、大電流を連続して送り込むことができ、
大きな電流駆動能力を発揮できる。また、ソース・ゲー
ト間の高濃度不純物領域の存在でキャリヤ温度は低くな
り、キャリヤがホットにならないから、雑音特性も向上
させることができる。
第１図は本発明一実施例の要部切断平面図、第２図はモ
ンテカルロ・シミュレーションを行なって得られたn+−
ｎ−n+の導電型をもったGaAs領域内での電子分布図、第
３図は本発明の他の実施例を説明する為の要部切断平面
図、第４図乃至13図は本発明一実施例を製造する場合に
ついて説明する為の工程要所に於けるMESFETの要部切断
平面図（第４図、第６図、第８図、第10図、第12図）並
びに要部切断側面図（第５図、第７図、第９図、第11
図、第13図）、第14図は前記した機能発振素子を例示す
る要部切断斜面図、第15図は本発明者が提案したHEMTに
関する技術を適用して作成したGaAs−MESFETの要部切断
平面図、第16図は第15図に見られるMESFETについてモン
テカルロ・シミュレーションを行なって得られた電子速
度の分布説明図、第17図は通常のMESFETについてモンテ
カルロ・シミュレーションを行なって得られた電子速度
の分布説明図を表している。 図に於いて、１はｎ−GaAs導電領域、1Aは導電領域１に
於けるゲート直下のソース側に狭幅部分を生成させるた
めのノッチ、２はソース電極、３はドレイン電極、４は
ゲート電極、５はn+−GaAs高不純物濃度領域、６はn+−
GaAs寄生抵抗低減領域、Lgはゲート長、Wgはゲート幅、
Wgnはノッチ1Aが在る部分のゲート幅をそれぞれ示して
いる。
ンテカルロ・シミュレーションを行なって得られたn+−
ｎ−n+の導電型をもったGaAs領域内での電子分布図、第
３図は本発明の他の実施例を説明する為の要部切断平面
図、第４図乃至13図は本発明一実施例を製造する場合に
ついて説明する為の工程要所に於けるMESFETの要部切断
平面図（第４図、第６図、第８図、第10図、第12図）並
びに要部切断側面図（第５図、第７図、第９図、第11
図、第13図）、第14図は前記した機能発振素子を例示す
る要部切断斜面図、第15図は本発明者が提案したHEMTに
関する技術を適用して作成したGaAs−MESFETの要部切断
平面図、第16図は第15図に見られるMESFETについてモン
テカルロ・シミュレーションを行なって得られた電子速
度の分布説明図、第17図は通常のMESFETについてモンテ
カルロ・シミュレーションを行なって得られた電子速度
の分布説明図を表している。 図に於いて、１はｎ−GaAs導電領域、1Aは導電領域１に
於けるゲート直下のソース側に狭幅部分を生成させるた
めのノッチ、２はソース電極、３はドレイン電極、４は
ゲート電極、５はn+−GaAs高不純物濃度領域、６はn+−
GaAs寄生抵抗低減領域、Lgはゲート長、Wgはゲート幅、
Wgnはノッチ1Aが在る部分のゲート幅をそれぞれ示して
いる。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/812 H01L 21/338
Claims (1)
- 【請求項１】ゲート直下に在って且つそのソース側に他
の部分に比較して断面積が縮小された箇所をもつ第一の
不純物導入領域と、 ソースとゲートとの間に位置して一端が第一の不純物導
入領域に近接して形成され且つ第一の不純物導入領域に
比較して高濃度である第二の不純物導入領域とを備えて
なり、 第一の不純物導入領域に於ける断面積が縮小された箇所
のソース・ドレイン方向の長さが第二の不純物導入領域
中のキャリヤの第一の不純物導入領域中に於ける拡散長
以下に選択されてなること を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311566A JP3030785B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311566A JP3030785B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188634A JPH04188634A (ja) | 1992-07-07 |
| JP3030785B2 true JP3030785B2 (ja) | 2000-04-10 |
Family
ID=18018779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311566A Expired - Fee Related JP3030785B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030785B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000011749A (ko) * | 1998-07-16 | 2000-02-25 | 하기와라 세이지 | 일체포장에폭시수지조성물 |
-
1990
- 1990-11-19 JP JP2311566A patent/JP3030785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04188634A (ja) | 1992-07-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |