JPH04188634A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ 高速であると共に電流駆動能力が大きい半導体装置に関
し、 電子速度のオーバーシュート効果を助長する構成をもち
、しかも、電流駆動能力が大きい半導体装置を提供する
ことを目的とし、 ゲート直下に在って且つそのソース側に他の部分に比較
して断面積が縮小された箇所をもつ第一の不純物導入領
域と、ソースとゲートとの間に位置して一端が第一の不
純物導入領域に近接して形成され且つ第一の不純物導入
領域に比較して高濃度である第二の不純物導入領域とを
備えてなるよう構成する。

［産業上の利用分野］ 本発明は、高速であると共に電流駆動能力が大きい半導
体装置に関する。

現在、５１−Ｍ２Ｓ）ランジスタ、高電子移動度トラン
ジスタ（ｈｉｇｈ　　ｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔ
ｙ　　ｔｒａｎｓｉｓｔｏｒ：ＨＥＭ’、Ｔ）　、Ｇａ
Ａｓ−ＭＥＳＦＥＴ　　（ＧａＡｓ　−ｍｅｔａｌ　　
　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　　　ｆ　　１ｅｌｄ　
　ｅｆｆｅｃｔ　　ｔｒａｎｓｉｓｔｏｒ）など各種の
トランジスタについて、高速性能を向上する為の研究・
開発が盛んに行なわれ、かなりの成果が得られつ１）あ
るが、未だ、改良しなけれ１よならない点が数多くあり
、例えば、高速化と電流駆動能力とが相伴わないなども
その〜つである。

：従来の技術； 一般に、トランジスタを高速化する場合、最も単純な技
法としては、構造を微細化することである。例えば、ゲ
ート長は約０．１０μｍ］程度にまで微細化が進んでい
る。また、不純物導入領域の微細化に関するプロセス技
術も、例えば、ＦＮＢ　（ｆｏｃｕｓｅｄ　　ｉｏｎ　
　ｂｅａｒｎ）など、イオン注入技術の進歩に依って、
０．１１μｍ］以トの微細な領域にイオン注入すること
が可能になっている。

このように、トランジスタの微細化が進展すると、キャ
リヤの輸送形態に非定常的な現象が強く現れてきて、そ
の一つにキャリヤ速度のオーバーシュートと呼ばれる現
象が知られている。例えば、Ｓｉを材料とするｌランジ
スタでは、ゲート長が約０．１　［μｍｌ以下で、また
、ＧａＡｓを材料とするトランジスタでは、同しく　０
．５　’、Ｂｍ’。

以下で、高電界中の電子速度がバルク結晶中での定常状
態に於ける電子速度を大きく」−回ることが知られてい
る。

そこで、微細化された高速トランジスタで：′：、、前
記した現象を利用してキャリヤ速度を向上し、延いては
、トランジスタの高速性能、或いは、高周波性能を高め
る試みがなされ−ζいる。

この場合、バルク結晶中に高電界領域を生成させること
が必要であり、例えば、ＧａＡｓバルク結晶を用いた二
端子素子で、ガン効果のしきい値電界を局所的に生成さ
せる為、素子の断面積を場所に依って変えた構成の機能
発振素子が現れている（要すれば、［Ｍ、５ｈｏｊｉ、
ＩＥＥＥ　　Ｔｒａｎｓ、　　　Ｅｌｅｃｔｒｏｎ　　
Ｄｅｖｉｃｅｓ。

ｖｏ　１．、ＥＤ　−１，４，Ｎｏ、９．Ｔ）Ｐ、５３
５−５４６、Ｏｃｔ、１．９６７ｊ、を参照）。

第１４図は前記した機能発振素子を例示する要部切断斜
面図を表している。

この機能発振素子では、素子の断面積を場所に依って変
えることで、その領域の抵抗値を変化させ、狭い部分で
は高電界を、広い部分では低電界を発汁させるようにし
ている。

このような技術的背景の下に、本発明者は、ＨＥＭＴに
於いて、ゲート直下のソース近傍に絶縁化された微細な
領域を設け、且つ、チャネル幅を狭めることで、その領
域の電界を高め、キャリヤ速度のオーバーシュート効果
を促進した構造を提供した（要すれば、’Ｙ、Ａｗａｎ
ｏ、ＩＥＥＥＣｏｒｎｅｌｌ　　ＴＪｎｉｖ、Ｃｏｎｆ
、、ｐｐ。

４６−５５．１９８９Ｊ、を参照）。

第１５図は本発明者が提案した前記ＨＥＭＴに関する技
術を適用して作成したＧ　ａ　Ａ　ｓ　−Ｍ’、　Ｅ　
５ＦＥＴの要部切断平面図を表している。

図に於いて、ｌはｎ−ＧａＡｓ導電領域、ＩＡは導ｔＨ
域１に於けるゲート直下のソース側に狭幅部分を生成さ
せるためのノツチ、２はソース電極、３はドレイン電極
、４はゲート電極をそれぞれ示している。

図から明らかなように、導電領域１は、そのゲート電極
４の直下に於けるソース電極２側にノツチＩＡを形成す
ることで狭幅化され、そこでは高電界が生成されて電子
速度が飛躍的に上昇することが確認されている。

〔発明が解決しようとする課題〕

第１５図について説明したＭＥＳＦＥＴでは、前記した
ように、電子速度を太き（向上さ廿ることができた。然
しなから、この構成に依った場合、ゲート電極４の下に
電子を送り込むソース側の電流供給能力が低く、大電流
の電流連続条件を満たすまでソース抵抗が追従しきれな
いことから、電流駆動能力、即ち、ドレイン電流や相互
コンダクタンスの点では制限されたものとなっている。

第１６図は第１５図に見られるＭＥＳＦＥＴについてモ
ンテカルロ・シミュレーションを行なって得られた電子
速度の分布説明図を表し、縦軸には電子速度を採ってあ
り、横軸方向は図示されたＭ、ＥＳＦＥＴと一致してい
る。尚、第１５図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。

図に於いて、Ｌ、はゲート長、Ｗ９はゲート幅、Ｗ９．
、はノツチＩＡが在る部分のゲート幅をそれぞれ示して
いる。

図にも記載しであるが、二〇ＭＥＳＦＥＴに於ける主要
なデータは、 Ｌ、：Ｑ、２２　Ｃμｍ］ ｗ、、、：　０．１　（μｍ） Ｗ、／Ｗ、ア：３ であり、また、図に矢印で指示したものは、すし状にな
った高速電子である。

この図から明瞭に把握できることは、ゲート電極４の下
では電子の数が大変に少なくなっていることであって、
このようなことからも電流駆動能力に問題があることは
理解されよう。

因に、通常のＭＥＳＦＥＴでは、第１５図及び第１６図
について説明したようなことは起こらない。

第１７図は通常のＭＥＳＦＥＴについてモンテカルロ・
シミュレーションを行なって得られた電子速度の分布説
明図を表し、第１６図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。

図からも明らかなように、第１７図に見られるＭＥＳＦ
ＥＴと第１６図に見られるＭＥＳＦＥＴとでは、ノツチ
ＩＡのを無のみが相違しているものであり、他は全く同
じである。

第１７図に見られるＭＥＳＦＥＴに於けるゲート電極４
の下に在る電子は、電子速度が低いものの、その数は、
第１６図に見られるＭＥＳＦＥＴと比較し、かなり多い
ことが看取されよう。

本発明は、電子速度のオーバーシュート効果を助長する
構成をもち、しかも、電流駆動能力が大きい半導体装置
を提供しようとする。

〔課題を解決するための手段〕

本発明に依る半導体装置に於いては、 （１）ゲート（例えばゲート電極４）直下に在って且つ
そのソース（例えばソース電極２）側に他の部分に比較
して断面積が縮小された箇所（例えばノツチＩＡが形成
されている部分）をもつ第一の不純物導入領域（例えば
ｎ　−Ｇ　ａ　Ａ　Ｓ導電領域１）と、 ソースとゲートとの間に位置して一端が第一の不純物導
入領域に近接して形成され且つ第一の不純物導入領域に
比較して高濃度である第二の不純物導入領域（例えばｎ
”　−ＧａＡｓ高不純物濃度領域５）と、 を備えてなるか、或いは、 （２）前記（１）に於いて、断面積が縮小された箇所を
もつ第一の不純物導入領域に於ける該箇所のソース・ド
レイン方向の長さが第二の不純物導入領域中のキャリヤ
の第一の不純物導入領域中に於ける拡散長以下に選択さ
れてなること、を特徴とする。

〔作用］ 前記手段を採ることに依り、本発明の半導体装置は、チ
ャネル幅を狭めて電界を高くして電子速度の向上を図っ
た構成にしであるにも拘わらず、チャネル入口、即ち、
ゲートのソース側には高濃度不純物領域が設けられてい
てソース抵抗は低くなっていることから、電流供給能力
は向上し、大電流を連続して送り込むことができ、大き
な電流駆動能力を発揮できる。また、ソース・ゲート間
の高濃度不純物領域の存在でキャリヤ温度は低く抑えら
れ、キャリヤがホットにならないかみ雑音特性も向上さ
せることができる。

［実施例］ 第１図は本発明一実施例の要部切断平面図を表し、第１
５図乃至第１７図に於いて用いた記号と同記号は同部分
を表すか或いは同し意味を持つものとする。

図に於いて、５はｎ”　−ＧａＡｓ高不純物濃度領域、
６はｎ”　”ＧａＡｓ寄生抵抗低減領域をそれぞれ示し
ている。

本実施例に見られるように、ソース・ゲート間に於いて
、ソースからノツチＩＡの端まで達するｎ”　−ＧａＡ
ｓ高不純物濃度領域５を形成することで、はじめて大電
流の連続条件が満足される。

尚、ゲート　ドレイン間のｎ−−ＧａＡｓ寄生抵抗低減
領域６は２７文字通り寄生抵抗を減少させる為のもので
、必要に応じて形成すれば良い。

第２図はモンテカルロ・シミュレーションを行なって得
られたｎ、”　−ｎ、−ｎ”の導電型をもったＧ　ａ　
Ａ　ｓ　領域内での電子分布図を表し、縦軸にはキャリ
ヤ濃度を、横軸には距離をそれぞれ採っである。

このデータを得た際の試料である第１図の半導体装置に
於けるｎ−ＧａＡｓ導電領域１のソース・１−レイン方
向の厚さＩ５は０．１　［μｍ］であって、このように
ｎ−ＧａＡｓ導電領域１が充分に薄い場合には、両側、
即ち、ｎ”　−ＧａＡｓ高不純物濃度領域５及びｎ”　
−ＧａＡｓ寄生抵抗低減領域６からの電子の拡散に依る
滲み出しが顕著になり、たとい、不純物濃度差に依る拡
散ポテンシャル・バリヤがあっても、この厚さ以下、即
ち、１＝＝０．ＩＣμｍ：以下の距離では、電子は充分
に乗り越えて滲み出せることが明瞭に看取される。

このようなことから、ノツチＩＡの長さはｎ”−ＧａＡ
ｓ高濃度不純物領域５とｎ−ＧａＡｓ導電領域１からな
るｎ”−ｎ接合に於けるｎ−ＧａＡｓ導１域１内のキャ
リヤ拡散距離以下であることが必要である。換言すると
、ｎ”　−ＧａＡｓ高濃度不純物領域５中のキャリヤが
ｎ−ＧａＡｓ導電領域１に入った場合、そこでの拡散長
以下ムこすることである。

第３図は本発明の他の実施例を説明する為の要部切断平
面図を表し、第１図に於いて用いた記号と間記号は同部
分を表すか或い：よ同し意味を持つものとする。

本実施例は第１図に見られる実施例に於けるノツチ】Ａ
と形状は異なるが同じ作用をするノツチＩＢが複数個設
けられている例である。尚、このノツチＩＢは基板と同
様な半絶縁性ＧａＡｓで構成されている。

第４図乃至１３図は本発明一実施例を製造する場合につ
いて説明する為の工程要所に於けるＭＥＳＦＥＴの要部
切断平面図（第４図、第６図、第８図、第１０図、第１
２図）並びに要部切断側面Ｖ（第５圓、第７回、第９図
、第１１同、第１３図）を表し、以下、これ等の図を参
照しつつ解説す゛る。

第４回参照 イオン注入法を適用することに依り、半絶縁性ＧａＡｓ
基板１１にｎ−Ｇ　ａ　Ａ　ｓ　’Ｊ４域１２を形成す
る。

このイオン注入に関するデータを例示すると次の通りで
ある。

イオン：Ｓｉ ドーズ量：　１．　７５Ｘ　Ｉ　Ｑ”　〔ｃｍ−２〕加
速エネルギ：５０（ＫｅＶ３ 第５図参照 ＦｉＢ法を適用することに依り、ノ・ノチ形成予定部分
に酸素イオンの描画注入を行なってノツチ１２Ａを形成
する。

第６図及び第７図参照 フォト・リソグラフィ技術に於けるレジスト・プロセス
を適用することに依り、ノツチ１２Ａの位置に合わせた
ゲート・パターンの開口をもつフォト・レジスト膜を形
成する。

６＋−（２） 真空蒸着法を適用することに依り、厚さ例えば０，３［
μｍ］程度のＷ膜を形成する。

フォト・レジスト膜を溶解・除去することに依るリフト
・オフ法を適用することに依り、Ｗ膜のバターニングを
行なってゲート電極１３を形成する。尚、ゲート電極１
３の長さ、即ち、ゲート長方向の幅は０．１１μｍ〕で
ある。

第８図及び第９図参照 プラズマ化学気相堆積（ｐｌ、ａｓｒｎａ、　　ｃｈｅ
ｒｎｉｃａｌ　　ｖａｐｏｕｒ　　ｄｅｐｏｓｉｔｉ　
ｏｎ　：　ＰＣＶＤ）法を適用することに依り、厚さ例
えば０．３［μｍ］のＳ　ｉ　Ｏｚ膜を形成する。

８〜（２） エツチング・ガスをＳＦ、とする反応イオン・エツチン
グ（ｒｅａｃｔｉｖｅ　　ｉｏｎ　　ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、５ｉｎ２膜の異方性
エツチングを行なってゲート電極１３の側面のみを覆う
ＳｉＣ２からなるサイド・ウオールｙ１４を残す。

フォト・リソグラフィ技術に於けるレジスト・プロセス
を適用することに依り、高不純物濃度領域の形成予定部
分に開口１５Ａをもつフォト・レジスト膜１５を形成す
る。

第１０図及び第１１図参照 １Ｏ−（１） イオン注入法を適用することに依り、フォト・レジスト
膜１５をマスクとしてＳｉイオンの打ち込みを行なって
、ｎ”　−ＧａＡｓ高濃度不純物領域１６及びｎ”　−
ＧａＡｓ寄生抵抗低減領域１７を形成する。尚、この場
合の不純物濃度は例えばｔｌ　×ｌ　Ｑ　Ｉ＠Ｃｃｍ−
３Ｅである。

第１２図及び第１３図参照 有機溶剤に依ってフォト・レジスト膜１５を除去してか
ら、水素雰囲気中でｅｏｏｃ’ｃＥ、２０〔分〕の注入
イオン活性化熱処理を行い、フォト・リソグラフィ技術
に於けるレジスト・プロセス、真空蒸着法、リフト・オ
フ法など一連の技術を通用することに依って、ＡｕＧｅ
／Ａｕからなるソース電極１８及びドレイン電極１９を
形成する。尚、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕの厚さは１
５０〔入）／３０００（入〕である。

温度４５０（’Ｃ）、時間３分の合金化熱処理を行なっ
て完成する。

このようにすることで、第１図に見られる実施例のＭＥ
ＳＦＥＴが得られるのであるが、第３図に見られる実施
例を作成するには、ＦＩＢ法に依る酸素イオンの描画注
入のパターンを変えるだけで良い。

前記実施例では、Ｃ，ａＡｓ−ＭＥＳＦＥＴについて説
明したが、この他、本発明はＨＥＭＴ、ＭＯＳＦＥＴ、
ＭＩＳＦＥＴ、ＤＭＴなど全ての電界効果トランジスタ
に適用することができる。

〔発明の効果〕

本発明に依る半導体装置に於いては、ゲート直下に在っ
て且つそのソース側に他の部分に比較して断面積が縮小
された箇所をもつ第一の不純物導入領域と、ソースとゲ
ートとの間に位置して一端が第一の不純物導入領域に近
接して形成され且つ第一の不純物導入領域に比較して高
濃度である第二の不純物導入領域とを備えている。

前記構成を採ることに依り、本発明の半導体装置は、チ
ャネル幅を狭めて電界を高くして電子速度の向上を図っ
た構成にしであるにも拘わらず、チャネル入口、即ち、
ゲートのソース側には高濃度不純物領域が設けられてい
てソース抵抗は低くなっていることから、電流供給能力
は向上し、大電流を連続して送り込むことができ、大き
なｉｔ流駆動能力を発揮できる。また、ソース・ゲート
間の高濃度不純物領域の存在でキャリヤ温度は低くなり
、キャリヤがホットにならないから、雑音特性も向上さ
せることができる。

【図面の簡単な説明】

第１図は本発明一実施例の要部切断平面図、第２図はモ
ンテカルロ・シミュレーションを行なって得られたｎ＝
−ｎ−ｎ’の導電型をもったＧａＡｓ領域内での電子分
布図、第３図は本発明の他の実施例を説明する為の要部
切断平面図、第４図乃至１３図は本発明一実施例を製造
する場合について説明する為の工程要所に於けるＭＥＳ
ＦＥＴの要部切断平面図（第４図、第６図、第８図、第
１０図、第１２図）並びに要部切断側面図（第５図、第
７図、第９図、第１１図、第１３図）、第１４図は前記
した機能発振素子を例示する要部切断斜面図、第１５図
は本発明者が提案したＨＥＭＴに関する技術を適用して
作成したＧａＡｓ−ＭＥＳＦＥＴの要部切断平面図、第
１６図は第１５図に見られるＭＥＳＦＥＴについてモン
テカルロ・シミュレーションを行なって得られた電子速
度の分布説明図、第１７図は通常のＭＥＳＦＥＴについ
てモンテカルロ・シミュレーションを行なって得られた
電子速度の分布説明図を表している。 図に於いて、１はｎ　　ＧａＡｓ１電領域、ＩＡは導電
領域ｌに於けるゲート直下のソース側に狭幅部分を生成
させるだめのノツチ、２はソース電極、３はトレイン電
極、４はゲート電極、５はｎ゛−Ｇ　ａ　Ａ　ｓ高不純
物濃度領域、６はｎ”　−ＧａＡｓ寄生抵抗低減領域、
Ｌ９はゲート長、Ｗ９はゲート幅、Ｗ９゜はノツチＩＡ
が在る部分のゲート幅をそれぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　拍　谷　昭　司 代理人弁理士　　渡　邊　弘　− ７５（高不純物濃度領域） 本発明一実施例のτ部切断平面図 第１図 ０　　　０．１０．１５ Ｘ、）、ｘｍ ７７に、　　Ｖｄ５＝０．８Ｖ、Ｖｇユニー、２Ｖモン
テカルロ・シミュレーションに依る電子分布図第２図 ５く高不純物濃度筒１＆） ’１（′・ Ｓ、１．ＧａＡｓ　’１　　６（ｎ”−ＧａＡｓ寄生麩
抗低減領創４（ゲー［ｉ！横） 他の実施例のτ部切断キ曲図 第６因 第４図 製造工程要所に於けるＭＥＳＦＥＴの要部切断側面図第
５図 く１３げ一１電９） １（導電領域） 製造工程要所に於けるＭＥＳＦＥＴの要部切断平面図第
６図 ｆＲ分工程要所に於１ブるＭＥＳＦＥＴの要部切断側面
図第７図 １５（フォト・レジスト膜） 製造工程要所に於けるＭＥＳＦＥＴの要部切断平面図第
８図 製造工程要所に於けるＭＥＳＦＥＴの要部切断側面図第
９図 １８（ソース電極） １９（ドレインＩｔ極ン 製造工程要所に於けるＭＥＳＦＥＴの要部切断平面図第
１２図 製造工程要所に於けるＭＥ！５ＦＥＴの要部切断側面図
第１６図 機能発振素子の要部切断斜面図 第１４図 ／４（ゲー［電極） 従来のＧａＡｓ−ＭＥＳＦＥＴ−の要部切断平面図第１
５図 ４（ゲート電極） □ α２２ｐｍ モンテカルロ・シミュレーションで得られた電子速度の
分布説明図４（ゲート電極） Ｑ、２２．ｇｍ

Claims (1)

【特許請求の範囲】
1. （１）ゲート直下に在って且つそのソース側に他の部分
   に比較して断面積が縮小された箇所をもつ第一の不純物
   導入領域と、 ソースとゲートとの間に位置して一端が第一の不純物導
   入領域に近接して形成され且つ第一の不純物導入領域に
   比較して高濃度である第二の不純物導入領域と を備えてなることを特徴とする半導体装置。（２）断面
   積が縮小された箇所をもつ第一の不純物導入領域に於け
   る該箇所のソース・ドレイン方向の長さが第二の不純物
   導入領域中のキャリヤの第一の不純物導入領域中に於け
   る拡散長以下に選択されてなること を特徴とする請求項１記載の半導体装置。