JPH04167531A - ３―ｖ族化合物半導体装置とその製造方法 - Google Patents
３―ｖ族化合物半導体装置とその製造方法Info
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- JPH04167531A JPH04167531A JP29602390A JP29602390A JPH04167531A JP H04167531 A JPH04167531 A JP H04167531A JP 29602390 A JP29602390 A JP 29602390A JP 29602390 A JP29602390 A JP 29602390A JP H04167531 A JPH04167531 A JP H04167531A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ペテロＭＩＳ構造のＩＩＩ−Ｖ族化合物半導
体装置の構造及び製造方法に関する。
体装置の構造及び製造方法に関する。
（従来の技術）
ＩＩＩ ｅ Ｖ族化合物半導体はシリコンより移動度が
高く、半絶縁性基板が容易に得られることから集積化を
行った際に寄生容量を低減でき、Ｓｉでは実現不可能な
高速論理動作が期待され、各所で精力的なＬＳＩ研究開
発が進められている。しかしながら、ＬＳＩの基本素子
としてのＧａＡｓＭＥＳＦＥＴは、ショットキー障壁の
高さが約０．７５ｅＶであるために、低消費電力が実現
し易いＤＣＦＬ（Ｄｉｒｅｃｔ−Ｃｏｕｐｌｅｄ−ＦＥ
ＴＬｏｇｉｃ）回路を構成した際に論理回路のハイレバ
ルがクランプされるため、雑音余裕度が大きくとれない
欠点を有している。一方、高抵抗ＡｌＧａＡｓを実効的
な絶縁層として用いるヘテロＭＩＳ構造はＭＥＳＦＥＴ
に比べ、実効的ショットキー障壁を約５０％高くでき、
ＬＳＩ用素子として有望である。このような高抵抗Ａｌ
ＧａＡｓ層を含むペテロＭＩＳ構造の素子に於ては低抵
抗化ソース、ドレイン抵抗の低減のために以下示す従来
技術が用いられてきた。
高く、半絶縁性基板が容易に得られることから集積化を
行った際に寄生容量を低減でき、Ｓｉでは実現不可能な
高速論理動作が期待され、各所で精力的なＬＳＩ研究開
発が進められている。しかしながら、ＬＳＩの基本素子
としてのＧａＡｓＭＥＳＦＥＴは、ショットキー障壁の
高さが約０．７５ｅＶであるために、低消費電力が実現
し易いＤＣＦＬ（Ｄｉｒｅｃｔ−Ｃｏｕｐｌｅｄ−ＦＥ
ＴＬｏｇｉｃ）回路を構成した際に論理回路のハイレバ
ルがクランプされるため、雑音余裕度が大きくとれない
欠点を有している。一方、高抵抗ＡｌＧａＡｓを実効的
な絶縁層として用いるヘテロＭＩＳ構造はＭＥＳＦＥＴ
に比べ、実効的ショットキー障壁を約５０％高くでき、
ＬＳＩ用素子として有望である。このような高抵抗Ａｌ
ＧａＡｓ層を含むペテロＭＩＳ構造の素子に於ては低抵
抗化ソース、ドレイン抵抗の低減のために以下示す従来
技術が用いられてきた。
第６図はイオン注入と熱処理により導電層１１を形成し
た場合の素子断面図である。アイイーデイ−エムテクニ
カルダイジェスト（Ｈ，Ｈｉｄａ ｅｔ ａｌ。
た場合の素子断面図である。アイイーデイ−エムテクニ
カルダイジェスト（Ｈ，Ｈｉｄａ ｅｔ ａｌ。
ＩＥＤＭ’８８． Ｔｅｃｈ、 Ｄｉｇｅｓｔ）６８８
頁（１９８８年）に記載されている。即ちゲート金属を
マスクにして自己整合的にｎ型不純物をイオン注入し、
ソースとチャネル及びドレインとチャネルの間の低抵抗
を実現している。
頁（１９８８年）に記載されている。即ちゲート金属を
マスクにして自己整合的にｎ型不純物をイオン注入し、
ソースとチャネル及びドレインとチャネルの間の低抵抗
を実現している。
第７図は高純度ＡｌＧａＡｓバリア層３のうえに高濃度
に不純物（Ｓｉ）ドープ（３Ｘ １０１８１０１８ａさ
れたｎ＋型ＧａＡｓキャップ層１２を積層した構造の断
面図である。電子情報通信学会春季全国大会講演予稿集
５Ｃ−４−５゜５−３６５に記載されている。これはゲ
ート近傍まで低抵抗を実現しようとしたもので、熱処理
工程は含んでいない。
に不純物（Ｓｉ）ドープ（３Ｘ １０１８１０１８ａさ
れたｎ＋型ＧａＡｓキャップ層１２を積層した構造の断
面図である。電子情報通信学会春季全国大会講演予稿集
５Ｃ−４−５゜５−３６５に記載されている。これはゲ
ート近傍まで低抵抗を実現しようとしたもので、熱処理
工程は含んでいない。
第８図は、ソース、ドレイン電極からチャネル端に至る
部分をエツチングし、その部分に低抵抗の高濃度に不純
物（Ｓｉ）ドープ（３Ｘ １０”ｃｍ−３）されたｎ＋
型ＧａＡｓ１３を改めて再成長する構造の断面図である
。アイイーデイ−エムテクニカルダイジェスト６９２頁
（１９８８） （Ｓ、 Ｔａｋａｔａｎｉ ｅｔ ａｌ
、 ＩＥＤＭ’８８． Ｔｅｃｈ。
部分をエツチングし、その部分に低抵抗の高濃度に不純
物（Ｓｉ）ドープ（３Ｘ １０”ｃｍ−３）されたｎ＋
型ＧａＡｓ１３を改めて再成長する構造の断面図である
。アイイーデイ−エムテクニカルダイジェスト６９２頁
（１９８８） （Ｓ、 Ｔａｋａｔａｎｉ ｅｔ ａｌ
、 ＩＥＤＭ’８８． Ｔｅｃｈ。
Ｄｉｇｅｓｔ）に記載されている。
（発明が解決しようとする課題）
第６図のイオン注入による方法は、短ゲート化した場合
、ゲート直下の能動層の下に回り込む不純物のために短
チヤネル効果が顧在化しやすいという問題がある。即ち
、Ｓｉイオン注入領域１１の低抵抗を保ったままこの領
域１１を薄膜化することは困難であった。第７図の低抵
抗のｎ＋型ＧａＡｓキャップ層１２を積層した構造に於
てはイオン注入法と異なり、短ゲート化した際にも短チ
ヤネル効果が現れにくいが、ｎ ＋ＧａＡｓキャップ層
１２を通るキャリアはチャネル２に達するまでに高抵抗
の高純度ＡｌＧａＡｓバリア層３を通らねばならず、十
分な低抵抗化を期待できない。
、ゲート直下の能動層の下に回り込む不純物のために短
チヤネル効果が顧在化しやすいという問題がある。即ち
、Ｓｉイオン注入領域１１の低抵抗を保ったままこの領
域１１を薄膜化することは困難であった。第７図の低抵
抗のｎ＋型ＧａＡｓキャップ層１２を積層した構造に於
てはイオン注入法と異なり、短ゲート化した際にも短チ
ヤネル効果が現れにくいが、ｎ ＋ＧａＡｓキャップ層
１２を通るキャリアはチャネル２に達するまでに高抵抗
の高純度ＡｌＧａＡｓバリア層３を通らねばならず、十
分な低抵抗化を期待できない。
第８図の低抵抗ＧａＡｓを再成長する方法に於ては、ｎ
＋型ＧａＡｓ１３の再成長界面に生じる界面準位の制御
が難しいため再成長界面近傍が空乏化し易く、高抵抗部
分を形成する。従って、ＧａＡｓの再成長に伴って製造
工程ががなり複雑になる割にはソース、ドレイン抵抗の
大きな低抵抗化は望めないという問題点を有する。
＋型ＧａＡｓ１３の再成長界面に生じる界面準位の制御
が難しいため再成長界面近傍が空乏化し易く、高抵抗部
分を形成する。従って、ＧａＡｓの再成長に伴って製造
工程ががなり複雑になる割にはソース、ドレイン抵抗の
大きな低抵抗化は望めないという問題点を有する。
このようにペテロＭＩＳ構造の素子に従来技術を用いて
ソース、ドレインを形成しようとすると、短ゲート化し
た際にも短チヤネル効果が現れず、かつ低抵抗で工程も
さほど複雑にならないという三つの条件を同時に満足す
ることは困難である。
ソース、ドレインを形成しようとすると、短ゲート化し
た際にも短チヤネル効果が現れず、かつ低抵抗で工程も
さほど複雑にならないという三つの条件を同時に満足す
ることは困難である。
本発明は、従来技術のこのような問題点を解決し、比較
的簡単な工程でソース、ドレインの低抵抗化を実現し、
かつ短ゲート化した際にも短チヤネル効果の現れない半
導体装置の構造と製造方法を提供することを目的とする
。
的簡単な工程でソース、ドレインの低抵抗化を実現し、
かつ短ゲート化した際にも短チヤネル効果の現れない半
導体装置の構造と製造方法を提供することを目的とする
。
（課題を解決するための手段）
ｎ型の導電性を有する第１の半導体層、電子親和力が前
記第１の半導体層より小さい高純度の第２の半導体層が
積層され、前記第２の半導体層上にショットキー電極を
有し、該ショットキー電極の両側にオーミック電極を有
し、前記ショットキー電極とオーミック電極との間に於
て、前記第２の半導体の部位に前記第２の半導体と同等
もとくはより大きい電子親和力を持ち、かつｎ型の導電
性を有する第３の半導体層が存在し、前記第３の半導体
層の上にｎ型の導電性を有する第４の半導体層が積層さ
れていることを特徴とするＩＩＩＩ−Ｖ族化合物半導体
装置によってソース、ドレイン抵抗が低く短チヤネル効
果の無いＩＩＩ −Ｖ族化合物半導体装置が実現される
。
記第１の半導体層より小さい高純度の第２の半導体層が
積層され、前記第２の半導体層上にショットキー電極を
有し、該ショットキー電極の両側にオーミック電極を有
し、前記ショットキー電極とオーミック電極との間に於
て、前記第２の半導体の部位に前記第２の半導体と同等
もとくはより大きい電子親和力を持ち、かつｎ型の導電
性を有する第３の半導体層が存在し、前記第３の半導体
層の上にｎ型の導電性を有する第４の半導体層が積層さ
れていることを特徴とするＩＩＩＩ−Ｖ族化合物半導体
装置によってソース、ドレイン抵抗が低く短チヤネル効
果の無いＩＩＩ −Ｖ族化合物半導体装置が実現される
。
また、上記の半導体装置の製造方法は、ｎ型の不純物原
子の導入された第１の半導体層、電子親和力が前記第１
の半導体層より小さい高純度の第２の半導体層、電子親
和力が前記第２の半導体層より大きくｎ型不純物原子の
導入された第４の半導体層を積層する工程と、前記第４
の半導体層をゲート電極の形状にエツチングして第２の
半導体層表面を露呈させる工程と、前記第２の半導体層
表面にショットキー電極を形成する工程と、熱処理をし
て前記第２の半導体層を第３の半導体層に変化させる工
程と、上記ショットキー電極の両側にオーミック電極を
形成する工程を含むことを特徴とする。
子の導入された第１の半導体層、電子親和力が前記第１
の半導体層より小さい高純度の第２の半導体層、電子親
和力が前記第２の半導体層より大きくｎ型不純物原子の
導入された第４の半導体層を積層する工程と、前記第４
の半導体層をゲート電極の形状にエツチングして第２の
半導体層表面を露呈させる工程と、前記第２の半導体層
表面にショットキー電極を形成する工程と、熱処理をし
て前記第２の半導体層を第３の半導体層に変化させる工
程と、上記ショットキー電極の両側にオーミック電極を
形成する工程を含むことを特徴とする。
第１の半導体層はチャネル（能動層）であり、この能動
層の不純物プロファイルを保ちながら第４の半導体層の
ｎ型キャップ層中の不純物原子を第２の半導体層中に拡
散させるために、第４の半導体層に導入された不純物原
子の濃度を第１の半導体層に導入された不純物原子の濃
度よりも大きくするか、または第４の半導体層に導入さ
れた不純物原子として第１の半導体層に導入された不純
物原子の拡散係数よりも大きい拡散係数をもつ不純物原
子を用いることを特徴とする。
層の不純物プロファイルを保ちながら第４の半導体層の
ｎ型キャップ層中の不純物原子を第２の半導体層中に拡
散させるために、第４の半導体層に導入された不純物原
子の濃度を第１の半導体層に導入された不純物原子の濃
度よりも大きくするか、または第４の半導体層に導入さ
れた不純物原子として第１の半導体層に導入された不純
物原子の拡散係数よりも大きい拡散係数をもつ不純物原
子を用いることを特徴とする。
（作用）
本発明の作用を第３図、第４図を用いて説明する。第３
図と第４図は本発明の半導体装置の伝導帯のバンド図で
ある。
図と第４図は本発明の半導体装置の伝導帯のバンド図で
ある。
本発明の製造方法を用いることによって低抵抗キャップ
層の下にあるバリア層には不純物が導入され、ｎ型とな
り、バリア層の伝導帯は第３図のように曲がる。その結
果バリア層の実効的な幅は狭くなり、トンネル電流の増
加によってバリア層の抵抗は下がることになる。低抵抗
キャップ層中の不純物濃度を約１刈０２０ｃｍ−３くら
いにすることによって不純物のバリア層への拡散に対す
るＡｌＧａＡｓバリア層のＡＩの逆方向拡散が無視でき
なくなる場合には、第４図に示すようにバリア層とキャ
ップ層の伝導帯のバンド不連続幅は減少し、バリア層の
抵抗は更に小さくなる。バリア層の低抵抗化によって、
ソースまたはドレイン電極から低抵抗′キャップ層を通
り、チャネルに至る低抵抗の電流路が形成され、ソース
抵抗及びドレイン抵抗は小さくなる。キャップ層中の不
純物の熱処理による拡散は適当な条件によりバリア層内
のみに制御することが可能で、キャップ層中の不純物が
ゲート直下のチャネルの下へ回り込むことはなく、また
チャネルの不純物のプロファイルはほとんど崩れないの
で短チヤネル効果が起こり易くなることはない。また、
従来技術に比べても特に複雑な工程を要しない。
層の下にあるバリア層には不純物が導入され、ｎ型とな
り、バリア層の伝導帯は第３図のように曲がる。その結
果バリア層の実効的な幅は狭くなり、トンネル電流の増
加によってバリア層の抵抗は下がることになる。低抵抗
キャップ層中の不純物濃度を約１刈０２０ｃｍ−３くら
いにすることによって不純物のバリア層への拡散に対す
るＡｌＧａＡｓバリア層のＡＩの逆方向拡散が無視でき
なくなる場合には、第４図に示すようにバリア層とキャ
ップ層の伝導帯のバンド不連続幅は減少し、バリア層の
抵抗は更に小さくなる。バリア層の低抵抗化によって、
ソースまたはドレイン電極から低抵抗′キャップ層を通
り、チャネルに至る低抵抗の電流路が形成され、ソース
抵抗及びドレイン抵抗は小さくなる。キャップ層中の不
純物の熱処理による拡散は適当な条件によりバリア層内
のみに制御することが可能で、キャップ層中の不純物が
ゲート直下のチャネルの下へ回り込むことはなく、また
チャネルの不純物のプロファイルはほとんど崩れないの
で短チヤネル効果が起こり易くなることはない。また、
従来技術に比べても特に複雑な工程を要しない。
ところで、チャネル（能動層）の不純物プロファイルを
損なわずにキャップ層の不純物のみを効率よく拡散させ
るために、不純物の拡散に於ける性質を利用しているの
で以下それについて述べる。
損なわずにキャップ層の不純物のみを効率よく拡散させ
るために、不純物の拡散に於ける性質を利用しているの
で以下それについて述べる。
第５図はＧａＡｓ中のＳｉの拡散係数のＳｉ濃度依存性
（計算値）を示したグラフである。Ｓｉの濃度が約１×
１０１８ｃｍ−３以上になるとＳｉのペア拡散機構によ
り、拡散係数が急激に大きくなる。従って、チャネル（
能動層）の不純物濃度を約１刈い８Ｃｍ−３以下にし、
キャップ層の不純物濃度を約ｌＸ１０１９ｃｍ−３以上
にする事によって、能動層の不純物プロファイルを保っ
たままキャップ層中の不純物を拡散させることが可能と
なる。
（計算値）を示したグラフである。Ｓｉの濃度が約１×
１０１８ｃｍ−３以上になるとＳｉのペア拡散機構によ
り、拡散係数が急激に大きくなる。従って、チャネル（
能動層）の不純物濃度を約１刈い８Ｃｍ−３以下にし、
キャップ層の不純物濃度を約ｌＸ１０１９ｃｍ−３以上
にする事によって、能動層の不純物プロファイルを保っ
たままキャップ層中の不純物を拡散させることが可能と
なる。
また、濃度による拡散係数の違いを利用しなくても、拡
散係数の異なる不純物を用いることによっても可能であ
る。例えば、能動層の不純物にＳｉを用い、キャップ層
の不純物に１．０１８ｃｍ−３台でＳｉより拡散係数の
大きいＳｅを用いるなどの例が挙げられる。勿論、上述
した二つの手法を併用してもよい。
散係数の異なる不純物を用いることによっても可能であ
る。例えば、能動層の不純物にＳｉを用い、キャップ層
の不純物に１．０１８ｃｍ−３台でＳｉより拡散係数の
大きいＳｅを用いるなどの例が挙げられる。勿論、上述
した二つの手法を併用してもよい。
（実施例）
第１図は本発明を適用したＡｌＧａＡｓ系へテロＭＩＳ
構造ＦＥＴの素子構造の断面図であり、第２図（ａ）か
ら（ｄ）はその構造を実現するための製造工程図である
。
構造ＦＥＴの素子構造の断面図であり、第２図（ａ）か
ら（ｄ）はその構造を実現するための製造工程図である
。
まず第２図（ａ）のように半絶縁性ＧａＡｓ基板１上に
ＭＢＥ法（あるいはＭＯｖＰＥ、ＭＯＭＢＥでもよい）
で、不純物原子濃度２×１０１１０１８ＣのＳｉドープ
、厚さ１２０人のｎ型ＧａＡｓチャネル（能動層、第１
の半導体層）２、厚さ１５０人の高純度ＡｌＧａＡｓバ
リア層３（第２の半導体層）、不純物原子濃度５刈１９
ｃｍ−３のＳｉドープのｎ型ＧａＡｓキャップ層（第４
の半導体層）を順に成長する。次に第２図（ｂ）に示す
ようにゲート用のショットキー電極形成部のキャップ層
４をフォトリソグラフィー工程とエツチング工程により
除去し、ゲートリセス５を形成する。エッチャントには
Ｈ２ＳＯ４、Ｈ２Ｏ，Ｈｅ０２を４：９０：１の割合で
混合し、７°Ｃに保ったものを用いる。第２図（Ｃ）の
ようにゲートリセス部にショットキー電極６を形成し、
ここがゲートとなる。Ｓｉ３Ｎ４の保護膜を形成した後
、９００°Ｃ１５秒で熱処理することによって第２図（
ｄ）に示すように、キャップ層４の下のバリア層３中に
Ｓｉ原子８が拡散され、ｎ型の導電性を持つ第三の半導
体（ここではＳｉドープＡｌＧａＡｓ ｎ型バリア層）
が形成される。第２図（ｄ）に於ける層４からＡｌＧａ
Ａｓ７中へのＳｉの拡散は作用の項で説明したように熱
処理温度と時間を適切に選ぶことによって拡散距離を短
くすることが出来る。（前述の条件に限らない。）従っ
てＳｉ原子の拡散がチャネル２の下にまで及ばないよう
にすることが可能である。第１図に図示するように、ゲ
ート６の両側のｎ型ＧａＡｓキャップ層４の一部にＡｕ
ＧｅＮｉのオーミック電極を蒸着により形成し、更に４
２０°Ｃのアロイ工程によりオーミック合金層１０を形
成する。このときショットキー電極６とオーミック電極
９の間にＳｉドープｎ型ＡｌＧａＡｓバリア層７とｎ型
キャップ層４の積層構造が介在するようにして、オーミ
ック電極９を形成した。こうして第１図に示した本発明
の半導体装置が完成した。
ＭＢＥ法（あるいはＭＯｖＰＥ、ＭＯＭＢＥでもよい）
で、不純物原子濃度２×１０１１０１８ＣのＳｉドープ
、厚さ１２０人のｎ型ＧａＡｓチャネル（能動層、第１
の半導体層）２、厚さ１５０人の高純度ＡｌＧａＡｓバ
リア層３（第２の半導体層）、不純物原子濃度５刈１９
ｃｍ−３のＳｉドープのｎ型ＧａＡｓキャップ層（第４
の半導体層）を順に成長する。次に第２図（ｂ）に示す
ようにゲート用のショットキー電極形成部のキャップ層
４をフォトリソグラフィー工程とエツチング工程により
除去し、ゲートリセス５を形成する。エッチャントには
Ｈ２ＳＯ４、Ｈ２Ｏ，Ｈｅ０２を４：９０：１の割合で
混合し、７°Ｃに保ったものを用いる。第２図（Ｃ）の
ようにゲートリセス部にショットキー電極６を形成し、
ここがゲートとなる。Ｓｉ３Ｎ４の保護膜を形成した後
、９００°Ｃ１５秒で熱処理することによって第２図（
ｄ）に示すように、キャップ層４の下のバリア層３中に
Ｓｉ原子８が拡散され、ｎ型の導電性を持つ第三の半導
体（ここではＳｉドープＡｌＧａＡｓ ｎ型バリア層）
が形成される。第２図（ｄ）に於ける層４からＡｌＧａ
Ａｓ７中へのＳｉの拡散は作用の項で説明したように熱
処理温度と時間を適切に選ぶことによって拡散距離を短
くすることが出来る。（前述の条件に限らない。）従っ
てＳｉ原子の拡散がチャネル２の下にまで及ばないよう
にすることが可能である。第１図に図示するように、ゲ
ート６の両側のｎ型ＧａＡｓキャップ層４の一部にＡｕ
ＧｅＮｉのオーミック電極を蒸着により形成し、更に４
２０°Ｃのアロイ工程によりオーミック合金層１０を形
成する。このときショットキー電極６とオーミック電極
９の間にＳｉドープｎ型ＡｌＧａＡｓバリア層７とｎ型
キャップ層４の積層構造が介在するようにして、オーミ
ック電極９を形成した。こうして第１図に示した本発明
の半導体装置が完成した。
この第１図に示す半導体装置では、低抵抗ｎ型キャップ
層４の下にあるバリア層７はｎ型の導電性を持ち、キャ
ップ層４を流れてきた電流はｎ型バリア層７を通ってチ
ャネル（能動層）２に流れ込むこと、またはその逆の順
で電流が流れることが可能となる。このとき、ショット
キー電極６即ちゲートの下のバリア層３は高純度のまま
であるからショットキー電極（ゲート）６とチャネル２
が短絡することはない。従って本実施例の半導体装置で
は短チヤネル効果が現れず、かつ低抵抗で、工程が容易
になるという優れた効果がある。
層４の下にあるバリア層７はｎ型の導電性を持ち、キャ
ップ層４を流れてきた電流はｎ型バリア層７を通ってチ
ャネル（能動層）２に流れ込むこと、またはその逆の順
で電流が流れることが可能となる。このとき、ショット
キー電極６即ちゲートの下のバリア層３は高純度のまま
であるからショットキー電極（ゲート）６とチャネル２
が短絡することはない。従って本実施例の半導体装置で
は短チヤネル効果が現れず、かつ低抵抗で、工程が容易
になるという優れた効果がある。
本実施例ではキャップ層とチャネル層を同じ不純物原子
を用い濃度を変えて製作したが、能動層の不純物をＳｉ
とし、キャップ層の不純物として１０１８ｃｍ−３台で
Ｓｉよりも拡散係数の大きいＳｅを用いるといった拡散
係数の異なるものを用いる方法でも本発明の目的を達成
できる。あるいは請求項３と４の方法を併用するとより
効果がある。
を用い濃度を変えて製作したが、能動層の不純物をＳｉ
とし、キャップ層の不純物として１０１８ｃｍ−３台で
Ｓｉよりも拡散係数の大きいＳｅを用いるといった拡散
係数の異なるものを用いる方法でも本発明の目的を達成
できる。あるいは請求項３と４の方法を併用するとより
効果がある。
（発明の効果）
以上説明した通り、本発明によれば、ペテロＭＩＳ構造
の半導体装置のソース、ドレイン抵抗を短チヤネル効果
を生じることなく効果的に低減することが出来る。また
、その製造方法は従来技術に比べて工程がより簡略にな
るので、結果として半導体装置の特性及びそれを用いた
ＩＣの歩留りを著しく向上させ、低コストで高性能のＩ
Ｃを製造できることになる。
の半導体装置のソース、ドレイン抵抗を短チヤネル効果
を生じることなく効果的に低減することが出来る。また
、その製造方法は従来技術に比べて工程がより簡略にな
るので、結果として半導体装置の特性及びそれを用いた
ＩＣの歩留りを著しく向上させ、低コストで高性能のＩ
Ｃを製造できることになる。
第１図は本発明による半導体装置の一例の構造断面図。
第２図は本発明による半導体装置の製造工程を示す図。
第３図と第４図は本発明の詳細な説明するための半導体
装置の伝導帯のバンド構造を示す図である。第５図はＧ
ａＡｓ中のＳｉの拡散係数と濃度の関係を示す図。第６
図、第７図、第８図は従来の半導体装置の構造を示す図
である。 １・・・半絶縁性ＧａＡｓ基板、２・・・Ｓｉドープｎ
型ＧａＡｓチャネル（第１の半導体層）、訃・・高純度
ＡｌＧａＡｓバリア層（第２の半導体層）、４・・・Ｓ
ｉドープｎ型ＧａＡｓキャップ層（第４の半導体層）、
５．・・ゲートリセス、６・・・ショットキー電極、７
．Ｓｉドープｎ型ＡｌＧａＡｓバリア層（第３の半導体
層）、８・・・Ｓｉ原子、９・・・ＡｕＧｅＮｉオーミ
ック電極、１０・・・オーミック合金層、１１・・・Ｓ
ｉイオン注入領域、１２・−８ｉド一プｎ型ＧａＡｓキ
ヤツプ層、１３−８ｉドープｎ型ＧａＡｓ、１４・・−
伝導帯、１５−・・フェルミレベル
装置の伝導帯のバンド構造を示す図である。第５図はＧ
ａＡｓ中のＳｉの拡散係数と濃度の関係を示す図。第６
図、第７図、第８図は従来の半導体装置の構造を示す図
である。 １・・・半絶縁性ＧａＡｓ基板、２・・・Ｓｉドープｎ
型ＧａＡｓチャネル（第１の半導体層）、訃・・高純度
ＡｌＧａＡｓバリア層（第２の半導体層）、４・・・Ｓ
ｉドープｎ型ＧａＡｓキャップ層（第４の半導体層）、
５．・・ゲートリセス、６・・・ショットキー電極、７
．Ｓｉドープｎ型ＡｌＧａＡｓバリア層（第３の半導体
層）、８・・・Ｓｉ原子、９・・・ＡｕＧｅＮｉオーミ
ック電極、１０・・・オーミック合金層、１１・・・Ｓ
ｉイオン注入領域、１２・−８ｉド一プｎ型ＧａＡｓキ
ヤツプ層、１３−８ｉドープｎ型ＧａＡｓ、１４・・−
伝導帯、１５−・・フェルミレベル
Claims (4)
- （１）ｎ型の導電性を有する第１の半導体層、電子親和
力が前記第１の半導体層より小さい高純度の第２の半導
体層が積層され、前記第２の半導体層上にショットキー
電極を有し、該ショットキー電極の両側にオーミック電
極を有し、前記ショットキー電極とオーミック電極との
間に於て、前記第２の半導体の部位に前記第２の半導体
と同等もしくはより大きい電子親和力を持ち、かつｎ型
の導電性を有する第３の半導体層が存在し、前記第３の
半導体層の上にｎ型の導電性を有する第４の半導体層が
積層されていることを特徴とするIII−Ｖ族化合物半導
体装置。 - （２）ｎ型の不純物原子の導入された第１の半導体層、
電子親和力が前記第１の半導体層より小さい高純度の第
２の半導体層、電子親和力が前記第２の半導体層より大
きくｎ型不純物原子の導入された第４の半導体層を積層
する工程と、前記第４の半導体層をゲート電極の形状に
エッチングして第２の半導体層表面を露呈させる工程と
、前記第２の半導体層表面にショットキー電極を形成す
る工程と、熱処理をして前記第２の半導体層を導電型の
第３の半導体層に変化させる工程と、上記ショットキー
電極の両側にオーミック電極を形成する工程とを含むこ
とを特徴とするIII−Ｖ族化合物半導体装置の製造方法
。 - （３）第４の半導体層に導入された不純物原子の濃度は
第１の半導体層に導入された不純物原子の濃度よりも大
きいとする請求項（２）記載のIII−Ｖ族化合物半導体
層の製造方法。 - （４）第４の半導体層に導入された不純物原子の拡散係
数は第１の半導体層に導入された不純物原子の拡散係数
よりも大きいとする請求項（２）記載のIII−Ｖ族化合
物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29602390A JPH04167531A (ja) | 1990-10-31 | 1990-10-31 | ３―ｖ族化合物半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29602390A JPH04167531A (ja) | 1990-10-31 | 1990-10-31 | ３―ｖ族化合物半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167531A true JPH04167531A (ja) | 1992-06-15 |
Family
ID=17828119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29602390A Pending JPH04167531A (ja) | 1990-10-31 | 1990-10-31 | ３―ｖ族化合物半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417575B1 (ko) * | 1998-09-11 | 2004-02-05 | 샤프 가부시키가이샤 | 화합물 반도체층의 형성방법 및 화합물 반도체 장치 |
| JP2005347443A (ja) * | 2004-06-02 | 2005-12-15 | Sony Corp | 高電子移動度トランジスタ及び同高電子移動度トランジスタを有する半導体装置及び高電子移動度トランジスタの製造方法並びに高電子移動度トランジスタを有する半導体装置の製造方法 |
-
1990
- 1990-10-31 JP JP29602390A patent/JPH04167531A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417575B1 (ko) * | 1998-09-11 | 2004-02-05 | 샤프 가부시키가이샤 | 화합물 반도체층의 형성방법 및 화합물 반도체 장치 |
| US6821806B1 (en) | 1998-09-11 | 2004-11-23 | Sharp Kabushiki Kaisha | Method for forming compound semiconductor layer and compound semiconductor apparatus |
| JP2005347443A (ja) * | 2004-06-02 | 2005-12-15 | Sony Corp | 高電子移動度トランジスタ及び同高電子移動度トランジスタを有する半導体装置及び高電子移動度トランジスタの製造方法並びに高電子移動度トランジスタを有する半導体装置の製造方法 |
| JP4661089B2 (ja) * | 2004-06-02 | 2011-03-30 | ソニー株式会社 | 高電子移動度トランジスタの製造方法 |
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