KR100303173B1 - 부정형 고 전자 이동도 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 비정형 고 전자 이동도 트랜지스터는, 반도체 기판상에 버퍼층, GaAs 스페이서층, lnGaAs 채널층, AlGaAs 스페이서층, AlGaAs 도우너층 및 GaAs 캡층이 순차적으로 형성된 구조로서, 상기 GaAs 캡층은 불순물 도핑이 이루어지지 않은 진성이고, 상기 GaAs 캡층상에 Au/Ni/Ge/Au 금속 박막층으로 이루어지며, 상기 GaAs 캡층과 각각 오믹 접촉 저항을 이루는 소스 전극 및 드레인 전극을 구비하는 점에 그 특징이 있다.

Description

부정형 고 전자 이동도 트랜지스터 및 그 제조 방법{Pseudomorphic High Electron Mobility Transistor and method for manufacturing thereof}
본 발명은 부정형 고 전자 이동도 트랜지스터(Pseudomorphic High Electron Mobility Transistor: 이하 p-HEMT) 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 소스/드레인 전극의 오믹 접촉 저항이 개선된 p-HEMT 및 그 제조 방법에 관한 것이다.
현재 각종 통신 장비의 초고속화, 초소형, 초경량 및 고신뢰도를 달성하기 위하여, 초고주파 대역의 능동 소자, 수동 소자 및 회로 배선을 동시에 동일한 기판상에 제작하는 초고주파 단일칩 집적 회로(Monolithic Microwave IntegratedCircuits; 이하 MMIC) 기술이 크게 각광받고 있다. 이와 같은 MMIC 기술에 있어서, GaAs는 실리콘(Si)에 비하여 기판 저항이 108Ω㎝ 정도로 매우 커서 초고주파 회로의 MMIC와에 특히 유리하다. 또한 GaAs는 실리콘에 비하여 전자의 이동도(mobility)와 포화 표동 속도(saturation drift velocity)가 크고, 초고속 소자 제작을 위한 이종 접합 구조의 성장이 가능하기 때문에 초고속의 디지털 또는 초고주파 아날로그 소자와 회로 응용에 유리하다.
이와 같은 GaAs를 이용한 소자의 개발에 의해, 1070년대에는 GaAs MESFET(Metal-Semiconductor FET)보다 이동도 및 주파수 특성이 우수한 AlGaAs/GaAs HEMT가 제안되어서 1980년에는 실제적인 제작이 이루어졌다. 그리고 최근에는 AlGaAs/GaAs HEMT보다 2차원 전자 가스(2-Dimension Electron Gas; 이하 2DEG)의 전하 농도를 더욱 증가시키고 밀리미터(㎜)파 주파수 대역 이상에서도 우수한 동작 특성을 갖는 AlGaAs/InGaAs/GaAs계의 이종 접합 구조를 이용한 p-HEMT가 개발되었다. 또한 이와 같은 p-HEMT 구조 중에서도 항복 전압과 초고주파 특성을 향상시키기 위하여 도핑이 이루어지지 않은 AlGaAs층에 도우너 불순물이 델타(delta) 또는 플레너(planar) 도핑된 구조를 이용한 p-HEMT도 개발되어 발표되고 있다.
도 1은 종래 p-HEMT의 반도체층 구조를 개략적으로 나타내 보인 단면도이다.
도 1을 참조하면, 종래 p-HEMT의 반도체층은 반절연(Semi-Insulating) GaAs 기판(10)상에 GaAs 버퍼층(11), GaAs 스페이서층(13), InGaAs 채널층(14), AlGaAs스페이서층(15), n-형 AlGaAs 도우너층(17) 및 n+형 GaAs 캡층(18)이 순차적으로 형성된 구조로 이루어져 있다. 상기 GaAs 버퍼층(11)상에는 AlGaAs/GaAs 초격자 버퍼층이 더 형성될 수도 있으며, 상기 GaAs 스페이서층(13)과 GaAs 버퍼층(11) 사이 및 상기 AlGaAs 스페이서층(15)과 n-형 AlGaAs 도우너층(17) 사이에는 각각 델타 도핑법에 의해 Si 델타 도핑층(12)(16)이 단층 또는 매우 얇은 층으로 형성될 수 있다. 게이트 전극(19)은 n-형 AlGaAs 도우너층(17)과 쇼트키 접촉을 이루도록 형성된다. 그리고, 통상적으로 Au/Ge 금속 박막으로 형성되는 소스 전극(20) 및 드레인 전극(21)은 각각 n+형 GaAs 캡층(18)과 오믹 접촉을 이루도록 형성된다.
이와 같은 종래의 p-HEMT에 있어서, 상기 GaAs 캡층(18)은 소스 전극(20) 및 드레인 전극(21)과의 오믹 접촉 저항을 좋게 하기 위하여 n형의 불순물 이온들로 고농도로 도핑된다. 그러나 이와 같은 n+형 GaAs 캡층(18)의 사용은 그 제조 공정에 있어서 소자의 브레이크다운 전압을 향상시키기 위한 리세스 식각 공정을 필수적으로 요구하므로 전체 공정에 소요되는 마스크 수가 증가된다는 문제가 있다. 이를 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 2 내지 도 5는 종래 p-HEMT의 제조 방법을 설명하기 위해 나타내 보인 단면도들이다.
먼저 도 2를 참조하면, 반절연 GaAs 기판(10)상에 GaAs 버퍼층(11), Si 델타 도핑(12), GaAs 스페이서층(13), InGaAs 채널층(14), AlGaAs 스페이서층(15), Si델타 도핑(16), n-형 AlGaAs 도우너층(17) 및 n+형 GaAs 캡층(18)을 순차적으로 형성한다. 이어서 제1 마스크 패턴을 사용한 식각 공정을 수행하여 소자 형성 영역을 정의한다. 식각은 GaAs 버퍼층(11)의 상부 일정 깊이까지 이루어지도록 한다. 이어서, 도 3에 도시된 바와 같이, n+형 GaAs 캡층(18)상에 금속 박막, 예컨대 Au/Ge 박막을 형성한 후에 제2 마스크막 패턴을 사용한 패터닝 공정을 수행하여 소스 전극(20) 및 드레인 전극(21)을 각각 형성한다. 다음에 도 4에 도시된 바와 같이, 제3 마스크막 패턴을 이용한 리세스 식각 공정을 사용하여 게이트 전극이 형성될 AlGaAs 도우너층(17)의 일부 표면이 노출되도록 n+형 GaAs 캡층(18)의 일부를 제거한다. 그리고 도 5에 도시된 바와 같이, 제4 마스크막 패턴을 이용하여 소스/드레인 사이의 전류 밀도가 소망하는 값이 되도록 적절한 깊이로 AlGaAs 도우너층(17)의 노출 표면을 식각한 후에 게이트 전극(19)을 형성하면, 소자가 완성된다.
이와 같이 종래에는 소스 전극(20) 및 드레인 전극(21)과 반도체층 사이의 오믹 접촉 저항 특성을 향상시키기 위하여 GaAs 캡층을 n형의 불순물 이온으로 고농도로 도핑시켰지만, 이로 인하여 그 제조 공정면에서는 소자의 브레이크다운 전압 특성의 개선을 위한 리세스 에칭 공정이 요구되어 필요한 마스크 수가 증가된다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 불순물 이온들로 도핑되지 않은 캡층을 사용하면서 소스 전극 및 드레인 전극과 반도체층 사이의 오믹 접촉 저항이 감소되는 p-HEMT를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 상기 p-HEMT를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 부정형 고 전자 이동도 트랜지스터의 반도체층 구조를 개략적으로 나타내 보인 단면도이다.
도 2 내지 도 5는 종래의 부정형 고 전자 이동도 트랜지스터의 제조 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 6은 본 발명에 따른 부정형 고 전자 이동도 트랜지스터를 나타내 보인 단면도이다.
도 7은 도 6의 소스/드레인 전극의 오믹 접촉 형성을 위한 열처리 공정에서의 온도에 따른 접촉 저항값을 나타내 보인 그래프이다.
도 8은 도 6의 소스/드레인 전극의 오믹 접촉 형성을 위한 열처리 공정에서의 온도에 따른 X-선 분석 결과를 나타내 보인 그래프이다.
도 9 및 도 10은 도 6의 소스/드레인 전극의 오믹 접촉 형성을 위한 열처리 공정에서의 온도에 따른 소스/드레인 전극의 금속 박막 사이의 계면 구조를 나타내 보인 투과 전자 현미경 사진들이다.
도 11 및 도 12는 도 6의 소스/드레인 전극의 오믹 접촉 형성을 위한 열처리 공정에서의 온도에 따른 소스/드레인 전극과 반도체층 사이의 계면에서의 에너지밴드도이다.
도 13 및 도 14는 종래의 부정형 고 전자 이동도 트랜지스터의 전류-전압 특성과 본 발명에 따른 부정형 고 전자 이동도 트랜지스트의 전류-전압 특성을 각각 나타내 보인 그래프들이다.
도 15는 종래의 부정형 고 전자 이동도 트랜지스터의 게이트-소스간 전압에 대한 브레이크다운 전압과 본 발명에 따른 부정형 고 전자 이동도 트랜지스터의 게이트-소스간 전압에 대한 브레이크다운 전압을 비교해 보기 위해 나타내 보인 그래프이다.
도 16 내지 도 18은 본 발명에 따른 부정형 고 전자 이동도 트랜지스터의제조 방법을 설명하기 위해 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 p-HEMT는, 반도체 기판상에 버퍼층, GaAs 스페이서층, lnGaAs 채널층, AlGaAs 스페이서층, AlGaAs 도우너층 및 GaAs 캡층이 순차적으로 형성된 비정형 고 전자 이동도 트랜지스터에 있어서, 상기 GaAs 캡층은 불순물 도핑이 이루어지지 않은 진성이고, 상기 GaAs 캡층상에 Au/Ni/Ge/Au 금속 박막층으로 이루어지며, 상기 GaAs 캡층과 각각 오믹 접촉 저항을 이루는 소스 전극 및 드레인 전극을 구비하는 것을 특징으로 한다.
상기 반도체 기판은 반절연성의 GaAs 기판이고, 상기 버퍼층은 진성의 GaAs 버퍼층 및 AlGaAs/GaAs 초격자층이 순차적으로 이루어진 구조인 것이 바람직하다.
상기 Au/Ni/Ge/Au 금속 박막층 중 하부의 Au 박막의 두께는 100-2000Å, 상기 Ni 박막의 두께는 100-500Å, 상기 Ge 박막의 두께는 200-1000Å, 그리고 상부의 Au 박막의 두께는 200-1000Å인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 p-HEMT의 제조 방법은, (가) 반도체 기판상에 버퍼층, GaAs 스페이서층, lnGaAs 채널층, AlGaAs 스페이서층, AlGaAs 도우너층 및 진성의 GaAs 캡층을 순차적으로 형성하는 단계; (나) 상기 진성의 GaAs 캡층상에 Au/Ni/Ge/Au 금속 박막층으로 이루어지는 소스 전극 및 드레인 전극을 각각 형성하는 단계; (다) 게이트 전극이 형성될 상기 AlGaAs 도우너층의 일부 표면이 노출되도록 상기 GaAs 캡층의 일부를 제거하는 단계; 및 (라) 상기 AlGaAs 도우너층의 노출 표면상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 Au/Ni/Ge/Au 금속 박막층을 형성한 후에 소정 온도에서의 열처리 공정을 수행하는 단계를 더 포함하는 것이 바람직하며, 이 경우에 상기 열처리 공정은 300-540℃ 온도에서 90%의 N2가스와 10%의 H2가스 분위기에서 이루어지는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명을 보다 상세하게 설명하기로 한다.
도 6은 본 발명에 따른 p-HEMT를 나타내 보인 단면도이다.
도 6을 참조하면, 반절연성의 GaAs 기판(100)상에 버퍼층(110)이 형성된다. 상기 버퍼층(110)은 GaAs 버퍼층이며, 경우에 따라서는 AlGaAs/GaAs 초격자 버퍼층(미도시)이 상기 버퍼층(110)상에 더 형성될 수도 있다. 상기 GaAs 버퍼층(110)은 불순물로 도핑되지 않은 진성이며 그 두께는 약 5000Å이다. 그리고 그 위에 AlGaAs/GaAs 초격자 버퍼층을 형성시킬 경우 AlGaAs 초격자 및 GaAs 초격자의 두께는 각각 50Å이 되도록 한다. 일반적으로 상기 버퍼층(110)은 웨이퍼 성장 중에 반 절연성의 GaAs 기판(100)의 불순물들이 후에 형성될 채널층(140)으로 침투하는 것을 방지하고, 제작된 소자의 구동시 소스-드레인 사이의 전기장에 의하여 전자들이 상부의 채널층(140)에서 상기 버퍼층(110)으로 주입되도록 함으로써 과잉 드레인 전류가 흐르지 못하도록 하는 역할을 한다. 버퍼층(110)상에는 실리콘이 델타 도핑법에 의해 단층 또는 얇은 막으로 형성되는 실리콘 델타 도핑층(120)이 형성된다. 한편, 버퍼층(110)과 실리콘 델타 도핑층(120) 사이에는 n형의 불순물 이온들로 도핑되고 Al의 상대 조성비가 0.23인 AlGaAs 소스 영역이 대략 500Å의 두께로 개재될 수도 있다.
실리콘 델타 도핑층(120)상에는 이종 접합 구조의 양자 우물을 형성하기 위한 GaAs 스페이서층(130)이 약 30Å의 두께로 형성된다. 상기 GaAs 스페이서층(130) 대신에 Al의 상대 조성비가 0.23인 AlGaAs 스페이서층을 사용할 수도 있다. GaAs 스페이서층(130)상에는 InGaAs 채널층(140)이 약 100Å의 두께로 형성되고, 그 위에는 GaAs 스페이서층(130)과 함께 양자 우물을 형성시키기 위한 AlGaAs 스페이서층(150)이 배치된다. InGaAs 채널층(140)에서 In의 상대 조성비는 0.2이며, AlGaAs 스페이서층(150)에서 Al의 상대 조성비는 0.23이다. 상기 InGaAs 채널층(140)은 GaAs/InGaAs/AlGaAs 이종 접합에 의해 격자 구조로 형성되는 양자 우물에 전자들이 구속되어 2DEG가 형성되는 영역이다. 상기 AlGaAs 스페이서층(150)상에는 실리콘이 델타 도핑법에 의해 단층 또는 얇은 막으로 형성되는 실리콘 델타 도핑층(160)이 형성된다.
상기 실리콘 델타 도핑층(160)상에는 n형의 불순물 이온의 저농도, 예컨대 2×1017/㎤의 농도로 도핑된 AlGaAs 도우너층(170)이 대략 300Å의 두께로 형성된다. 상기 AlGaAs 도우너층(170)은 넓은 에너지 밴드 갭을 갖는 이종 접합 물질로서 InGaAs 채널층(140)에 2DEG를 형성시켜 주는 역할을 한다. AlGaAs 도우너층(170)의 상부 일정 영역은 게이트 전극(190)과 쇼트키 접촉을 형성한다.
상기 AlGaAs 도우너층(170)상에는 GaAs 캡층(180)이 형성된다. 일반적으로 GaAs 캡층(180)은 반도체층과 금속 전극간의 접촉 저항을 최소화시켜 소자 내부에서 외부로, 또는 소자 외부에서 내부로의 전류 흐름을 원활히 하는 역할을 한다. 낮은 오믹 접촉 저항은 소자의 소스 저항을 줄여주고, 유효 소스-드레인 간격을 줄여 줌으로써 소자의 DC 및 AC 특성을 향상시켜 줌은 물론 AlGaAs 도우너층(170) 표면의 산화와 표면 공핍을 막아주는 역할을 한다. 이와 같이 GaAs 캡층의 오믹 접촉 저항을 낮추기 위해서는 높은 도핑 농도와 큰 두께를 가져야 한다, 그러나 이와 높은 도핑 농도는, 앞서 설명한 바와 같이, 그 제조 공정에서 마스크 수가 증가하고 소자의 브레이크다운 특성을 열화시키는 역할을 한다. 따라서 본 발명에서는 GaAs 캡층(180)을 진성으로 형성하고, GaAs 캡층(180)과 오믹 접촉 저항을 형성하는 소스 전극(200) 및 드레인 전극(210)을 Au/Ge/Ni/Au 금속 박막 구조로 형성하였다.
즉 진성인 GaAs 캡층(180)상에 Au 박막(201, 211)을 500Å의 두께로 형성하고, 그 위에 Ge 박막(202, 212)을 400Å의 두께로 형성하고, 그 위에 Ni 박막(203, 213)을 200Å의 두께로 형성하고, 그리고 그 위에 다시 Au 박막(204, 214)을 1000Å의 두께로 형성하였다. 그러면, 이와 같이 진성의 GaAs 캡층(180)상에 Au/Ge/Ni/Au 금속 박막으로 이루어진 소스 전극(200) 및 드레인 전극(210)을 형성함으로써 소자의 전기적인 특성이 개선된 점을 첨부된 도면을 참조하면서 보다 상세하게 설명하기로 한다.
도 7은 도 6의 소스 전극(200) 및 드레인 전극(210)의 오믹 접촉 형성을 위한 열처리 공정에서의 온도에 따른 접촉 저항값을 나타내 보인 그래프이다.
도 7을 참조하면, 본 발명에 따른 p-HEMT(부호 '□'로 나타냄)의 경우 열처리 온도가 증가함에 따라 오믹 접촉 저항값은 급격하게 감소되어, 대략 420℃의 온도에서 열처리를 하였을 때 1.5×10-6Ω㎠의 최소 오믹 접촉 저항값을 나타내었으며, 그 이상부터 약 540℃의 온도까지는 거의 일정한 값을 유지하지만, 540℃ 이상의 온도에서는 다시 높은 오믹 접촉 저항값을 나타내었다. 이에 반하여 종래의 p-HEMT(부호 '○'로 나타냄)의 경우 온도에 따른 오믹 접촉 저항값의 변화 추이는 본 발명에 따른 p-HEMT와 유사하지만 최소 접촉 저항값은 3.5×10-6Ω㎠로 높게 나타났다.
도 8은 도 6의 소스/드레인 전극(200)(210)의 오믹 접촉 형성을 위한 열처리 공정에서의 온도에 따른 X-선 분석 결과를 나타내 보인 그래프이다.
도 8을 참조하면, Au/Ge/Ni/Au 금속 박막으로 이루어진 소스 전극(200) 및 드레인 전극(210)을 증착하고 난 직후에 X-선을 조사한 결과 Au 피크만이 검출되었고, Ge 피크는 검출되지 않았다. 그 이유는 Ge이 증착될 때 비정질 상태로 증착되기 때문이다. 상기 소스 전극(200) 및 드레인 전극(210)을 증착하고 난 후에 380℃의 온도에서 열처리를 하고 X-선을 조사한 결과, AuGa 상이 생성되는 것이 관찰되었다. 따라서 380℃의 열처리시 오믹 접촉 저항이 급격히 감소하는 것은 AuGa상의 생성 때문임을 알 수 있다. 480℃의 온도에서 열처리를 하는 경우에는 Au2Ga상 및 Au2Al상이 생성되었고, 열처리 온도가 더 증가하여도 생성된 상의 변화는 없었다. 결국 420℃의 온도에서 열처리를 수행함으로써 얻을 수 있는 낮은 오믹 접촉 저항은 Au2Ga 및 Au2Al 화합물의 생성 때문인 것을 알 수 있다.
도 9 및 도 10은 도 6의 소스/드레인 전극(200)(210)의 오믹 접촉 형성을 위한 열처리 공정에서의 온도에 따른 소스/드레인 전극(200)(210)의 금속 박막 사이의 계면 구조를 나타내 보인 투과 전자 현미경 사진들이다.
도 9는 380℃의 온도로 열처리를 한 결과로서, 도시된 바와 같이, Au/Ge/Ni/Au 금속 박막으로 이루어진 소스 전극(200) 및 드레인 전극(210)은 진성의 GaAs 캡층(도 6의 180)과 반응을 하였고, 오믹 접합은 InGaAs 채널층(도 6의 140)에서 대략 300Å 이격된 위치까지 침투한 것을 알 수 있었다. 도 10은 460℃의 온도로 열처리를 한 결과로서, 도시된 바와 같이, Au/Ge/Ni/Au 금속 박막으로 이루어진 소스 전극(200) 및 드레인 전극(210)과 진성의 GaAs 캡층(도 6의 180)과 반응을 하였고, 오믹 접합은 InGaAs 채널층(도 6의 140)까지 침투하였음을 나타낸다. 따라서 최소 접촉 저항값은 오믹 접합의 위치와 밀접한 관계가 있음을 알 수 있다.
도 11 및 도 12는 도 6의 소스/드레인 전극(200)(210)의 오믹 접촉 형성을 위한 열처리 공정에서의 온도에 따른 소스/드레인 전극(200)(210)과 반도체층 사이의 계면에서의 에너지 밴드도이다.
도 11은 380℃의 온도로 열처리를 한 결과로서, 앞서 설명한 바와 같이, Au/Ge/Ni/Au 금속 박막으로 이루어진 소스 전극(200) 및 드레인 전극(210)이 진성의 GaAs 캡층(도 6의 180)과 반응을 하여, 오믹 접합이 InGaAs 채널층(도 6의 140)에서 대략 300Å 이격된 위치까지 침투한 경우이므로, 오믹 접촉 저항은 터널링 저항(Rt), 면저항(Rl) 및 장벽 저항(Rb)으로 이루어진다. 도 12는 460℃의 온도로 열처리를 한 결과로서, 앞서 설명한 바와 같이, Au/Ge/Ni/Au 금속 박막으로 이루어진 소스 전극(200) 및 드레인 전극(210)과 진성의 GaAs 캡층(도 6의 180)과 반응을 하였고, 오믹 접합은 InGaAs 채널층(도 6의 140)까지 침투하므로, 면저항(Rl) 및 장벽 저항(Rb)이 줄어들어 전체 오믹 접촉 저항이 감소된다.
도 13 및 도 14는 종래의 p-HEMT의 전류-전압 특성과 본 발명에 따른 p-HEMT의 전류-전압 특성을 각각 나타내 보인 그래프들이다. 그래프들에서 가로축은 드레인-소스간 전압(Vds)을 나타내고, 세로축은 드레인-소스간 전류(Ids)를 나타낸다.
도 13 및 도 14에 도시된 바와 같이, 전류 밀도 및 문턱 전압은 거의 동일한 수준을 나타내었다. 즉 GaAs 캡층으로서 불순물이 도핑되지 않은 진성의 GaAs 캡층을 사용하더라도 그 전기적인 특성의 열화는 발생되지 않았다.
도 15는 종래의 p-HEMT의 게이트-소스간 전압에 대한 브레이크다운 전압과 본 발명에 따른 p-HEMT의 게이트-소스간 전압에 대한 브레이크다운 전압을 비교해 보기 위해 나타내 보인 그래프이다.
도 15에 도시된 바와 같이 종래의 p-HEMT의 브레이크다운 전압(점선으로 표시)은 약 13V인 반면에 본 발명에 따른 p-HEMT의 브레이크다운 전압(실선으로 표시)은 약 17V로 나타난다. 따라서 소자의 브레이크다운 전압 특성이 향상된 것을 알 수 있다.
그러면 상기와 같은 p-HEMT를 제조하는 방법을 설명하기로 한다.
도 16 내지 도 18은 본 발명에 따른 p-HEMT의 제조 방법을 설명하기 위해 나타내 보인 단면도들이다.
먼저, 도 16을 참조하면, 반절연성의 GaAs 기판(100)상에 버퍼층(110)을 형성시킨다. 상기 버퍼층(110)은 GaAs 버퍼층이며, 경우에 따라서는 AlGaAs/GaAs 초격자 버퍼층(미도시)을 상기 버퍼층(110)상에 더 형성시킬 수도 있다. 이어서 버퍼층(110)상에 델타 도핑법을 사용하여 단층 또는 얇은 막의 실리콘 델타 도핑층(120)을 형성시킨다. 한편, 버퍼층(110)과 실리콘 델타 도핑층(120) 사이에는 n형의 불순물 이온들로 도핑되고 Al의 상대 조성비가 0.23인 AlGaAs 소스 영역을 개재시킬 수도 있다. 실리콘 델타 도핑층(120)상에는 이종 접합 구조의 양자 우물을 형성하기 위한 GaAs 스페이서층(130), InGaAs 채널층(140) 및 AlGaAs 스페이서층(150)을 순차적으로 형성시킨다. 상기 AlGaAs 스페이서층(150)상에는 델타 도핑법을 사용하여 단층 또는 얇은 막의 실리콘 델타 도핑층(160)이 형성된다. 상기 실리콘 델타 도핑층(160)상에는 n형의 불순물 이온의 저농도, 예컨대 2×1017/㎤의 농도로 도핑된 AlGaAs 도우너층(170)을 형성시키고, 이어서 그 위에 GaAs 캡층(180)을 형성시킨다. 상기 GaAs 캡층(180)내에는 불순물 이온을 주입시키지 않는다.
이와 같이 반절연성의 GaAs 기판(100)상에 반도체층을 형성한 후에는 소정의 제1 마스크막 패턴을 사용하여 소자 활성 영역 이외의 부분을 버퍼층(110)의 일정 깊이까지 메사 에칭한다.
다음에 도 17을 참조하면, 상기 진성의 GaAs 캡층(180)상에 Au/Ni/Ge/Au 박막을 형성시킨다. 상기 Au/Ni/Ge/Au 박막은 5×10-7torr의 진공으로 유지된 전자선 증착 장치(electron beam evaporator)내로 형성시킨다. 다음에 소정의 제2 마스크막 패턴(미도시)을 사용하여 상기 Au/Ni/Ge/Au 박막을 식각하여 소스 전극(200) 및 드레인 전극(210)을 각각 형성한다. 이어서 소정의 열처리 공정을 수행하여 Au/Ni/Ge/Au 박막으로 이루어지는 소스 전극(200) 및 드레인 전극(210)의 오믹 접촉 저항을 낮춘다. 상기 열처리 공정은 300-540℃ 온도에서 90%의 N2가스와 10%의 H2가스 분위기에서 이루어지는 것이 바람직하다.
다음에 도 18에 도시된 바와 같이, 소정의 제3 마스크막 패턴을 식각 마스크로 하여 리세스 식각 공정을 수행하여 GaAs 캡층(180)을 패터닝하고, 동시에 AlGaAs 도우너층(170)의 표면이 일정 깊이로 파인다. 다음에 상기 AlGaAs 도우너층(170)의 노출 표면상에 게이트 전극(190)을 형성하면 본 발명에 따른 p-HEMT가 완성된다. 본 발명에 따른 제조 방법에 의하면 종래에 4장의 마스크막 패턴을 요구하던 방법에 비하여 단지 3장의 마스크막 패턴만이 사용되므로 보다 간단하게 소자를 제조할 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 p-HEMT 및 그 제조 방법에 의하면, 캡층으로서 진성의 GaAs 캡층을 사용하고 그 위에 형성되는 소스 및 드레인 전극으로서 Au/Ge/Ni/Au 금속 박막층을 사용함으로써 소자의 오믹 접촉 저항값이 낮아지고, 이에 따라 소자의 소스 저항이 감소되는 한편, 유효 소스-드레인 간격을 줄여줌으로써 소자의 AC 및 DC 특성을 향상시킨다. 또한 그 제조 방법에 있어서도 소자의 브레이크다운 특성이 자체로 향상되므로 캡층의 리세스 식각 공정을 생략할 수 있으므로 보다 간단하고 적은 마스크막 패턴을 사용하여 소자를 제조할 수 있다.

Claims (10)

  1. 반도체 기판상에 버퍼층, GaAs 스페이서층, lnGaAs 채널층, AlGaAs 스페이서층, AlGaAs 도우너층 및 GaAs 캡층이 순차적으로 형성된 비정형 고 전자 이동도 트랜지스터에 있어서,
    상기 GaAs 캡층은 불순물 도핑이 이루어지지 않은 진성이고, 상기 GaAs 캡층상에 Au/Ni/Ge/Au 금속 박막층으로 이루어지며, 상기 GaAs 캡층과 각각 오믹 접촉 저항을 이루는 소스 전극 및 드레인 전극을 구비하는 것을 특징으로 하는 비정형 고 전자 이동도 트랜지스터.
  2. 제1항에 있어서,
    상기 반도체 기판은 반절연성의 GaAs 기판인 것을 특징으로 하는 비정형 고 전자 이동도 트랜지스터.
  3. 제1항에 있어서,
    상기 버퍼층은 진성의 GaAs 버퍼층 및 AlGaAs/GaAs 초격자층이 순차적으로 이루어진 구조인 것을 특징으로 하는 비정형 고 전자 이동도 트랜지스터.
  4. 제1항에 있어서,
    상기 Au/Ni/Ge/Au 금속 박막층 중 하부의 Au 박막의 두께는 100-2000Å, 상기 Ni 박막의 두께는 100-500Å, 상기 Ge 박막의 두께는 200-1000Å, 그리고 상부의 Au 박막의 두께는 200-1000Å인 것을 특징으로 하는 비정형 고 전자 이동도 트랜지스터.
  5. 제1항에 있어서,
    상기 GaAs 버퍼층과 상기 GaAs 스페이서층 사이 및 상기 AlGaAs 스페이서층과 상기 AlGaAs 도우너층 사이에 각각 델타 도핑법에 의해 실리콘이 도핑되어 형성된 Si 델타 도핑층을 더 구비하는 것을 특징으로 하는 비정형 고 전자 이동도 트랜지스터.
  6. (가) 반도체 기판상에 버퍼층, GaAs 스페이서층, lnGaAs 채널층, AlGaAs 스페이서층, AlGaAs 도우너층 및 진성의 GaAs 캡층을 순차적으로 형성하는 단계;
    (나) 상기 진성의 GaAs 캡층상에 Au/Ni/Ge/Au 금속 박막층으로 이루어지는 소스 전극 및 드레인 전극을 각각 형성하는 단계;
    (다) 게이트 전극이 형성될 상기 AlGaAs 도우너층의 일부 표면이 노출되도록 상기 GaAs 캡층의 일부를 제거하는 단계; 및
    (라) 상기 AlGaAs 도우너층의 노출 표면상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비정형 고 전자 이동도 트랜지스터의 제조 방법.
  7. 제7항에 있어서,
    상기 반도체 기판으로서 반절연성의 GaAs 기판을 사용하는 것을 특징으로 하는 고 전자 이동도 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 Au/Ni/Ge/Au 금속 박막층을 형성한 후에 소정 온도에서의 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 고 전자 이동도 트랜지스터의 제조 방법.
  9. 제9항에 있어서,
    상기 열처리 공정은 300-540℃ 온도에서 이루어지는 것을 특징으로 하는 고 전자 이동도 트랜지스터의 제조 방법.
  10. 제9항에 있어서,
    상기 열처리 공정은 90%의 N2가스와 10%의 H2가스 분위기에서 이루어지는 것을 특징으로 하는 고 전자 이동도 트랜지스터의 제조 방법.
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