JPH0629477A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0629477A
JPH0629477A JP4141848A JP14184892A JPH0629477A JP H0629477 A JPH0629477 A JP H0629477A JP 4141848 A JP4141848 A JP 4141848A JP 14184892 A JP14184892 A JP 14184892A JP H0629477 A JPH0629477 A JP H0629477A
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Abstract

(57)【要約】 【目的】ＣＭＯＳのＬＤＤ構造のためにゲート側壁にサ
イドウォールが形成される場合に、同一基板に形成され
るＮチャネル二重拡散ＭＯＳＦＥＴの微小チャネルのソ
ース・ドレイン領域との接続を確実にする。 【構成】サイドウォール形成以前にゲートとレジスト膜
でマスクを形成し、不純物を導入してＮチャネル二重拡
散ＭＯＳＦＥＴのＰベース領域とＮソース・ドレイン領
域を形成する。これにより、ゲート直下のＰベース領域
に形成されるＮチャネルとＮソース・ドレイン領域とを
確実に接続できる。また、Ｐベース領域にコンタクトを
とるＰ領域をＣＭＯＳのＰチャネルＭＯＳＦＥＴのソー
ス・ドレイン領域と同時に形成する。そのほか、ＰＮＰ
トランジスタ、Ｐチャネル二重拡散ＭＯＳＦＥＴの集積
も可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ (Lightly Dope
d Drain)構造をもつＣＭＯＳと二重拡散ＭＯＳＦＥＴ
(以下ＤＭＯＳと記す) とを同一半導体素体に集積する
半導体装置に関する。
【０００２】
【従来の技術】ＰチャネルとＮチャネルのＭＯＳＦＥＴ
を組合わせたＣＭＯＳにおいて、チャネル長を微小化し
たときの耐圧低下の問題を解消するために、サイドウォ
ールを形成するＬＤＤ構造が採用されることが知られて
いる。図２ (a)〜(f) はそのようなＬＤＤ構造をもつＣ
ＭＯＳの製造工程を示し、図の左側10がＰチャネルＭＯ
ＳＦＥＴ、右側20がＮチャネルＭＯＳＦＥＴの形成され
る領域である。先ず、シリコン基板１の表面層にＮウエ
ル21、Ｐウエル31を形成し、表面上に薄いゲート酸化膜
41、厚いフィールド酸化膜42を形成し、ゲート酸化膜41
の上に多結晶Si層51、52を堆積し、パターニングする
〔図２(a) 〕。次に、領域20のＮチャネルＦＥＴのソー
ス、ドレイン形成のためのフォトマスクと同一フォトマ
スクを用いて領域10にレジスト膜６を残し、そのレジス
ト膜６と多結晶Si層52をマスクとしてドナーイオン71、
例えば31Ｐ+ を加速電圧50kV、打込み量３×1013／cm2
で領域22へ打込む〔図２(b) 〕。つづいてレジスト膜６
を除去し、多結晶Si層51、52の側面に接してサイドウォ
ールの酸化膜43を形成する〔図２(c) 〕。さらに再び図
２(b) の工程と同じマスクを用いて、レジスト膜６を領
域10に残し、そのレジスト膜６、多結晶Si層52およびサ
イドウォール43をマスクとしてドナーイオン72、例えば
As+ を加速電圧50kV、打込み量５×1015／cm2 で領域22
より狭い領域23へ打込む〔図２(d) 〕。次いでレジスト
膜６を除去した後、領域10のＰチャネルＦＥＴのソー
ス、ドレイン形成のためのフォトマスクと同一フォトマ
スクを用いて領域20にレジスト膜６を残し、そのレジス
ト膜６、多結晶Si層51およびサイドウォール43をマスク
として、例えばＢＦ2 + を用いるアクセプタイオン73を
加速電圧50kV、打込み量３×1015／cm2 で領域32へ打込
む〔図２(e) 〕。このあと、レジスト膜６を除去し、熱
処理をすると、領域20には、低濃度の31Ｐがドープされ
たＮ領域22の間にはさまれた短いチャネル部を有し、Ｎ
領域22の外側に高濃度のAsがドープされたＮ+ 領域23が
隣接するソース・ドレイン領域を備え、多結晶Si層52を
ゲートとするＬＤＤ構造のＮチャネルＦＥＴが形成さ
れ、領域10には、11ＢがドープされたＰ+ ソース・ドレ
イン領域32を備え、多結晶Si層51をゲートとするＰチャ
ネルＦＥＴが形成される〔図２(f) 〕。
【０００３】
【発明が解決しようとする課題】このようなＬＤＤ構造
をもつＣＭＯＳとＤＭＯＳを同一シリコン基板１にＮチ
ャネルＤＭＯＳを形成するとき、図３に示すように基板
１の表面に酸化膜41を介して形成した多結晶Siゲート53
およびサイドウォール43をマスクとしてのアクセプタイ
オンとドナーイオンを打込み、熱処理してＰベース領域
34とＮ+ ソース・ドレイン領域24を形成する場合、サイ
ドウォールの幅ｗ1 が0.２μｍ、Ｎ+ 領域44の深さｄが
0.２μｍであると、Ｎ+ 領域24の横方向の拡散幅ｗ2 が
0.16μｍとなって、ゲート53の下に形成される反転層45
がｎ+ 領域24まで届かず、このＮチャネルＤＭＯＳがオ
ンできないという問題がある。この対策として、Ｎチャ
ネルＤＭＯＳのソース・ドレイン領域をＰベース領域と
全く他の工程と独立にそれぞれ形成すると、マスク工程
が２回よけいにかかり、工程増による所要製造日数の増
加、コスト上昇が著しいという問題がある。
【０００４】本発明の目的は、上述の問題を解決し、Ｌ
ＤＤ構造をもつＣＭＯＳと同一半導体素体にＤＭＯＳが
集積される半導体装置の動作特性不良や著しいコスト上
昇をひきおこさない製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、ＣＭＯＳのＮチャネルＭＯＳＦＥＴと
してＬＤＤ構造を有するＭＯＳＦＥＴを形成するために
ゲートをマスクとして不純物を導入し、またゲートの側
壁に絶縁物で形成したサイドウォールとゲートとをマス
クとして不純物を導入する半導体装置の製造方法におい
て、サイドウォール形成以前に一部ゲートを用いる同一
マスクの開口部からそれぞれ不純物を導入してｐベース
領域とそれより浅いＮソース・ドレイン領域を有するＮ
チャネル二重拡散ＭＯＳＦＥＴを同一半導体素体に形成
するものとする。そして、ＣＭＯＳのＰチャネルＭＯＳ
ＦＥＴのソース・ドレイン領域形成のための不純物導入
と同時に不純物を選択的に導入してＮチャネル二重拡散
ＭＯＳＦＥＴのＰベース領域と一部重なるＰベースコン
タクト領域を形成すること、Ｎチャネル二重拡散ＭＯＳ
ＦＥＴのＰベース領域形成のための不純物導入と同時に
ＮＰＮトランジスタのベース領域形成のための不純物を
選択的に導入し、Ｎソース・ドレイン領域形成のための
不純物導入と同時に前記ＮＰＮトランジスタのＮエミッ
タ領域形成のための不純物を選択的に導入すること、Ｃ
ＭＯＳのＰチャネルＭＯＳＦＥＴのソース・ドレイン領
域形成のための不純物導入と同時に不純物を選択的に導
入してＮＰＮトランジスタのベース領域と一部重なるＰ
型の外部ベース領域を形成することが有効である。さら
にまた、サイドウォール形成以前にゲートをマスクとし
て不純物を導入してＣＭＯＳのＮチャネルＭＯＳＦＥＴ
のＬＤＤ構造の低不純物濃度領域と同時にＰチャネル二
重拡散ＭＯＳＦＥＴのＮベース領域を形成し、サイドウ
ォール形成後そのサイドウォールとゲートとをマスクと
してＣＭＯＳのＰチャネルＭＯＳＦＥＴのソース・ドレ
イン領域形成のための不純物を導入すると同時に不純物
を選択的に導入して前記Ｐチャネル二重拡散ＭＯＳＦＥ
ＴのＰソース・ドレイン領域を形成すること、そしてサ
イドウォールとゲートとをマスクとしてＣＭＯＳのＮチ
ャネルＭＯＳＦＥＴのソース・ドレイン領域形成のため
の不純物を導入すると同時に不純物を選択的に導入して
二重拡散ＭＯＳＦＥＴのＮベース領域と一部重なるＮベ
ースコンタクト領域を形成することが有効である。
【０００６】
【作用】ＮチャネルＤＭＯＳのＮソース・ドレイン領域
とＰベース領域とをサイドウォール形成以前に同一マス
クを用いての不純物導入によりセルフアラインで形成す
るので、ゲート直下のＰベース領域に形成されるチャネ
ルに確実に接続されるＮソース・ドレイン領域を形成す
ることができ、後からＣＭＯＳのＰチャネルＭＯＳＦＥ
ＴのＰソース・ドレイン領域と同時にＰベース領域とコ
ンタクトを取るＰ層を形成することも可能で、従来にく
らべてマスク作成工程を１回増すことだけでＬＤＤ構造
をもつ微細なＣＭＯＳに特性のよいＮチャネルＤＭＯＳ
を付加できる。また、同時にＮＰＮトランジスタのエミ
ッタベースを工程中に形成することもでき、ＣＭＯＳの
ＰチャネルＭＯＳのソース・ドレイン領域と同時に外部
ベース領域を形成でき、ＣＤＭＯＳ製造工程に対する工
程増なしに、Ｂｉ−ＣＤＭＯＳを製造できる。また、Ｐ
チャネルＤＭＯＳも、ＬＤＤ構造の低不純物濃度領域形
成時にＮベース領域を形成することで、工程増なしでＣ
ＭＯＳおよびＮＤＭＯＳと同一半導体素体に付加するこ
とができる。
【０００７】
【実施例】以下、図２、図３を含めて共通の部分に同一
の符号を付した図を引用して本発明の実施例について説
明する。図１において、左側からそれぞれＰチャネルＦ
ＥＴ、ＮチャネルＦＥＴ、ＮチャネルＤＭＯＳの形成さ
れる領域10、20、30である。図(a) 〜(f) に示される各
工程は次の通りである。
【０００８】図１(a) ：埋込層81、分離層82を形成した
シリコン基板１の表面層にＮウエル21、Ｐウエル31を形
成し、表面上にLOCOS 法を用いてのフィールド酸化膜4
2、ゲート酸化膜41、さらにゲート酸化膜41の上に多結
晶Siゲート51、52、53を順次形成する。 図１(b) ：図２(b) と同様に領域20のＮチャネルＦＥＴ
のソース・ドレイン領域形成のためのフォトマスクを用
いて領域10および領域30にレジスト膜６を残し、ＬＤＤ
構造のための31Ｐ+ 71のイオン注入を、加速電圧30kV、
打込み量３×10 13／cm2 で行い、低不純物濃度のＮ領域
22をＰウエル31の表面層に形成する。
【０００９】図１(c) ：レジスト膜６を除去したのち、
領域30にＮチャネルＤＭＯＳを形成するためのフォトマ
スクを用いて、領域10、20および領域30のゲート53の間
にレジスト膜６を残し、ＤＭＯＳのＮ+ ソース・ドレイ
ン領域のためのAs+ 72のイオン注入を、加速電圧50kV、
打込み量５×1015／cm2 で行い、つづいてＤＭＯＳのＰ
ベース領域のためのＢ+ 74のイオン注入を加速電圧30k
V、打込み量1.５×1014／cm2 で行い、ソース・ドレイ
ン領域44、Ｐベース領域34をそれぞれ形成する。
【００１０】図１(d) ：例えば2000Åの厚さの酸化膜を
堆積し、縦方向に異方性エッチングして多結晶Si層51、
52、53の側壁にサイドウォールの酸化膜43を形成する。 図１(e) ：領域20のＮチャネルＦＥＴ形成用のフォトマ
スクを用いて、領域10および30にレジスト膜６を残し、
ＮチャネルＦＥＴのソース・ドレイン領域形成のための
As+ 72のイオン注入を、加速電圧50kV、打込み量５×10
15／cm2 で行う。
【００１１】図１(f) ：レジスト膜６を除去したのち、
領域10のＰチャネルＦＥＴ形成用のフォトマスクを用い
て、領域20および30にレジスト膜６を残すが、さらに別
のフォトマスクを用いてＰベース領域34の縁部上あるい
はそれより内側に入るようにレジスト膜６の開口部61を
設ける。そしてＢＦ2 + 73の打込みを加速電圧50kV、打
込み量５×1015／cm2 で行って、ＰチャネルＦＥＴのソ
ース・ドレイン領域32およびＤＭＯＳのＰベース領域34
に連結されたＰ+ 領域35を形成する。このＰ+領域35に
よりＰベース領域34にコンタクトをとることができる。
【００１２】図４に示す実施例は、図１のＣＤＭＯＳに
ＮＰＮバイポーラトランジスタを加える場合で、図４
(a) 、(b) は図１(a) 、(b) と同時に行われる工程であ
り、図４(c) では、ＤＭＯＳ領域にＮ+ ソース・ドレイ
ン領域24、Ｐベース領域34形成のためのAs+ 72、Ｂ+ 74
のイオン注入を行う図１(c) に示した工程の際にレジス
ト膜６に明けた開口部62から領域26、36にそれぞれイオ
ン注入して、ＮＰＮトランジスタのエミッタ領域、ベー
ス領域を形成する。図４(d) は同１(d) のサイドウォー
ル形成工程の時で、この領域には特に処理は施されず、
図４(e) においてＣＭＯＳのＮチャネルＦＥＴのＮ+ ソ
ース・ドレイン領域形成のためのAs+ 72の注入の際にレ
ジスト膜６の開口部63から領域27にイオン注入してＮ+
コレクタ領域とする。次に、Ｎ−ＤＭＯＳのＰベースコ
ンタクト領域35を形成する図１(f)の際に、図４(f) に
示すように横方向拡散で内部ベース領域36にコンタクト
をとるＰ型の外部ベース領域37を形成するために、Ｐベ
ース領域36の縁部と面一あるいはオーバラップする開口
部64をレジスト膜２に明けるフォトマスクを用いる。
【００１３】図５は、ＬＤＤ構造をもつＣＭＯＳとＣチ
ャネルＤＭＯＳのほかにＰチャネルＤＭＯＳを同一基板
に形成する本発明の実施例を示し、領域40がＰ−ＤＭＯ
Ｓを形成する領域である。図(a) 〜(f) に示される各工
程は次の通りである。 図５(a) ：図１(a) と同様に、埋込層81、分離層82を形
成したシリコン基板１の表面層にＮウエル21、Ｐウエル
31を形成し、表面上にLOCOS 法を用いてのフィールド酸
化膜42、ゲート酸化膜41、さらにゲート酸化膜41の上に
多結晶Siゲート51、52、54を順次形成する。
【００１４】図５(b) ：領域10のみをレジスト膜６で覆
い、領域20のＬＤＤ構造のための領域22へのＰ+ のイオ
ン注入と同時に領域40にもゲート54をマスクにしてＮベ
ース領域28にイオンを打込む。 図５(c) ：図１(d) と同様に厚さ2000Åの酸化膜からエ
ッチングによりサイドウォール43をゲート54の側壁にも
形成する。
【００１５】図５(d) ：領域10へＮチャネルＦＥＴのソ
ース・ドレイン領域形成のためのフォトマスクを用いて
領域20、40にレジスト膜６を残し、さらに領域40に開口
部65を明けてAsイオン72をＮチャネルＦＥＴのＮ+ ソー
ス・ドレイン領域23、Ｐ−ＤＭＯＳのＮ+ ベースコンタ
クト領域29に注入する。 図５(e) ：レジスト膜６を除去した後、領域10にソース
・ドレイン領域形成のためのフォトマスクを用いて領域
20にはレジスト膜６を残し、領域40のゲート54近傍には
レジスト膜６に開口部66を明け、ＢＦ2 + 73を用いての
イオン注入を行い、ＮチャネルＭＯＳのＰ+ ソース・ド
レイン領域32、ＰチャネルＤＭＯＳのソース・ドレイン
領域38を形成する。ほう素は、熱処理によって比較的深
く入るので、ソース・ドレイン領域38を囲むＮベース領
域28の幅が狭くなり、図３に示したＮチャネルＤＭＯＳ
におけるように反転層がソース・ドレイン領域まで届か
ない状態になるおそれはない。
【００１６】
【発明の効果】本発明によれば、ＮチャネルＤＭＯＳの
ソース・ドレイン領域および微小チャネル層形成のため
のＰベース領域を、ＣＭＯＳのＬＤＤ構造形成のための
サイドウォール形成以前に同一マスクの開口部を通じて
の不純物導入で形成することにより、サイドウォール形
成後に作ったソース・ドレイン領域のようにチャネル層
に接続しないことによりオンしないという問題もなく、
ゲートとセルフアラインで作成できる特性のよいＮチャ
ネルＤＭＯＳを集積したＣＤＭＯＳを得ることができ
た。また、ＮＰＮトランジスタの集積も容易でＢｉ−Ｃ
ＤＭＯＳを製造することもでき、さらに比較的深い拡散
で作られるＰソース・ドレイン領域をサイドウォール形
成後に形成してＰチャネルＤＭＯＳも集積できる。従っ
て、同一半導体素体にＣＭＯＳ、ＮチャネルＤＭＯＳ,
、ＮＰＮトランジスタ、ＰチャネルＤＭＯＳを作成し
たＢｉ−ＣＤＭＯＳをフォトマスク１枚増加のみで製造
できるので、低コストで豊富なデバイスを使用でき、工
業的価値は非常に大きい。
【図面の簡単な説明】
【図１】本発明の一実施例のＣＭＯＳの製造工程を(a)
ないし(f) の順に示す断面図
【図２】従来のＩＣの製造工程を(a) ないし(f) の順に
示す断面図
【図３】従来のＮチャネルＤＭＯＳの一部を示す断面図
【図４】図１の半導体装置に付加されるＮＰＮトランジ
スタの製造工程を(a) ないし(f) の順に示す断面図
【図５】本発明の別の実施例のＣＭＯＳ製造工程を(a)
ないし(e) の順に示す断面図
【符号の説明】
１ Si基板 １０ ＰチャネルＦＥＴ領域 ２０ ＮチャネルＦＥＴ領域 ３０ ＮチャネルＤＭＯＳ領域 ４０ ＰチャネルＤＭＯＳ領域 ２１ Ｎウエル ２２ 低不純物濃度Ｎ領域 ２３ Ｎ+ ソース・ドレイン領域 ２４ Ｎ+ ソース・ドレイン領域 ２６ エミッタ領域 ２７ コレクタ領域 ２８ Ｎベース領域 ２９ Ｎベースコンタクト領域 ３１ Ｐウエル ３２ Ｐ+ ソース・ドレイン領域 ３４ Ｐベース領域 ３５ Ｐベースコンタクト領域 ３６ ベース領域 ３７ 外部ベース領域 ３８ Ｐ+ ソース・ドレイン領域 ４１ ゲート酸化膜 ４３ サイドウォール ５１ ゲート ５２ ゲート ５３ ゲート ５４ ゲート ６ レジスト膜 ６１ レジスト膜開口部 ６２ レジスト膜開口部 ６３ レジスト膜開口部 ６４ レジスト膜開口部 ６５ レジスト膜開口部 ６６ レジスト膜開口部 ７１ Ｐ+ ７２ As+ ７３ ＢＦ2 + ７４ Ｂ+

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ＣＭＯＳのＮチャネルＭＯＳＦＥＴとして
    ＬＤＤ構造を有するＭＯＳＦＥＴを形成するためにゲー
    トをマスクとして不純物を導入し、さらにゲートの側壁
    に絶縁物で形成したサイドウォールとゲートとをマスク
    として不純物を導入する半導体装置の製造方法におい
    て、サイドウォール形成以前に一部ゲートを用いる同一
    マスクの開口部からそれぞれ不純物を導入してｐベース
    領域とそれより浅いＮソース・ドレイン領域を有するＮ
    チャネル二重拡散ＭＯＳＦＥＴを同一半導体素体に形成
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】ＣＭＯＳのＰチャネルＭＯＳＦＥＴのソー
    ス・ドレイン領域形成のための不純物導入と同時に不純
    物を選択的に導入してＮチャネル二重拡散ＭＯＳＦＥＴ
    のＰベース領域と一部重なるＰベースコンタクト領域を
    形成する請求項１記載の半導体装置の製造方法。
  3. 【請求項３】Ｎチャネル二重拡散ＭＯＳＦＥＴのＰベー
    ス領域形成のための不純物導入と同時にＮＰＮトランジ
    スタのベース領域形成のための不純物を選択的に導入
    し、Ｎソース・ドレイン領域形成のための不純物導入と
    同時に前記ＮＰＮトランジスタのＮエミッタ領域形成の
    ための不純物を選択的に導入する請求項１あるいは２記
    載の半導体装置の製造方法。
  4. 【請求項４】ＣＭＯＳのＰチャネルＭＯＳＦＥＴのソー
    ス・ドレイン領域形成のための不純物導入と同時に不純
    物を選択的に導入してＮＰＮトランジスタのベース領域
    と一部重なるＰ型の外部ベース領域を形成する請求項３
    記載の半導体装置の製造方法。
  5. 【請求項５】サイドウォール形成以前にゲートをマスク
    として不純物を導入してＣＭＯＳのＮチャネルＭＯＳＦ
    ＥＴのＬＤＤ構造の低不純物濃度領域と同時にＰチャネ
    ル二重拡散ＭＯＳＦＥＴのＮベース領域を形成し、サイ
    ドウォール形成後サイドウォールとゲートとをマスクと
    してＣＭＯＳのＰチャネルＭＯＳＦＥＴのソース・ドレ
    イン領域形成のための不純物を導入すると同時に不純物
    を選択的に導入して前記Ｐチャネル二重拡散ＭＯＳＦＥ
    ＴのＰソース・ドレイン領域を形成する請求項１ないし
    ４のいずれかに記載の半導体装置の製造方法。
  6. 【請求項６】サイドウォールとゲートとをマスクとして
    ＣＭＯＳのＮチャネルＭＯＳＦＥＴのソース・ドレイン
    領域形成のための不純物を導入すると同時に不純物を選
    択的に導入して二重拡散ＭＯＳＦＥＴのＮベース領域と
    一部重なるＮベースコンタクト領域を形成する請求項５
    記載の半導体装置の製造方法。
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