JP3006539B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に相補型ＭＯＳＦＥＴ（ＣＭＯＳ）と高
耐圧ＭＯＳＦＥＴの基板上への混載を行うための製造方
法に関するものである。
方法に関し、特に相補型ＭＯＳＦＥＴ（ＣＭＯＳ）と高
耐圧ＭＯＳＦＥＴの基板上への混載を行うための製造方
法に関するものである。
【０００２】
【従来の技術】携帯電話など移動体通信機器では、信号
を受信し処理するトランジスタや、送信信号を形成した
後、アンテナに送信電力を供給するトランジスタなどが
内部で使われている。これらのトランジスタで構成され
た部分は、ＭＨｚ帯の低周波で動作する部分はＣＭＯＳ
のＬＳＩという形で構成され、ＧＨｚに近い高周波で動
作する部分はバイポーラトランジスタや化合物トランジ
スタを使い、単体または低集積のＩＣという形で構成さ
れている。
を受信し処理するトランジスタや、送信信号を形成した
後、アンテナに送信電力を供給するトランジスタなどが
内部で使われている。これらのトランジスタで構成され
た部分は、ＭＨｚ帯の低周波で動作する部分はＣＭＯＳ
のＬＳＩという形で構成され、ＧＨｚに近い高周波で動
作する部分はバイポーラトランジスタや化合物トランジ
スタを使い、単体または低集積のＩＣという形で構成さ
れている。
【０００３】ＣＭＯＳは微細化が進み、ＧＨｚの高周波
動作部分にも適用が可能になってきた。その場合、高周
波で動作する部分のトランジスタもすべてＣＭＯＳでつ
くり、しかも１つの基板上に混載することが可能であ
る。
動作部分にも適用が可能になってきた。その場合、高周
波で動作する部分のトランジスタもすべてＣＭＯＳでつ
くり、しかも１つの基板上に混載することが可能であ
る。
【０００４】この高周波動作部のトランジスタをＣＭＯ
Ｓで集積しようとした場合、特にその中のＣＭＯＳと耐
圧が必要な高耐圧ＭＯＳＦＥＴ（以下、適宜「パワーＭ
ＯＳＦＥＴ」という。）を一つの基板上に混載しようと
した場合に問題となることは、パワーＭＯＳＦＥＴには
通常のＣＭＯＳ構造が使えないことである。パワーＭＯ
ＳＦＥＴは、耐圧を大きくするために通常のＣＭＯＳと
は異なる構造を有する。すなわち図５に示すようにゲー
ト絶縁膜４５の下のチャネル部分とドレインｎ５０の間
の部分に、通常のｎ型ＭＯＳＦＥＴとは異なる低濃度の
ドレインオフセット部５１が設置されている。この部分
には動作時にキャリヤが空乏化する程度の濃度のｎ型不
純物が導入されており、ドレインとソース間の電圧の一
部をここで吸収できるようになっている。
Ｓで集積しようとした場合、特にその中のＣＭＯＳと耐
圧が必要な高耐圧ＭＯＳＦＥＴ（以下、適宜「パワーＭ
ＯＳＦＥＴ」という。）を一つの基板上に混載しようと
した場合に問題となることは、パワーＭＯＳＦＥＴには
通常のＣＭＯＳ構造が使えないことである。パワーＭＯ
ＳＦＥＴは、耐圧を大きくするために通常のＣＭＯＳと
は異なる構造を有する。すなわち図５に示すようにゲー
ト絶縁膜４５の下のチャネル部分とドレインｎ５０の間
の部分に、通常のｎ型ＭＯＳＦＥＴとは異なる低濃度の
ドレインオフセット部５１が設置されている。この部分
には動作時にキャリヤが空乏化する程度の濃度のｎ型不
純物が導入されており、ドレインとソース間の電圧の一
部をここで吸収できるようになっている。
【０００５】特開平２−５８３７１号公報には、ＣＭＯ
ＳとパワーＭＯＳＦＥＴを一つの基板上に集積化した例
が示されている。ＣＭＯＳ部のゲートをｐ型とし、パワ
ーＭＯＳＦＥＴのゲートはｎ型として、ゲートパターニ
ングはパワーＭＯＳＦＥＴとＣＭＯＳで別々に行ってい
る。また、パワーＭＯＳＦＥＴは縦型であり、ソースは
ゲートの横に形成しており、ドレインはチャネルの下方
に形成している。
ＳとパワーＭＯＳＦＥＴを一つの基板上に集積化した例
が示されている。ＣＭＯＳ部のゲートをｐ型とし、パワ
ーＭＯＳＦＥＴのゲートはｎ型として、ゲートパターニ
ングはパワーＭＯＳＦＥＴとＣＭＯＳで別々に行ってい
る。また、パワーＭＯＳＦＥＴは縦型であり、ソースは
ゲートの横に形成しており、ドレインはチャネルの下方
に形成している。
【０００６】また、横型パワーＭＯＳＦＥＴをＣＭＯＳ
と集積する製造方法を図４に示す。なお、この製造方法
は、パワーＭＯＳＦＥＴの構造や従来のＣＭＯＳプロセ
スから容易に類推される方法である。図４（ａ）のよう
に、基板４１上に素子分離４２、ｐウェル４３、ｎウェ
ル４４、ゲート絶縁膜４５、ゲート４６などを形成し、
ＣＭＯＳ（ｎＭＯＳおよびｐＭＯＳ）部をレジスト４７
でマスクしてパワーＭＯＳＦＥＴのドレインオフセット
部５１形成のための５×１０12ｃｍ-2の砒素イオン注入
を行う。次に図４（ｂ）のように、ｐＭＯＳ部とパワー
ＭＯＳＦＥＴのドレインオフセット部５１をレジスト４
８でマスクして、１×１０15ｃｍ-2で砒素イオン注入を
行いｎＭＯＳのソースｎ４９、ドレインｎ５０を形成す
ると同時に、パワーＭＯＳＦＥＴのソースｎ４９、ドレ
インｎ５０を形成する。レジスト４８によりパワーＭＯ
ＳＦＥＴのドレインオフセット部は低濃度のまま保つこ
とができる。次に図４（ｃ）のように、ｎＭＯＳとパワ
ーＭＯＳＦＥＴ部をレジスト５２でマスクして、１×１
０15ｃｍ-2でボロンイオン注入を行いｐＭＯＳのソース
ｐ５３、ドレインｐ５４を形成し、その後コンタクトや
配線工程を行うことにより半導体装置が完成する。
と集積する製造方法を図４に示す。なお、この製造方法
は、パワーＭＯＳＦＥＴの構造や従来のＣＭＯＳプロセ
スから容易に類推される方法である。図４（ａ）のよう
に、基板４１上に素子分離４２、ｐウェル４３、ｎウェ
ル４４、ゲート絶縁膜４５、ゲート４６などを形成し、
ＣＭＯＳ（ｎＭＯＳおよびｐＭＯＳ）部をレジスト４７
でマスクしてパワーＭＯＳＦＥＴのドレインオフセット
部５１形成のための５×１０12ｃｍ-2の砒素イオン注入
を行う。次に図４（ｂ）のように、ｐＭＯＳ部とパワー
ＭＯＳＦＥＴのドレインオフセット部５１をレジスト４
８でマスクして、１×１０15ｃｍ-2で砒素イオン注入を
行いｎＭＯＳのソースｎ４９、ドレインｎ５０を形成す
ると同時に、パワーＭＯＳＦＥＴのソースｎ４９、ドレ
インｎ５０を形成する。レジスト４８によりパワーＭＯ
ＳＦＥＴのドレインオフセット部は低濃度のまま保つこ
とができる。次に図４（ｃ）のように、ｎＭＯＳとパワ
ーＭＯＳＦＥＴ部をレジスト５２でマスクして、１×１
０15ｃｍ-2でボロンイオン注入を行いｐＭＯＳのソース
ｐ５３、ドレインｐ５４を形成し、その後コンタクトや
配線工程を行うことにより半導体装置が完成する。
【０００７】
【発明が解決しようとする課題】しかし、上記の縦型パ
ワーＭＯＳＦＥＴとＣＭＯＳの混載方法では、ゲートパ
ターニングがパワーＭＯＳＦＥＴとＣＭＯＳで別々のた
め、マスクとレジスト工程が増加することとなる。ま
た、パワーＭＯＳＦＥＴのドレイン電極が基板上方に出
ていないために、通常のＣＭＯＳ論理回路のように基板
の表側でドレイン電極と配線との電気的接続をとること
が容易でなかった。前記公報には配線とドレイン電極と
の接続の仕方は記載されておらず必ずしも明確ではない
が、通常の考え方に従えば、基板のパワーＭＯＳＦＥ
Ｔの裏側まで配線を引き回してドレイン電極と接続をと
るか、または、ドレイン電極の位置まで到達する深い
穴を基板に開けて、その穴の中を金属等の抵抗の低い物
質で埋め込んで接続をとることとなり、いずれの方法を
とった場合でも複雑な工程になるという問題があった。
ワーＭＯＳＦＥＴとＣＭＯＳの混載方法では、ゲートパ
ターニングがパワーＭＯＳＦＥＴとＣＭＯＳで別々のた
め、マスクとレジスト工程が増加することとなる。ま
た、パワーＭＯＳＦＥＴのドレイン電極が基板上方に出
ていないために、通常のＣＭＯＳ論理回路のように基板
の表側でドレイン電極と配線との電気的接続をとること
が容易でなかった。前記公報には配線とドレイン電極と
の接続の仕方は記載されておらず必ずしも明確ではない
が、通常の考え方に従えば、基板のパワーＭＯＳＦＥ
Ｔの裏側まで配線を引き回してドレイン電極と接続をと
るか、または、ドレイン電極の位置まで到達する深い
穴を基板に開けて、その穴の中を金属等の抵抗の低い物
質で埋め込んで接続をとることとなり、いずれの方法を
とった場合でも複雑な工程になるという問題があった。
【０００８】また、横形パワーＭＯＳＦＥＴとの混載
は、通常のＣＭＯＳプロセスに比べ、ドレインオフセッ
ト部形成のイオン注入のためのマスクやレジストプロセ
スが必要となり、工程が煩雑になるという問題があっ
た。
は、通常のＣＭＯＳプロセスに比べ、ドレインオフセッ
ト部形成のイオン注入のためのマスクやレジストプロセ
スが必要となり、工程が煩雑になるという問題があっ
た。
【０００９】本発明は、上記の問題を解決し、通常のＣ
ＭＯＳプロセスに比べてマスク、レジストプロセス工程
の増加を伴うことなくパワーＭＯＳＦＥＴとＣＭＯＳの
混載を行う方法を提供することを目的とする。
ＭＯＳプロセスに比べてマスク、レジストプロセス工程
の増加を伴うことなくパワーＭＯＳＦＥＴとＣＭＯＳの
混載を行う方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決する本発
明の半導体装置の製造方法は、基板の上にゲート絶縁膜
を介して設けられたゲート電極と、前記基板上に設けら
れたソース領域およびドレイン領域とを有するｎ型ＭＯ
ＳＦＥＴおよびｐ型ＭＯＳＦＥＴと、基板の上にゲート
絶縁膜を介して設けられたゲート電極と、前記基板上に
設けられたソース領域およびドレイン領域と、ドレイン
とゲート下のチャネル領域の間に設けられ動作時にキャ
リヤが空乏化する程度の濃度のｎ型不純物を含むドレイ
ンオフセット部とを有する高耐圧ｎ型ＭＯＳＦＥＴとを
前記基板上に備えた半導体装置の製造方法において、ｎ
型ＭＯＳＦＥＴ形成領域、ｐ型ＭＯＳＦＥＴ形成領域お
よび高耐圧ｎ型ＭＯＳＦＥＴ形成領域のそれぞれに前記
ゲート電極を形成した後に、動作時にキャリヤが空乏化
する程度の低濃度のｎ型不純物（Ａ）を前記基板全面に
イオン注入する工程と、前記ドレインオフセット部を形
成する領域と前記ｐ型ＭＯＳＦＥＴ形成領域とを同時に
レジストでマスクしてｎ型不純物（Ｂ）をイオン注入す
る工程と、前記ｎ型ＭＯＳＦＥＴ形成領域と前記高耐圧
ＭＯＳＦＥＴ形成領域とを同時にレジストでマスクして
ｐ型不純物をイオン注入する工程とを有し、前記ｎ型不
純物（Ａ）の濃度が、前記ｐ型不純物の濃度および前記
ｎ型不純物（Ｂ）の濃度よりも低いことを特徴とする。
明の半導体装置の製造方法は、基板の上にゲート絶縁膜
を介して設けられたゲート電極と、前記基板上に設けら
れたソース領域およびドレイン領域とを有するｎ型ＭＯ
ＳＦＥＴおよびｐ型ＭＯＳＦＥＴと、基板の上にゲート
絶縁膜を介して設けられたゲート電極と、前記基板上に
設けられたソース領域およびドレイン領域と、ドレイン
とゲート下のチャネル領域の間に設けられ動作時にキャ
リヤが空乏化する程度の濃度のｎ型不純物を含むドレイ
ンオフセット部とを有する高耐圧ｎ型ＭＯＳＦＥＴとを
前記基板上に備えた半導体装置の製造方法において、ｎ
型ＭＯＳＦＥＴ形成領域、ｐ型ＭＯＳＦＥＴ形成領域お
よび高耐圧ｎ型ＭＯＳＦＥＴ形成領域のそれぞれに前記
ゲート電極を形成した後に、動作時にキャリヤが空乏化
する程度の低濃度のｎ型不純物（Ａ）を前記基板全面に
イオン注入する工程と、前記ドレインオフセット部を形
成する領域と前記ｐ型ＭＯＳＦＥＴ形成領域とを同時に
レジストでマスクしてｎ型不純物（Ｂ）をイオン注入す
る工程と、前記ｎ型ＭＯＳＦＥＴ形成領域と前記高耐圧
ＭＯＳＦＥＴ形成領域とを同時にレジストでマスクして
ｐ型不純物をイオン注入する工程とを有し、前記ｎ型不
純物（Ａ）の濃度が、前記ｐ型不純物の濃度および前記
ｎ型不純物（Ｂ）の濃度よりも低いことを特徴とする。
【００１１】本発明においては、通常のＣＭＯＳプロセ
スに比べマスクやレジスト工程の増加を回避するため、
パワーＭＯＳＦＥＴのドレインオフセット部の低濃度不
純物層の形成を行う際に基板全面に対して低濃度ｎ型不
純物をイオン注入する方法を用いている。したがって、
通常のＣＭＯＳプロセスに比べ増加する工程は、基板全
面への不純物イオン注入のみとなる。この方法では基板
全面に低濃度のｎ型不純物をイオン注入しているため
に、ｐ型ＭＯＳＦＥＴのソースおよびドレインにも本来
は不要である低濃度のｎ型不純物が導入されている。し
かしこのｎ型不純物は、ｐ型ＭＯＳＦＥＴのソースおよ
びドレインへ注入されるｐ型不純物よりも低濃度である
ため、ｐ型ＭＯＳＦＥＴの形成には影響を与えない。
スに比べマスクやレジスト工程の増加を回避するため、
パワーＭＯＳＦＥＴのドレインオフセット部の低濃度不
純物層の形成を行う際に基板全面に対して低濃度ｎ型不
純物をイオン注入する方法を用いている。したがって、
通常のＣＭＯＳプロセスに比べ増加する工程は、基板全
面への不純物イオン注入のみとなる。この方法では基板
全面に低濃度のｎ型不純物をイオン注入しているため
に、ｐ型ＭＯＳＦＥＴのソースおよびドレインにも本来
は不要である低濃度のｎ型不純物が導入されている。し
かしこのｎ型不純物は、ｐ型ＭＯＳＦＥＴのソースおよ
びドレインへ注入されるｐ型不純物よりも低濃度である
ため、ｐ型ＭＯＳＦＥＴの形成には影響を与えない。
【００１２】本発明において、動作時にキャリヤが空乏
化する程度の低濃度のｎ型不純物を前記基板全面にイオ
ン注入する工程をＡとし、ｐ型ＭＯＳＦＥＴ部と高耐圧
ＭＯＳＦＥＴの前記ドレインオフセット部を同時にレジ
ストでマスクしてｎ型不純物をイオン注入する工程をＢ
とし、ｎ型ＭＯＳＦＥＴ部と高耐圧ＭＯＳＦＥＴ部を同
時にレジストでマスクして、ｐ型不純物をイオン注入す
る工程をＣとしたとき、前記Ａ、Ｂ、Ｃの３つの工程の
順番は任意に変えることができる。これらの工程は各々
独立に成り立ち互いに影響し合わないからである。すな
わち、上記工程をＡＢＣ、ＡＣＢ、ＢＡＣ、ＢＣＡ、Ｃ
ＡＢ、ＣＢＡのいずれの順番で行うこともできる。
化する程度の低濃度のｎ型不純物を前記基板全面にイオ
ン注入する工程をＡとし、ｐ型ＭＯＳＦＥＴ部と高耐圧
ＭＯＳＦＥＴの前記ドレインオフセット部を同時にレジ
ストでマスクしてｎ型不純物をイオン注入する工程をＢ
とし、ｎ型ＭＯＳＦＥＴ部と高耐圧ＭＯＳＦＥＴ部を同
時にレジストでマスクして、ｐ型不純物をイオン注入す
る工程をＣとしたとき、前記Ａ、Ｂ、Ｃの３つの工程の
順番は任意に変えることができる。これらの工程は各々
独立に成り立ち互いに影響し合わないからである。すな
わち、上記工程をＡＢＣ、ＡＣＢ、ＢＡＣ、ＢＣＡ、Ｃ
ＡＢ、ＣＢＡのいずれの順番で行うこともできる。
【００１３】パワーＭＯＳＦＥＴはドレイン電圧が２〜
５Ｖ程度（設計時に決定される。）で使用されるが、実
際の動作では、ドレイン領域の一部の箇所において瞬間
的に設計電圧の３倍程度の電圧が印可される。このとき
にパワーＭＯＳＦＥＴが劣化しないことが必要となる。
このため、パワーＭＯＳＦＥＴのチャネル部分に一定以
上の高い電圧が印可されないように電圧降下させる目的
で、ドレインオフセット部が設けられる。したがって、
このドレインオフセット部は、ドレイン電圧印可時にキ
ャリアが空乏化する必要がある。一方、キャリア濃度が
低すぎると電流の低下をもたらし、好ましくない。以上
のことから、ｎ型不純物（Ａ）の濃度は、５×１０16ｃ
ｍ-3〜５×１０17ｃｍ-3、好ましくは、１×１０17ｃｍ
-3〜３×１０17ｃｍ-3とする。
５Ｖ程度（設計時に決定される。）で使用されるが、実
際の動作では、ドレイン領域の一部の箇所において瞬間
的に設計電圧の３倍程度の電圧が印可される。このとき
にパワーＭＯＳＦＥＴが劣化しないことが必要となる。
このため、パワーＭＯＳＦＥＴのチャネル部分に一定以
上の高い電圧が印可されないように電圧降下させる目的
で、ドレインオフセット部が設けられる。したがって、
このドレインオフセット部は、ドレイン電圧印可時にキ
ャリアが空乏化する必要がある。一方、キャリア濃度が
低すぎると電流の低下をもたらし、好ましくない。以上
のことから、ｎ型不純物（Ａ）の濃度は、５×１０16ｃ
ｍ-3〜５×１０17ｃｍ-3、好ましくは、１×１０17ｃｍ
-3〜３×１０17ｃｍ-3とする。
【００１４】また、ｎ型不純物（Ｂ）の濃度は、ｎＭＯ
Ｓのソース、ドレイン領域が機能する程度の濃度とす
る。ｎＭＯＳのトランジスタの抵抗に対し、ソース、ド
レインの抵抗が１０％程度となる不純物濃度にすること
が好ましい。具体的には、５×１０18ｃｍ-3〜１×１０
20ｃｍ-3、好ましくは、１×１０19ｃｍ-3〜１×１０20
ｃｍ-3とする。
Ｓのソース、ドレイン領域が機能する程度の濃度とす
る。ｎＭＯＳのトランジスタの抵抗に対し、ソース、ド
レインの抵抗が１０％程度となる不純物濃度にすること
が好ましい。具体的には、５×１０18ｃｍ-3〜１×１０
20ｃｍ-3、好ましくは、１×１０19ｃｍ-3〜１×１０20
ｃｍ-3とする。
【００１５】また、ｐ型不純物の濃度は、ｐＭＯＳのソ
ース、ドレイン領域が機能する程度の濃度とする。ｐＭ
ＯＳのトランジスタの抵抗に対し、ソース、ドレインの
抵抗が１０％程度となる不純物濃度にすることが好まし
い。具体的には、５×１０18ｃｍ-3〜１×１０20ｃ
ｍ-3、好ましくは、１×１０19ｃｍ-3〜１×１０20ｃｍ
-3とする。
ース、ドレイン領域が機能する程度の濃度とする。ｐＭ
ＯＳのトランジスタの抵抗に対し、ソース、ドレインの
抵抗が１０％程度となる不純物濃度にすることが好まし
い。具体的には、５×１０18ｃｍ-3〜１×１０20ｃ
ｍ-3、好ましくは、１×１０19ｃｍ-3〜１×１０20ｃｍ
-3とする。
【００１６】また、本発明の半導体の製造方法は、基板
の上にゲート絶縁膜を介して設けられたゲート電極と、
前記基板上に設けられたソース領域およびドレイン領域
とを有するｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴ
と、基板の上にゲート絶縁膜を介して設けられたゲート
電極と、前記基板上に設けられたソース領域およびドレ
イン領域と、ドレインとゲート下のチャネル領域の間に
設けられ動作時にキャリヤが空乏化する程度の濃度のｎ
型不純物を含むドレインオフセット部とを有する高耐圧
ｎ型ＭＯＳＦＥＴとを前記基板上に備えた半導体装置の
製造方法において、ｎ型ＭＯＳＦＥＴ形成領域、ｐ型Ｍ
ＯＳＦＥＴ形成領域および高耐圧ｎ型ＭＯＳＦＥＴ形成
領域のそれぞれに前記ゲート電極を形成した後に、前記
ｐ型ＭＯＳＦＥＴ形成領域をレジストでマスクしｎ型不
純物をイオン注入する工程と、前記高耐圧ＭＯＳＦＥＴ
形成領域のうちドレインオフセット部形成領域を除く領
域と、前記ｎ型ＭＯＳＦＥＴ形成領域とをレジストで同
時にマスクして、ｐ型不純物をイオン注入する工程とを
有し、前記ｎ型不純物の濃度および前記ｐ型不純物の濃
度が、前記ドレインオフセット部が動作時にキャリヤが
空乏化する程度の弱いｎ型となるようにする濃度である
ことを特徴とする。
の上にゲート絶縁膜を介して設けられたゲート電極と、
前記基板上に設けられたソース領域およびドレイン領域
とを有するｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴ
と、基板の上にゲート絶縁膜を介して設けられたゲート
電極と、前記基板上に設けられたソース領域およびドレ
イン領域と、ドレインとゲート下のチャネル領域の間に
設けられ動作時にキャリヤが空乏化する程度の濃度のｎ
型不純物を含むドレインオフセット部とを有する高耐圧
ｎ型ＭＯＳＦＥＴとを前記基板上に備えた半導体装置の
製造方法において、ｎ型ＭＯＳＦＥＴ形成領域、ｐ型Ｍ
ＯＳＦＥＴ形成領域および高耐圧ｎ型ＭＯＳＦＥＴ形成
領域のそれぞれに前記ゲート電極を形成した後に、前記
ｐ型ＭＯＳＦＥＴ形成領域をレジストでマスクしｎ型不
純物をイオン注入する工程と、前記高耐圧ＭＯＳＦＥＴ
形成領域のうちドレインオフセット部形成領域を除く領
域と、前記ｎ型ＭＯＳＦＥＴ形成領域とをレジストで同
時にマスクして、ｐ型不純物をイオン注入する工程とを
有し、前記ｎ型不純物の濃度および前記ｐ型不純物の濃
度が、前記ドレインオフセット部が動作時にキャリヤが
空乏化する程度の弱いｎ型となるようにする濃度である
ことを特徴とする。
【００１７】本発明においては、通常のＣＭＯＳプロセ
スに比べマスクやレジスト工程の増加を回避するために
パワーＭＯＳＦＥＴのドレインオフセット部の低濃度不
純物層の形成にｐ型不純物とｎ型不純物の補償を利用
し、ｎ型不純物がやや多くなるように設定している。す
なわち、パワーＭＯＳＦＥＴおよびｎＭＯＳのソース、
ドレイン部をｎ型不純物のイオン注入により形成する。
一方、ｐＭＯＳのソース、ドレイン部をｐ型不純物のイ
オン注入により形成する。このとき、パワーＭＯＳＦＥ
Ｔのドレインオフセット部において、ｎ型不純物とｐ型
不純物の補償により、キャリヤが空乏化する程度の弱い
ｎ型となる。これにより、マスクやレジスト工程の増加
を伴うことなくパワーＭＯＳＦＥＴとＣＭＯＳを混載す
ることが可能となる。ここで、ｐ型不純物イオン注入工
程と、ｎ型不純物イオン注入工程との順序は任意とする
ことができる。これらの工程は各々独立に成り立ち互い
に影響し合わないからである。
スに比べマスクやレジスト工程の増加を回避するために
パワーＭＯＳＦＥＴのドレインオフセット部の低濃度不
純物層の形成にｐ型不純物とｎ型不純物の補償を利用
し、ｎ型不純物がやや多くなるように設定している。す
なわち、パワーＭＯＳＦＥＴおよびｎＭＯＳのソース、
ドレイン部をｎ型不純物のイオン注入により形成する。
一方、ｐＭＯＳのソース、ドレイン部をｐ型不純物のイ
オン注入により形成する。このとき、パワーＭＯＳＦＥ
Ｔのドレインオフセット部において、ｎ型不純物とｐ型
不純物の補償により、キャリヤが空乏化する程度の弱い
ｎ型となる。これにより、マスクやレジスト工程の増加
を伴うことなくパワーＭＯＳＦＥＴとＣＭＯＳを混載す
ることが可能となる。ここで、ｐ型不純物イオン注入工
程と、ｎ型不純物イオン注入工程との順序は任意とする
ことができる。これらの工程は各々独立に成り立ち互い
に影響し合わないからである。
【００１８】本発明において、ｎ型不純物およびｐ型不
純物の濃度は、ｎＭＯＳおよびｐＭＯＳのソース、ドレ
イン領域が機能する程度の濃度とし、好ましくは、ｎＭ
ＯＳおよびｐＭＯＳのトランジスタの抵抗に対し、ソー
ス、ドレインの抵抗が１０％程度となる不純物濃度とす
る。また、パワーＭＯＳＦＥＴのドレインオフセット部
において、ｎ型不純物とｐ型不純物の補償により、動作
時にキャリヤが空乏化する程度の弱いｎ型となるような
濃度とする。以上のことから、ｎ型不純物およびｐ型不
純物の濃度は、５×１０18ｃｍ-3〜１×１０20ｃｍ-3、
好ましくは、１×１０19ｃｍ-3〜１×１０20ｃｍ-3と
し、かつ、ｐ型不純物の濃度はｎ型不純物の濃度より５
×１０16ｃｍ-3〜５×１０17ｃｍ-3程度低い値とするこ
とが好ましい。
純物の濃度は、ｎＭＯＳおよびｐＭＯＳのソース、ドレ
イン領域が機能する程度の濃度とし、好ましくは、ｎＭ
ＯＳおよびｐＭＯＳのトランジスタの抵抗に対し、ソー
ス、ドレインの抵抗が１０％程度となる不純物濃度とす
る。また、パワーＭＯＳＦＥＴのドレインオフセット部
において、ｎ型不純物とｐ型不純物の補償により、動作
時にキャリヤが空乏化する程度の弱いｎ型となるような
濃度とする。以上のことから、ｎ型不純物およびｐ型不
純物の濃度は、５×１０18ｃｍ-3〜１×１０20ｃｍ-3、
好ましくは、１×１０19ｃｍ-3〜１×１０20ｃｍ-3と
し、かつ、ｐ型不純物の濃度はｎ型不純物の濃度より５
×１０16ｃｍ-3〜５×１０17ｃｍ-3程度低い値とするこ
とが好ましい。
【００１９】本発明において、イオン注入条件は上述し
た不純物濃度となるよう適宜設定される。なお、本発明
において、レジストでマスクを行う方法は特に限定され
ず、通常用いられる方法を用いることができる。
た不純物濃度となるよう適宜設定される。なお、本発明
において、レジストでマスクを行う方法は特に限定され
ず、通常用いられる方法を用いることができる。
【００２０】
【発明の実施の形態】本発明において、不純物イオン注
入はゲート電極の横に側壁を形成してから行うことがで
きる。予めゲート横に絶縁膜の側壁を形成することによ
り、ゲート下への不純物の回り込みを抑えることができ
る。
入はゲート電極の横に側壁を形成してから行うことがで
きる。予めゲート横に絶縁膜の側壁を形成することによ
り、ゲート下への不純物の回り込みを抑えることができ
る。
【００２１】また、本発明において、不純物の導入は、
イオン注入による方法の他、プラズマドーピングを用い
ることができる。この方法は、不純物をプラズマ状にし
て基板の上に導入する方法であり、イオン注入に比べ、
低エネルギーで不純物を基板中に導入することができ
る。
イオン注入による方法の他、プラズマドーピングを用い
ることができる。この方法は、不純物をプラズマ状にし
て基板の上に導入する方法であり、イオン注入に比べ、
低エネルギーで不純物を基板中に導入することができ
る。
【００２２】また、本発明においてイオン注入するｎ型
不純物として、リンまたは破素またはアンチモンを用
い、ｐ型不純物として、ボロンまたはインジウムまたは
二弗化ボロンを用いることができる。
不純物として、リンまたは破素またはアンチモンを用
い、ｐ型不純物として、ボロンまたはインジウムまたは
二弗化ボロンを用いることができる。
【００２３】上記製造方法では、ＣＭＯＳとパワーＭＯ
ＳＦＥＴの混載のための製造方法の本発明の特徴的な部
分を記載したが、この後の工程で通常のＣＭＯＳプロセ
スで行うように、深いソース、深いドレイン形成やコン
タクト、配線工程を行うことにより半導体装置を完成す
ることができる。この際の深いソース、深いドレインの
形成方法の一例について図３を参照して説明する。まず
図３（ａ）のように、ゲート側面にサイドウォール３１
を１００ｎｍ形成し、ｐＭＯＳおよびパワーＭＯＳＦＥ
Ｔのドレインオフセット部をレジスト３２でマスクし、
砒素を５０ｋｅＶ、３×１０15ｃｍ-2でイオン注入し、
深いソースｎ３３および深いドレインｎ３４を形成す
る。次に、図３（ｂ）のようにｎＭＯＳとパワーＭＯＳ
ＦＥＴをレジスト３５でマスクし、ボロンを３０ｋｅ
Ｖ、３×１０15ｃｍ-2でイオン注入し、深いソースｐ３
６および深いドレインｐ３７を形成する。この後、１０
００℃、１０秒の熱処理により不純物を活性化する。
ＳＦＥＴの混載のための製造方法の本発明の特徴的な部
分を記載したが、この後の工程で通常のＣＭＯＳプロセ
スで行うように、深いソース、深いドレイン形成やコン
タクト、配線工程を行うことにより半導体装置を完成す
ることができる。この際の深いソース、深いドレインの
形成方法の一例について図３を参照して説明する。まず
図３（ａ）のように、ゲート側面にサイドウォール３１
を１００ｎｍ形成し、ｐＭＯＳおよびパワーＭＯＳＦＥ
Ｔのドレインオフセット部をレジスト３２でマスクし、
砒素を５０ｋｅＶ、３×１０15ｃｍ-2でイオン注入し、
深いソースｎ３３および深いドレインｎ３４を形成す
る。次に、図３（ｂ）のようにｎＭＯＳとパワーＭＯＳ
ＦＥＴをレジスト３５でマスクし、ボロンを３０ｋｅ
Ｖ、３×１０15ｃｍ-2でイオン注入し、深いソースｐ３
６および深いドレインｐ３７を形成する。この後、１０
００℃、１０秒の熱処理により不純物を活性化する。
【００２４】図３（ａ）では、パワーＭＯＳＦＥＴのド
レインオフセット部３０を覆うレジスト３２は、その端
がゲートの中央までせり出しているが、その後の不純物
イオン注入で不純物をゲート中に導入したい場合は、レ
ジスト３２の端はゲートとドレインオフセット部の境界
またはゲート上でこの境界になるべく近い方がよい。そ
の後の不純物イオン注入で不純物をゲート中に導入する
必要のない場合は、レジスト３２の端はゲート上のいず
れの箇所でもよい。
レインオフセット部３０を覆うレジスト３２は、その端
がゲートの中央までせり出しているが、その後の不純物
イオン注入で不純物をゲート中に導入したい場合は、レ
ジスト３２の端はゲートとドレインオフセット部の境界
またはゲート上でこの境界になるべく近い方がよい。そ
の後の不純物イオン注入で不純物をゲート中に導入する
必要のない場合は、レジスト３２の端はゲート上のいず
れの箇所でもよい。
【００２５】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００２６】（実施例１）図１は本発明の第１の実施例
を示す断面図である。図１（ａ）に示すように、不純物
濃度が１×１０14ｃｍ-3程度のｐ型シリコンの基板１上
に素子分離２、ｐウェル３、ｎウェル４を形成し、チャ
ネルイオン注入をした後、酸化シリコンでできた５ｎｍ
厚のゲート絶縁膜５、ポリシリコン膜を２００ｎｍ形成
した後、レジスト塗布、露光、現像工程をへてエッチン
グによりゲート６を形成する。次に加速エネルギー２０
ｋｅＶでドーズ量５×１０12ｃｍ-2の砒素を基板全面に
イオン注入する。このイオン注入により、ゲートやソー
ス、ドレインが形成される領域に、不純物濃度が約１×
１０17ｃｍ-3、厚さ約５０ｎｍの砒素を含む層が形成さ
れる。
を示す断面図である。図１（ａ）に示すように、不純物
濃度が１×１０14ｃｍ-3程度のｐ型シリコンの基板１上
に素子分離２、ｐウェル３、ｎウェル４を形成し、チャ
ネルイオン注入をした後、酸化シリコンでできた５ｎｍ
厚のゲート絶縁膜５、ポリシリコン膜を２００ｎｍ形成
した後、レジスト塗布、露光、現像工程をへてエッチン
グによりゲート６を形成する。次に加速エネルギー２０
ｋｅＶでドーズ量５×１０12ｃｍ-2の砒素を基板全面に
イオン注入する。このイオン注入により、ゲートやソー
ス、ドレインが形成される領域に、不純物濃度が約１×
１０17ｃｍ-3、厚さ約５０ｎｍの砒素を含む層が形成さ
れる。
【００２７】次に図１（ｂ）に示すように、ｐＭＯＳ部
とパワーＭＯＳＦＥＴのドレインオフセット部１０をレ
ジスト７でマスクし、加速エネルギー２０ｋｅＶでドー
ズ量５×１０14ｃｍ-2の砒素をイオン注入する。これに
より、パワーＭＯＳＦＥＴとｎＭＯＳのソースｎ８およ
びドレインｎ９が濃度１×１０19ｃｍ-3程度で厚さ１０
０ｎｍ程度で形成される。このとき、ドレインオフセッ
ト部１０の不純物濃度は１×１０17ｃｍ-3となる。ここ
で、パワーＭＯＳＦＥＴのドレインオフセット部１０を
覆うレジスト７の端部は、その後の不純物イオン注入で
不純物がドレインオフセット部１０に達しなければよい
のでゲート６上のいずれの箇所に位置していてもよく、
ゲート６とドレインオフセット部１０の境界であっても
よい。
とパワーＭＯＳＦＥＴのドレインオフセット部１０をレ
ジスト７でマスクし、加速エネルギー２０ｋｅＶでドー
ズ量５×１０14ｃｍ-2の砒素をイオン注入する。これに
より、パワーＭＯＳＦＥＴとｎＭＯＳのソースｎ８およ
びドレインｎ９が濃度１×１０19ｃｍ-3程度で厚さ１０
０ｎｍ程度で形成される。このとき、ドレインオフセッ
ト部１０の不純物濃度は１×１０17ｃｍ-3となる。ここ
で、パワーＭＯＳＦＥＴのドレインオフセット部１０を
覆うレジスト７の端部は、その後の不純物イオン注入で
不純物がドレインオフセット部１０に達しなければよい
のでゲート６上のいずれの箇所に位置していてもよく、
ゲート６とドレインオフセット部１０の境界であっても
よい。
【００２８】つづいて図１（ｃ）に示すように、ｎＭＯ
Ｓ部とパワーＭＯＳＦＥＴ形成領域をレジスト１１でマ
スクし、加速エネルギー２０ｋｅＶでドーズ量５×１０
14ｃｍ-2のＢＦ2をイオン注入する。これにより、不純
物濃度１×１０19ｃｍ-3程度のｐＭＯＳのソースｐ１２
およびドレインｐ１３ が形成できる。この後、図３で
示したプロセスで深いソース、深いドレイン、その後の
プロセスでコンタクトや配線を形成して半導体装置が完
成する。
Ｓ部とパワーＭＯＳＦＥＴ形成領域をレジスト１１でマ
スクし、加速エネルギー２０ｋｅＶでドーズ量５×１０
14ｃｍ-2のＢＦ2をイオン注入する。これにより、不純
物濃度１×１０19ｃｍ-3程度のｐＭＯＳのソースｐ１２
およびドレインｐ１３ が形成できる。この後、図３で
示したプロセスで深いソース、深いドレイン、その後の
プロセスでコンタクトや配線を形成して半導体装置が完
成する。
【００２９】以上の方法によれば、通常のＣＭＯＳプロ
セスに比べ工程増となる点は基板全面のイオン注入のみ
であり、マスクやレジストプロセスの増加はない。
セスに比べ工程増となる点は基板全面のイオン注入のみ
であり、マスクやレジストプロセスの増加はない。
【００３０】（実施例２）実施例１において、工程の順
番を変更することができる。すなわち、図１（ａ）、
（ｂ）、（ｃ）で示した３つの工程をそれぞれＡ、Ｂ、
Ｃとしたとき、ＡＣＢ、ＢＡＣ、ＢＣＡ、ＣＡＢ、ＣＢ
Ａのいずれの工程順とした場合にも目的の構造を得るこ
とができる。このように工程順序を替えられる理由は、
これらの各工程が、不純物導入と不純物導入をマスクす
るレジスト形成で構成されており、どの工程も互いに影
響を及ぼさないためである。上記工程の後、図３で示し
たプロセスやコンタクトや配線を形成して半導体装置が
完成する。
番を変更することができる。すなわち、図１（ａ）、
（ｂ）、（ｃ）で示した３つの工程をそれぞれＡ、Ｂ、
Ｃとしたとき、ＡＣＢ、ＢＡＣ、ＢＣＡ、ＣＡＢ、ＣＢ
Ａのいずれの工程順とした場合にも目的の構造を得るこ
とができる。このように工程順序を替えられる理由は、
これらの各工程が、不純物導入と不純物導入をマスクす
るレジスト形成で構成されており、どの工程も互いに影
響を及ぼさないためである。上記工程の後、図３で示し
たプロセスやコンタクトや配線を形成して半導体装置が
完成する。
【００３１】（実施例３）図２は本発明の第３の実施例
を示す断面図である。図２（ａ）に示すように、不純物
濃度が１×１０14ｃｍ-3程度のｐ型シリコンの基板１上
に素子分離２、ｐウェル３、ｎウェル４を形成し、チャ
ネルイオン注入をした後、酸化シリコンでできた５ｎｍ
厚のゲート絶縁膜５、ポリシリコン膜を２００ｎｍ形成
した後、レジスト塗布、露光、現像工程をへてエッチン
グによりゲート６を形成する。次にｐＭＯＳ部をレジス
ト２１でマスクし、加速エネルギー２０ｋｅＶでドーズ
量５×１０14ｃｍ-2の砒素をイオン注入する。これによ
り、パワーＭＯＳＦＥＴとｎＭＯＳのソースｎ２２およ
びドレインｎ２３が体積当たりの濃度１×１０19ｃｍ -3
程度で厚さ１００ｎｍ程度で形成される。
を示す断面図である。図２（ａ）に示すように、不純物
濃度が１×１０14ｃｍ-3程度のｐ型シリコンの基板１上
に素子分離２、ｐウェル３、ｎウェル４を形成し、チャ
ネルイオン注入をした後、酸化シリコンでできた５ｎｍ
厚のゲート絶縁膜５、ポリシリコン膜を２００ｎｍ形成
した後、レジスト塗布、露光、現像工程をへてエッチン
グによりゲート６を形成する。次にｐＭＯＳ部をレジス
ト２１でマスクし、加速エネルギー２０ｋｅＶでドーズ
量５×１０14ｃｍ-2の砒素をイオン注入する。これによ
り、パワーＭＯＳＦＥＴとｎＭＯＳのソースｎ２２およ
びドレインｎ２３が体積当たりの濃度１×１０19ｃｍ -3
程度で厚さ１００ｎｍ程度で形成される。
【００３２】次に、図２（ｂ）に示すように、ｎＭＯＳ
部とパワーＭＯＳＦＥＴのドレインオフセット部２７以
外をレジスト２４でマスクし、加速エネルギー２０ｋｅ
Ｖでドーズ量４．９５×１０14ｃｍ-2のＢＦ2をイオン
注入する。これにより、不純物濃度１×１０19ｃｍ-3程
度のｐＭＯＳのソースｐ２５およびドレインｐ２６が形
成される。このとき、図２（ａ）の砒素ドーズ量に比
べ、図２（ｂ）のＢＦ2のドーズ量がわずかに少ないた
め、ドレインオフセット部２７では砒素がボロンで９５
％程度補償される。キャリヤ生成に寄与する砒素が５×
１０12ｃｍ-2となり、体積当たりの濃度が１×１０17ｃ
ｍ-3程度となるため、この部分のキャリヤを空乏化する
ことができる。
部とパワーＭＯＳＦＥＴのドレインオフセット部２７以
外をレジスト２４でマスクし、加速エネルギー２０ｋｅ
Ｖでドーズ量４．９５×１０14ｃｍ-2のＢＦ2をイオン
注入する。これにより、不純物濃度１×１０19ｃｍ-3程
度のｐＭＯＳのソースｐ２５およびドレインｐ２６が形
成される。このとき、図２（ａ）の砒素ドーズ量に比
べ、図２（ｂ）のＢＦ2のドーズ量がわずかに少ないた
め、ドレインオフセット部２７では砒素がボロンで９５
％程度補償される。キャリヤ生成に寄与する砒素が５×
１０12ｃｍ-2となり、体積当たりの濃度が１×１０17ｃ
ｍ-3程度となるため、この部分のキャリヤを空乏化する
ことができる。
【００３３】パワーＭＯＳＦＥＴを覆うレジスト２４の
端部は、その後の不純物イオン注入で不純物がドレイン
オフセット部２７に達すればよいので、ゲート６上のい
ずれの箇所に位置していても良く、ゲート６とドレイン
オフセット部２７の境界であってもよい。この後、図３
で示したプロセスで深いソース、深いドレイン、その後
のプロセスでコンタクトや配線を形成して半導体装置が
完成する。
端部は、その後の不純物イオン注入で不純物がドレイン
オフセット部２７に達すればよいので、ゲート６上のい
ずれの箇所に位置していても良く、ゲート６とドレイン
オフセット部２７の境界であってもよい。この後、図３
で示したプロセスで深いソース、深いドレイン、その後
のプロセスでコンタクトや配線を形成して半導体装置が
完成する。
【００３４】この方法で、通常のＣＭＯＳプロセスと異
なる点はマスクパターンにパワーＭＯＳＦＥＴのパター
ンが含まれることのみである。従って、ＣＭＯＳプロセ
スに比べマスクやレジストプロセスの増加はなく、工程
増となることもない。
なる点はマスクパターンにパワーＭＯＳＦＥＴのパター
ンが含まれることのみである。従って、ＣＭＯＳプロセ
スに比べマスクやレジストプロセスの増加はなく、工程
増となることもない。
【００３５】（実施例４）実施例３において、工程の順
番を変更することができる。すなわち、図２（ａ）、
（ｂ）で示した２つの工程の順番を替えても目的の構造
を得ることができる。すなわち、先に図２（ｂ）に示す
ように、ゲート６まで形成した基板に、レジスト２４で
ｎＭＯＳ部とパワーＭＯＳＦＥＴのドレインオフセット
部２７以外をマスクし、加速エネルギー２０ｋｅＶでド
ーズ量４．９５×１０14ｃｍ-2のＢＦ 2をイオン注入し
て、ｐＭＯＳのソースｐ２５およびドレインｐ２６を形
成し、次に、図２（ａ）に示すように、ｐＭＯＳ部をレ
ジスト２１でマスクし、加速エネルギー２０ｋｅＶでド
ーズ量５×１０14ｃｍ-2の砒素をイオン注入する。これ
により、パワーＭＯＳＦＥＴとｎＭＯＳのソースｎ２２
およびドレインｎ２３が形成される。この場合ドレイン
オフセット部は、砒素でボロンが補償されわずかにｎ型
に反転する。この後、図３で示したプロセスで深いソー
ス、深いドレイン、その後のプロセスでコンタクトや配
線を形成して半導体装置が完成する。
番を変更することができる。すなわち、図２（ａ）、
（ｂ）で示した２つの工程の順番を替えても目的の構造
を得ることができる。すなわち、先に図２（ｂ）に示す
ように、ゲート６まで形成した基板に、レジスト２４で
ｎＭＯＳ部とパワーＭＯＳＦＥＴのドレインオフセット
部２７以外をマスクし、加速エネルギー２０ｋｅＶでド
ーズ量４．９５×１０14ｃｍ-2のＢＦ 2をイオン注入し
て、ｐＭＯＳのソースｐ２５およびドレインｐ２６を形
成し、次に、図２（ａ）に示すように、ｐＭＯＳ部をレ
ジスト２１でマスクし、加速エネルギー２０ｋｅＶでド
ーズ量５×１０14ｃｍ-2の砒素をイオン注入する。これ
により、パワーＭＯＳＦＥＴとｎＭＯＳのソースｎ２２
およびドレインｎ２３が形成される。この場合ドレイン
オフセット部は、砒素でボロンが補償されわずかにｎ型
に反転する。この後、図３で示したプロセスで深いソー
ス、深いドレイン、その後のプロセスでコンタクトや配
線を形成して半導体装置が完成する。
【００３６】（実施例５）実施例１において、ゲートの
側面に二酸化シリコン膜またはシリコン窒化膜などの絶
縁膜側壁を２０ｎｍ程度形成してから各工程を行うこと
もできる。ゲート側壁を形成せずに不純物のイオン注入
を行うと、不純物の横広がりのためゲート下の基板に不
純物が回り込むため、実効的なゲート長が短くなる。側
壁を形成してからイオン注入を行うと前記不純物の回り
込みを抑制することができ、目的とする実効ゲート長を
実現できる。この後、図３で示したプロセスで深いソー
ス、深いドレイン、その後のプロセスでコンタクトや配
線を形成して半導体装置が完成する。
側面に二酸化シリコン膜またはシリコン窒化膜などの絶
縁膜側壁を２０ｎｍ程度形成してから各工程を行うこと
もできる。ゲート側壁を形成せずに不純物のイオン注入
を行うと、不純物の横広がりのためゲート下の基板に不
純物が回り込むため、実効的なゲート長が短くなる。側
壁を形成してからイオン注入を行うと前記不純物の回り
込みを抑制することができ、目的とする実効ゲート長を
実現できる。この後、図３で示したプロセスで深いソー
ス、深いドレイン、その後のプロセスでコンタクトや配
線を形成して半導体装置が完成する。
【００３７】（実施例６）実施例１において、不純物の
基板への導入をイオン注入のかわりにプラズマドーピン
グを用いることもできる。Ｈｅガスに０．０２％のＢ2
Ｈ6またはＡｓＨ3などのガスを混合し、それらをＥＣＲ
／ＲＦプラズマで励起してプラズマ状態にして基板上に
導き、１００秒間保持することにより、ボロンまたは砒
素原子を基板中に５×１０14ｃｍ-2導入される。不純物
原子を５×１０12ｃｍ-2を導入する場合には、０．００
０２％のＢ2Ｈ6またはＡｓＨ3をＨｅガスで希釈して用
いる。プラズマドーピングでは 、イオン注入に比べ低
エネルギー（１ｋｅＶ程度）で基板に不純物が注入され
る。導入する不純物の濃度は実施例１と同様とする。こ
の後、図３で示したプロセスで深いソース、深いドレイ
ン、その後のプロセスでコンタクトや配線を形成して半
導体装置が完成する。
基板への導入をイオン注入のかわりにプラズマドーピン
グを用いることもできる。Ｈｅガスに０．０２％のＢ2
Ｈ6またはＡｓＨ3などのガスを混合し、それらをＥＣＲ
／ＲＦプラズマで励起してプラズマ状態にして基板上に
導き、１００秒間保持することにより、ボロンまたは砒
素原子を基板中に５×１０14ｃｍ-2導入される。不純物
原子を５×１０12ｃｍ-2を導入する場合には、０．００
０２％のＢ2Ｈ6またはＡｓＨ3をＨｅガスで希釈して用
いる。プラズマドーピングでは 、イオン注入に比べ低
エネルギー（１ｋｅＶ程度）で基板に不純物が注入され
る。導入する不純物の濃度は実施例１と同様とする。こ
の後、図３で示したプロセスで深いソース、深いドレイ
ン、その後のプロセスでコンタクトや配線を形成して半
導体装置が完成する。
【００３８】以上、実施例１〜５においては、ｎ型不純
物として砒素、ｐ型不純物としてＢＦ2を用いたが、他
の元素、例えばｎ型不純物としては燐、アンチモンでも
よく、ｐ型不純物としてはボロンやインジウムでもよ
い。
物として砒素、ｐ型不純物としてＢＦ2を用いたが、他
の元素、例えばｎ型不純物としては燐、アンチモンでも
よく、ｐ型不純物としてはボロンやインジウムでもよ
い。
【００３９】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、通常のＣＭＯＳプロセスと比較してマスク増加やレ
ジストプロセスの増加を伴うことなく、ＣＭＯＳとパワ
ーＭＯＳＦＥＴの同一基板上への混載を実現できる。
ば、通常のＣＭＯＳプロセスと比較してマスク増加やレ
ジストプロセスの増加を伴うことなく、ＣＭＯＳとパワ
ーＭＯＳＦＥＴの同一基板上への混載を実現できる。
【図１】本発明の第１の実施例の製造工程の断面模式図
である。
である。
【図２】本発明の第３の実施例の製造工程の断面模式図
である。
である。
【図３】深いソース、深いドレインの形成を説明する製
造工程の断面模式図である。
造工程の断面模式図である。
【図４】従来のＣＭＯＳプロセスから推察される製造工
程の断面模式図である。
程の断面模式図である。
【図５】パワーＭＯＳＦＥＴの断面模式図である。
１ 基板 ２ 素子分離 ３ ｐウェル ４ ｎウェル ５ ゲート絶縁膜 ６ ゲート ７ レジスト ８ ソースｎ ９ ドレインｎ １０ ドレインオフセット部 １１ レジスト １２ ソースｐ ｌ３ ドレインｐ ２１ レジスト ２２ ソースｎ ２３ ドレインｎ ２４ レジスト ２５ ソースｐ ２６ ドレインｐ ２７ ドレインオフセット部 ３０ ドレインオフセット部 ３１ サイドウォール ３２ レジスト ３３ 深いソースｎ ３４ 深いドレインｎ ３５ レジスト ３６ 深いソースｐ ３７ 深いドレインｐ ４１ 基板 ４２ 素子分離 ４３ ｐウェル ４４ ｎウェル ４５ ゲート絶縁膜 ４６ ゲート ４７ レジスト ４８ レジスト ４９ ソースｎ ５０ ドレインｎ ５１ ドレインオフセット部 ５２ レジスト ５３ ソースｐ ５４ ドレインｐ
Claims (4)
- 【請求項１】 基板の上にゲート絶縁膜を介して設けら
れたゲート電極と、前記基板上に設けられたソース領域
およびドレイン領域とを有するｎ型ＭＯＳＦＥＴおよび
ｐ型ＭＯＳＦＥＴと、 基板の上にゲート絶縁膜を介して設けられたゲート電極
と、前記基板上に設けられたソース領域およびドレイン
領域と、ドレインとゲート下のチャネル領域の間に設け
られ動作時にキャリヤが空乏化する程度の濃度のｎ型不
純物を含むドレインオフセット部とを有する高耐圧ｎ型
ＭＯＳＦＥＴとを前記基板上に備えた半導体装置の製造
方法において、 ｎ型ＭＯＳＦＥＴ形成領域、ｐ型ＭＯＳＦＥＴ形成領域
および高耐圧ｎ型ＭＯＳＦＥＴ形成領域のそれぞれに前
記ゲート電極を形成した後に、 前記ｐ型ＭＯＳＦＥＴ形成領域をレジストでマスクしｎ
型不純物をイオン注入する工程と、 前記高耐圧ＭＯＳＦＥＴ形成領域のうちドレインオフセ
ット部形成領域を除く領域と、前記ｎ型ＭＯＳＦＥＴ形
成領域とをレジストで同時にマスクして、ｐ型不純物を
イオン注入する工程とを有し、 前記ｎ型不純物の濃度および前記ｐ型不純物の濃度が、
前記ドレインオフセット部が動作時にキャリヤが空乏化
する程度の弱いｎ型となるようにする濃度であることを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極に側壁を形成した後、前
記ｎ型不純物および前記ｐ型不純物のイオン注入を行う
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記ｎ型不純物および前記ｐ型不純物の
イオン注入をプラズマドーピングにより行うことを特徴
とする請求項１または２に記載の半導体装置の製造方
法。 - 【請求項４】 前記ｎ型不純物としてリンまたは砒素ま
たはアンチモンを用い、前記ｐ型不純物としてボロンま
たはインジウムまたは二弗化ボロンを用いることを特徴
とする請求項１乃至３いずれかに記載の半導体装置の製
造方法。
Priority Applications (2)
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|---|---|---|---|
| JP9121077A JP3006539B2 (ja) | 1997-05-12 | 1997-05-12 | 半導体装置の製造方法 |
| US09/075,821 US6017797A (en) | 1997-05-12 | 1998-05-12 | Method of fabricating a semiconductor device including complementary MOSFET and power MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121077A JP3006539B2 (ja) | 1997-05-12 | 1997-05-12 | 半導体装置の製造方法 |
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|---|---|
| JPH10313066A JPH10313066A (ja) | 1998-11-24 |
| JP3006539B2 true JP3006539B2 (ja) | 2000-02-07 |
Family
ID=14802290
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|---|---|---|---|
| JP9121077A Expired - Fee Related JP3006539B2 (ja) | 1997-05-12 | 1997-05-12 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3006539B2 (ja) |
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| US7560779B2 (en) * | 1999-11-30 | 2009-07-14 | Texas Instruments Incorporated | Method for forming a mixed voltage circuit having complementary devices |
| JPWO2002056368A1 (ja) * | 2000-12-27 | 2004-05-20 | 株式会社ルネサステクノロジ | 高周波電力増幅装置及び無線通信装置 |
| US6818494B1 (en) * | 2001-03-26 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | LDMOS and CMOS integrated circuit and method of making |
| US20060118781A1 (en) * | 2004-12-03 | 2006-06-08 | Omnivision Technologies, Inc. | Image sensor and pixel having a polysilicon layer over the photodiode |
| US7781843B1 (en) | 2007-01-11 | 2010-08-24 | Hewlett-Packard Development Company, L.P. | Integrating high-voltage CMOS devices with low-voltage CMOS |
| JP4970185B2 (ja) * | 2007-07-30 | 2012-07-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2009088449A (ja) * | 2007-10-03 | 2009-04-23 | Panasonic Corp | 半導体装置およびその製造方法 |
| US20120302022A1 (en) * | 2011-05-27 | 2012-11-29 | Kolagunta Venkat R | Method for forming an asymmetric semiconductor device |
| US11793353B2 (en) | 2017-03-03 | 2023-10-24 | SoMi LLC | Heating container |
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|---|---|---|---|---|
| US4516313A (en) * | 1983-05-27 | 1985-05-14 | Ncr Corporation | Unified CMOS/SNOS semiconductor fabrication process |
| EP0157926B1 (de) * | 1984-03-21 | 1989-03-08 | Siemens Aktiengesellschaft | Verfahren zum Herstellen einer hochintegrierten MOS-Feld-effekttransistorschaltung |
| JPS6329967A (ja) * | 1986-07-24 | 1988-02-08 | Fuji Xerox Co Ltd | 半導体装置の製造方法 |
| US5024960A (en) * | 1987-06-16 | 1991-06-18 | Texas Instruments Incorporated | Dual LDD submicron CMOS process for making low and high voltage transistors with common gate |
| US4874714A (en) * | 1988-06-02 | 1989-10-17 | Texas Instruments Incorporated | Method of making laterally oriented Schottky diode |
| JPH0258371A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体装置の製造方法 |
| JP3226053B2 (ja) * | 1992-06-03 | 2001-11-05 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-05-12 JP JP9121077A patent/JP3006539B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-12 US US09/075,821 patent/US6017797A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH10313066A (ja) | 1998-11-24 |
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