JP2002076288A - 半導体装置の製造方法及びフォトリソグラフィ用マスク - Google Patents
半導体装置の製造方法及びフォトリソグラフィ用マスクInfo
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Abstract
(57)【要約】 （修正有）
【課題】 半導体基板上に、低耐圧ＭＯＳＴｒと、前記
低耐圧ＭＯＳＴｒよりも高い電圧で動作しかつドリフト
拡散領域を有する高耐圧ＭＯＳＴｒとを備える半導体装
置の製造方法を簡略化する。 【解決手段】 Ｐ型半導体基板１上にロコス酸化膜６を
形成した後、Ｎ型の低耐圧ＭＯＳＴｒを形成するための
第１領域８、Ｐ型の高耐圧ＭＯＳＴｒの素子分離を行う
ためのロコス酸化膜６が形成された第２領域９及びＮ型
の高耐圧ＭＯＳＴｒのドリフト拡散領域１４ａを形成す
るための第３領域１０の各領域に開口を有する１つのマ
スク７を用いて、第１８及び第３領域１０では基板の深
さ方向に注入イオンが２以上の異なる濃度ピークを、第
２領域９ではロコス酸化膜６と半導体基板１との界面近
傍に注入イオンが濃度ピークを有するようにイオン注入
する半導体装置の製造方法。
低耐圧ＭＯＳＴｒよりも高い電圧で動作しかつドリフト
拡散領域を有する高耐圧ＭＯＳＴｒとを備える半導体装
置の製造方法を簡略化する。 【解決手段】 Ｐ型半導体基板１上にロコス酸化膜６を
形成した後、Ｎ型の低耐圧ＭＯＳＴｒを形成するための
第１領域８、Ｐ型の高耐圧ＭＯＳＴｒの素子分離を行う
ためのロコス酸化膜６が形成された第２領域９及びＮ型
の高耐圧ＭＯＳＴｒのドリフト拡散領域１４ａを形成す
るための第３領域１０の各領域に開口を有する１つのマ
スク７を用いて、第１８及び第３領域１０では基板の深
さ方向に注入イオンが２以上の異なる濃度ピークを、第
２領域９ではロコス酸化膜６と半導体基板１との界面近
傍に注入イオンが濃度ピークを有するようにイオン注入
する半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には、ドリフト拡散領域を有する
ＭＯＳトランジスタとドリフト拡散領域を有さないＭＯ
Ｓトランジスタとを同じチップに併せもつ半導体装置の
製造方法に関する。
方法に関し、より詳細には、ドリフト拡散領域を有する
ＭＯＳトランジスタとドリフト拡散領域を有さないＭＯ
Ｓトランジスタとを同じチップに併せもつ半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年、携帯電話など携帯情報端末機器の
表示部に用いられている液晶パネルは高機能化、低価格
化が進み、それに伴って液晶パネルの主要部品である液
晶駆動素子の高機能化、低価格化への要求が厳しくなっ
ている。液晶パネルの低価格化は、部品数の削減により
行うことができる。また、高機能化のためには、例えば
信号処理回路やメモリ回路等の必要な機能を実現するた
めの回路を液晶駆動素子内に混載する方法が採られてい
る。つまり、液晶駆動素子を形成する同一チップ内に、
多機能の回路を複数混載し、さらに、チップサイズが大
きくならないように液晶駆動素子を微細化して集積度を
上げている。液晶駆動素子の他に多機能の回路が複数搭
載されたチップは、一般に、通常の信号処理等を行うた
めに低電圧を印加する低耐圧部と、液晶を駆動する等の
ために高電圧を印加して動作させる高耐圧ＭＯＳトラン
ジスタ等が形成された高耐圧部とから構成されている。
表示部に用いられている液晶パネルは高機能化、低価格
化が進み、それに伴って液晶パネルの主要部品である液
晶駆動素子の高機能化、低価格化への要求が厳しくなっ
ている。液晶パネルの低価格化は、部品数の削減により
行うことができる。また、高機能化のためには、例えば
信号処理回路やメモリ回路等の必要な機能を実現するた
めの回路を液晶駆動素子内に混載する方法が採られてい
る。つまり、液晶駆動素子を形成する同一チップ内に、
多機能の回路を複数混載し、さらに、チップサイズが大
きくならないように液晶駆動素子を微細化して集積度を
上げている。液晶駆動素子の他に多機能の回路が複数搭
載されたチップは、一般に、通常の信号処理等を行うた
めに低電圧を印加する低耐圧部と、液晶を駆動する等の
ために高電圧を印加して動作させる高耐圧ＭＯＳトラン
ジスタ等が形成された高耐圧部とから構成されている。
【０００３】低耐圧部では、微細化に伴うショートチャ
ネル効果を抑制するため、トランジスタを形成するウェ
ルの不純物濃度を比較的高く設定することが必要であ
る。一方、高耐圧部では、十分な耐圧を確保するため、
ウェルの不純物濃度を比較的低く設定する必要がある。
また、特に高耐圧ＭＯＳトランジスタでは、通常、トラ
ンジスタに印加される高い電圧を緩和してトランジスタ
自体の破壊を防止するために、ドリフト拡散領域が形成
されている。
ネル効果を抑制するため、トランジスタを形成するウェ
ルの不純物濃度を比較的高く設定することが必要であ
る。一方、高耐圧部では、十分な耐圧を確保するため、
ウェルの不純物濃度を比較的低く設定する必要がある。
また、特に高耐圧ＭＯＳトランジスタでは、通常、トラ
ンジスタに印加される高い電圧を緩和してトランジスタ
自体の破壊を防止するために、ドリフト拡散領域が形成
されている。
【０００４】したがって、低耐圧部及び高耐圧部を備え
るチップの製造においては、低耐圧部への高濃度の不純
物ドーピング、高耐圧部への比較的低濃度の不純物ドー
ピング、さらに、高耐圧ＭＯＳトランジスタのドリフト
拡散領域のための不純物ドーピングのために、それぞれ
マスクを形成し、そのマスクを用いて別々にイオン注入
することが必要である。また、これらの不純物ドーピン
グの他に、素子分離領域を形成するためのイオン注入も
必要であり、さらにマスク工程を行う必要があり、製造
工程が煩雑化するという問題がある。これに対して、製
造工程を簡略化するために、高耐圧用ＭＯＳトランジス
タのドリフト拡散領域と素子分離のための領域とを１枚
のマスクを用いてイオン注入する技術が提案されている
（例えば、特開平１−１５７５６６号公報）。
るチップの製造においては、低耐圧部への高濃度の不純
物ドーピング、高耐圧部への比較的低濃度の不純物ドー
ピング、さらに、高耐圧ＭＯＳトランジスタのドリフト
拡散領域のための不純物ドーピングのために、それぞれ
マスクを形成し、そのマスクを用いて別々にイオン注入
することが必要である。また、これらの不純物ドーピン
グの他に、素子分離領域を形成するためのイオン注入も
必要であり、さらにマスク工程を行う必要があり、製造
工程が煩雑化するという問題がある。これに対して、製
造工程を簡略化するために、高耐圧用ＭＯＳトランジス
タのドリフト拡散領域と素子分離のための領域とを１枚
のマスクを用いてイオン注入する技術が提案されている
（例えば、特開平１−１５７５６６号公報）。
【０００５】この方法によれば、まず、図６（ａ）に示
したように、予めＮウェルが形成されたＰ型シリコン基
板３０上全面にシリコン酸化膜３１及びシリコン窒化膜
３２を形成し、ロコス酸化膜を形成する領域のシリコン
窒化膜３２を除去する。得られたシリコン基板３０上全
面にレジストを塗布し、このレジストに、高耐圧Ｎ型ト
ランジスタ（ＨＶ−ＮＴｒ）形成領域中素子分離領域と
なる領域３４、高耐圧Ｐ型トランジスタ（ＨＶ−ＰＴ
ｒ）形成領域中ドリフト拡散領域となる領域３５を同時
に開口し、レジストパターン３３を形成する。
したように、予めＮウェルが形成されたＰ型シリコン基
板３０上全面にシリコン酸化膜３１及びシリコン窒化膜
３２を形成し、ロコス酸化膜を形成する領域のシリコン
窒化膜３２を除去する。得られたシリコン基板３０上全
面にレジストを塗布し、このレジストに、高耐圧Ｎ型ト
ランジスタ（ＨＶ−ＮＴｒ）形成領域中素子分離領域と
なる領域３４、高耐圧Ｐ型トランジスタ（ＨＶ−ＰＴ
ｒ）形成領域中ドリフト拡散領域となる領域３５を同時
に開口し、レジストパターン３３を形成する。
【０００６】得られたレジストパターン３３を用いて、
全面にボロンイオンを注入して、Ｐ型拡散層３６ａ、３
６ｂを形成する。なお、高耐圧Ｐ型トランジスタ形成領
域のドリフト拡散領域となる領域３５においては、ロコ
ス酸化膜形成用のシリコン窒化膜３２／シリコン酸化膜
３１ごしにボロンがシリコン基板３０表面にイオン注入
されることとなる。その後、図６（ｂ）に示したよう
に、ロコス酸化膜３７を形成する。これにより、高耐圧
Ｎ型トランジスタ形成領域の素子分離をする領域におけ
るロコス酸化膜３４とシリコン基板３０との界面付近
に、ボロン濃度が比較的高いＰ型拡散層３６ａが配置さ
れ、素子分離が可能となる。また、高耐圧Ｐ型トランジ
スタ形成領域の表面付近に、Ｐ型拡散層３６ｂからなる
ドリフト拡散領域が配置されることとなる。
全面にボロンイオンを注入して、Ｐ型拡散層３６ａ、３
６ｂを形成する。なお、高耐圧Ｐ型トランジスタ形成領
域のドリフト拡散領域となる領域３５においては、ロコ
ス酸化膜形成用のシリコン窒化膜３２／シリコン酸化膜
３１ごしにボロンがシリコン基板３０表面にイオン注入
されることとなる。その後、図６（ｂ）に示したよう
に、ロコス酸化膜３７を形成する。これにより、高耐圧
Ｎ型トランジスタ形成領域の素子分離をする領域におけ
るロコス酸化膜３４とシリコン基板３０との界面付近
に、ボロン濃度が比較的高いＰ型拡散層３６ａが配置さ
れ、素子分離が可能となる。また、高耐圧Ｐ型トランジ
スタ形成領域の表面付近に、Ｐ型拡散層３６ｂからなる
ドリフト拡散領域が配置されることとなる。
【０００７】続いて、得られたシリコン基板３０上に、
高耐圧Ｎ型トランジスタのドリフト拡散領域４２、ゲー
ト酸化膜３８、ゲート電極３９を形成し、ソース／ドレ
イン領域となるＮ+拡散層４０、Ｐ+拡散層４１をそれぞ
れ形成することにより、ドリフト拡散領域を有する高耐
圧Ｐ型トランジスタＨＶ−ＰＴｒ及び高耐圧Ｎ型トラン
ジスタＨＶ−ＮＴｒを完成する。
高耐圧Ｎ型トランジスタのドリフト拡散領域４２、ゲー
ト酸化膜３８、ゲート電極３９を形成し、ソース／ドレ
イン領域となるＮ+拡散層４０、Ｐ+拡散層４１をそれぞ
れ形成することにより、ドリフト拡散領域を有する高耐
圧Ｐ型トランジスタＨＶ−ＰＴｒ及び高耐圧Ｎ型トラン
ジスタＨＶ−ＮＴｒを完成する。
【０００８】
【発明が解決しようとする課題】このような製造方法で
は、高耐圧Ｎ型トランジスタの素子分離領域におけるＰ
型拡散層３６ａと高耐圧Ｐ型トランジスタのＰ型拡散層
３６ｂからなるドリフト拡散領域とを１枚のレジストパ
ターンを用いて同時に形成することができる。しかし、
ロコス酸化の前にイオン注入を行うため、ロコス酸化の
バラツキ等の影響でイオン注入された不純物のロコス酸
化膜中への偏析量が変化し、素子分離領域での耐圧がば
らついたり、ドリフト拡散領域のシート抵抗及びドリフ
ト拡散領域の実効寸法のバラツキが大きくなり、このた
め、得られたトランジスタの耐圧にばらつきが生じると
いう問題がある。
は、高耐圧Ｎ型トランジスタの素子分離領域におけるＰ
型拡散層３６ａと高耐圧Ｐ型トランジスタのＰ型拡散層
３６ｂからなるドリフト拡散領域とを１枚のレジストパ
ターンを用いて同時に形成することができる。しかし、
ロコス酸化の前にイオン注入を行うため、ロコス酸化の
バラツキ等の影響でイオン注入された不純物のロコス酸
化膜中への偏析量が変化し、素子分離領域での耐圧がば
らついたり、ドリフト拡散領域のシート抵抗及びドリフ
ト拡散領域の実効寸法のバラツキが大きくなり、このた
め、得られたトランジスタの耐圧にばらつきが生じると
いう問題がある。
【０００９】この対策としては、ロコス酸化後にロコス
酸化膜下のシリコン基板にイオン注入することも考えら
れる。しかしその場合には、ロコス酸化膜を貫通させる
加速エネルギーでイオン注入することが必要となるた
め、高耐圧Ｐ型トランジスタにおけるＰ型拡散層３６ｂ
からなるドリフト拡散領域の濃度ピークが、図７に示し
たように、後に形成されるソース／ドレイン領域である
Ｐ+拡散層４１の濃度ピークと離れ、両領域が分離され
てしまう。その結果、Ｎ型ウェルとＰ+拡散層４１とが
接触するドレイン近傍の部位Ａで電界緩和の効果が得ら
れず、ジャンクション破壊電圧が低下し、トランジスタ
を破壊から守る役割を果たさないこととなる。
酸化膜下のシリコン基板にイオン注入することも考えら
れる。しかしその場合には、ロコス酸化膜を貫通させる
加速エネルギーでイオン注入することが必要となるた
め、高耐圧Ｐ型トランジスタにおけるＰ型拡散層３６ｂ
からなるドリフト拡散領域の濃度ピークが、図７に示し
たように、後に形成されるソース／ドレイン領域である
Ｐ+拡散層４１の濃度ピークと離れ、両領域が分離され
てしまう。その結果、Ｎ型ウェルとＰ+拡散層４１とが
接触するドレイン近傍の部位Ａで電界緩和の効果が得ら
れず、ジャンクション破壊電圧が低下し、トランジスタ
を破壊から守る役割を果たさないこととなる。
【００１０】また、上記方法を採用しても、低耐圧部
（図示せず）のショートチャネル効果抑制のために不純
物濃度を高くし、さらに高耐圧部の耐圧確保のために、
ジャンクション深さを比較的深く、かつ不純物濃度を比
較的低くしなければならず、さらに２回のフォトリソグ
ラフィ工程が必要となる。以上のように、トランジスタ
及び回路等の特性を劣化させることなく、フォトリソグ
ラフィ工程を削除して製造工程を簡略化することは実現
されていないのが現状である。
（図示せず）のショートチャネル効果抑制のために不純
物濃度を高くし、さらに高耐圧部の耐圧確保のために、
ジャンクション深さを比較的深く、かつ不純物濃度を比
較的低くしなければならず、さらに２回のフォトリソグ
ラフィ工程が必要となる。以上のように、トランジスタ
及び回路等の特性を劣化させることなく、フォトリソグ
ラフィ工程を削除して製造工程を簡略化することは実現
されていないのが現状である。
【００１１】本発明は上記課題を鑑みなされたものであ
り、トランジスタ及び回路等の特性を劣化させず、ドリ
フト拡散領域を有するＭＯＳトランジスタ（高耐圧ＭＯ
Ｓトランジスタ）とドリフト拡散領域を有さないＭＯＳ
トランジスタ（低耐圧ＭＯＳトランジスタ）とを同じチ
ップに併せもつ半導体装置を、簡略化した製造方法によ
り形成することができる半導体装置の製造方法を提供す
ることを目的とする。
り、トランジスタ及び回路等の特性を劣化させず、ドリ
フト拡散領域を有するＭＯＳトランジスタ（高耐圧ＭＯ
Ｓトランジスタ）とドリフト拡散領域を有さないＭＯＳ
トランジスタ（低耐圧ＭＯＳトランジスタ）とを同じチ
ップに併せもつ半導体装置を、簡略化した製造方法によ
り形成することができる半導体装置の製造方法を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、半導体
基板上に、少なくとも１つの低耐圧ＭＯＳトランジスタ
と、前記低耐圧ＭＯＳトランジスタよりも高い電圧で動
作し、かつドリフト拡散領域を有する少なくとも１つの
高耐圧ＭＯＳトランジスタとを備える半導体装置の製造
方法であって、半導体基板上にロコス酸化膜を形成した
後、第１導電型の低耐圧ＭＯＳトランジスタを形成する
ための第１領域、第２導電型の高耐圧ＭＯＳトランジス
タの素子分離を行うための前記ロコス酸化膜が形成され
た第２領域及び第１導電型の高耐圧ＭＯＳトランジスタ
のドリフト拡散領域を形成するための第３領域の各領域
に開口を有する１つのマスクを用いて、前記第１及び第
３領域においては前記半導体基板の深さ方向に注入イオ
ンが２以上の異なる濃度ピークを有するように、第２領
域においては前記ロコス酸化膜と半導体基板との界面近
傍に注入イオンが濃度ピークを有するようにイオン注入
する半導体装置の製造方法が提供される。
基板上に、少なくとも１つの低耐圧ＭＯＳトランジスタ
と、前記低耐圧ＭＯＳトランジスタよりも高い電圧で動
作し、かつドリフト拡散領域を有する少なくとも１つの
高耐圧ＭＯＳトランジスタとを備える半導体装置の製造
方法であって、半導体基板上にロコス酸化膜を形成した
後、第１導電型の低耐圧ＭＯＳトランジスタを形成する
ための第１領域、第２導電型の高耐圧ＭＯＳトランジス
タの素子分離を行うための前記ロコス酸化膜が形成され
た第２領域及び第１導電型の高耐圧ＭＯＳトランジスタ
のドリフト拡散領域を形成するための第３領域の各領域
に開口を有する１つのマスクを用いて、前記第１及び第
３領域においては前記半導体基板の深さ方向に注入イオ
ンが２以上の異なる濃度ピークを有するように、第２領
域においては前記ロコス酸化膜と半導体基板との界面近
傍に注入イオンが濃度ピークを有するようにイオン注入
する半導体装置の製造方法が提供される。
【００１３】また、本発明によれば、フォトレジスト膜
に開口を形成するためのフォトリソグラフィ用マスクで
あって、マスク基板上に、第１導電型の低耐圧ＭＯＳト
ランジスタを形成するための第１領域、第２導電型であ
って前記低耐圧ＭＯＳトランジスタよりも高い電圧で動
作する高耐圧ＭＯＳトランジスタの素子分離を行うため
の第２領域及び第１導電型の高耐圧ＭＯＳトランジスタ
のドリフト拡散領域を形成するための第３領域の各領域
に開口形成用パターンを有してなるフォトリソグラフィ
用マスクが提供される。
に開口を形成するためのフォトリソグラフィ用マスクで
あって、マスク基板上に、第１導電型の低耐圧ＭＯＳト
ランジスタを形成するための第１領域、第２導電型であ
って前記低耐圧ＭＯＳトランジスタよりも高い電圧で動
作する高耐圧ＭＯＳトランジスタの素子分離を行うため
の第２領域及び第１導電型の高耐圧ＭＯＳトランジスタ
のドリフト拡散領域を形成するための第３領域の各領域
に開口形成用パターンを有してなるフォトリソグラフィ
用マスクが提供される。
【００１４】
【発明の実施の形態】本発明は、半導体基板上に、少な
くとも１つの低耐圧ＭＯＳトランジスタと、前記低耐圧
ＭＯＳトランジスタよりも高い電圧で動作し、かつドリ
フト拡散領域を有する少なくとも１つの高耐圧ＭＯＳ型
トランジスタとを備える半導体装置の製造方法である。
くとも１つの低耐圧ＭＯＳトランジスタと、前記低耐圧
ＭＯＳトランジスタよりも高い電圧で動作し、かつドリ
フト拡散領域を有する少なくとも１つの高耐圧ＭＯＳ型
トランジスタとを備える半導体装置の製造方法である。
【００１５】本発明において、低耐圧ＭＯＳトランジス
タとは、信号処理回路、メモリ回路等の比較的動作電圧
の低い回路を構成するトランジスタであり、よって、こ
の程度の電圧の印加に対して耐圧を確保することができ
るトランジスタを意味する。また、高耐圧ＭＯＳトラン
ジスタとは、上記の低耐圧ＭＯＳトランジスタよりも動
作電圧が高い回路を構成するトランジスタであればよ
く、よって、この程度の電圧の印加に対して耐圧を確保
することができるトランジスタを意味する。
タとは、信号処理回路、メモリ回路等の比較的動作電圧
の低い回路を構成するトランジスタであり、よって、こ
の程度の電圧の印加に対して耐圧を確保することができ
るトランジスタを意味する。また、高耐圧ＭＯＳトラン
ジスタとは、上記の低耐圧ＭＯＳトランジスタよりも動
作電圧が高い回路を構成するトランジスタであればよ
く、よって、この程度の電圧の印加に対して耐圧を確保
することができるトランジスタを意味する。
【００１６】まず、半導体基板上にロコス酸化膜を形成
する。ここで、半導体基板としては、通常、半導体装置
に使用されるものであれば特に限定されるものではな
く、例えば、シリコン、ゲルマニウム等の元素半導体、
ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が
挙げられる。また、バルク半導体による基板であっても
よいし、ＳＯＩ、ＳＯＳ等の構造を有する基板であって
もよい。なかでもシリコン基板が好ましい。半導体基板
は、予め、Ｐ型又はＮ型の不純物が所定の濃度でドーピ
ングされていることが好ましい。これにより、トランジ
スタの種類によっては、基板の不純物濃度をそのままト
ランジスタを形成するウェルの不純物濃度として用いる
ことができる。例えば、高耐圧Ｎ型トランジスタの耐圧
確保に必要な不純物濃度（１×１０16〜１×１０17ｃｍ
-3程度）が挙げられる。さらに、半導体基板には、他の
種類のトランジスタ、例えば、高耐圧Ｐ型トランジス
タ、高耐圧Ｎ型トランジスタ等の耐圧確保に必要なＮ型
又はＰ型の不純物がドーピングされたウェルが１又は複
数個形成されていてもよい。ウェルの不純物濃度は、形
成するトランジスタの種類等により適宜調整することが
できる。
する。ここで、半導体基板としては、通常、半導体装置
に使用されるものであれば特に限定されるものではな
く、例えば、シリコン、ゲルマニウム等の元素半導体、
ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が
挙げられる。また、バルク半導体による基板であっても
よいし、ＳＯＩ、ＳＯＳ等の構造を有する基板であって
もよい。なかでもシリコン基板が好ましい。半導体基板
は、予め、Ｐ型又はＮ型の不純物が所定の濃度でドーピ
ングされていることが好ましい。これにより、トランジ
スタの種類によっては、基板の不純物濃度をそのままト
ランジスタを形成するウェルの不純物濃度として用いる
ことができる。例えば、高耐圧Ｎ型トランジスタの耐圧
確保に必要な不純物濃度（１×１０16〜１×１０17ｃｍ
-3程度）が挙げられる。さらに、半導体基板には、他の
種類のトランジスタ、例えば、高耐圧Ｐ型トランジス
タ、高耐圧Ｎ型トランジスタ等の耐圧確保に必要なＮ型
又はＰ型の不純物がドーピングされたウェルが１又は複
数個形成されていてもよい。ウェルの不純物濃度は、形
成するトランジスタの種類等により適宜調整することが
できる。
【００１７】半導体基板上にロコス酸化膜を形成する方
法としては、通常のロコス酸化法を用いることができ
る。例えば、まず、シリコン酸化膜及びシリコン窒化膜
を、それぞれ膜厚１０〜４０ｎｍ程度、６０〜１２０ｎ
ｍ程度で形成する。シリコン酸化膜は熱酸化法、ＣＶＤ
法等により形成することができ、シリコン窒化膜は、Ｃ
ＶＤ法、プラズマＣＶＤ法等により形成することができ
る。次に、ロコス酸化膜を形成しようとする領域に存在
するシリコン窒化膜を除去する。除去する方法として
は、フォトリソグラフィ及びエッチング工程により所定
形状のマスクパターンを形成し、これを用いてＲＩＥ等
の異方性エッチングをする方法が挙げられる。続いて、
残存するシリコン窒化膜をマスクとして用いて、熱酸化
することにより、膜厚２００ｎｍ〜４００ｎｍ程度のロ
コス酸化膜を形成することができる。熱酸化は、公知の
条件を適宜選択して行うことができる。なお、ロコス酸
化膜は、位置、形状、数等は特に限定されず、後述する
ように、少なくとも第２導電型の高耐圧ＭＯＳトランジ
スタの素子分離を行うための領域である第２領域に形成
されればよい。次に、第１領域、第２領域及び第３領域
に開口を有するマスクを用いて、イオン注入を行う。
法としては、通常のロコス酸化法を用いることができ
る。例えば、まず、シリコン酸化膜及びシリコン窒化膜
を、それぞれ膜厚１０〜４０ｎｍ程度、６０〜１２０ｎ
ｍ程度で形成する。シリコン酸化膜は熱酸化法、ＣＶＤ
法等により形成することができ、シリコン窒化膜は、Ｃ
ＶＤ法、プラズマＣＶＤ法等により形成することができ
る。次に、ロコス酸化膜を形成しようとする領域に存在
するシリコン窒化膜を除去する。除去する方法として
は、フォトリソグラフィ及びエッチング工程により所定
形状のマスクパターンを形成し、これを用いてＲＩＥ等
の異方性エッチングをする方法が挙げられる。続いて、
残存するシリコン窒化膜をマスクとして用いて、熱酸化
することにより、膜厚２００ｎｍ〜４００ｎｍ程度のロ
コス酸化膜を形成することができる。熱酸化は、公知の
条件を適宜選択して行うことができる。なお、ロコス酸
化膜は、位置、形状、数等は特に限定されず、後述する
ように、少なくとも第２導電型の高耐圧ＭＯＳトランジ
スタの素子分離を行うための領域である第２領域に形成
されればよい。次に、第１領域、第２領域及び第３領域
に開口を有するマスクを用いて、イオン注入を行う。
【００１８】ここで、第１領域とは、第１導電型（Ｐ型
又はＮ型）の低耐圧ＭＯＳトランジスタを形成するため
の領域を意味する。第２領域とは、第２導電型（Ｎ型又
はＰ型）の高耐圧ＭＯＳトランジスタの素子分離を行う
ための領域であり、先の工程によりロコス酸化膜が形成
された領域を意味する。第３領域とは、第１導電型の高
耐圧ＭＯＳトランジスタのドリフト拡散領域を形成する
ための領域を意味する。これらの領域は、得ようとする
半導体装置の機能、特性等に応じて、半導体基板上にど
のような形状、大きさ、位置に形成されていてもよい。
又はＮ型）の低耐圧ＭＯＳトランジスタを形成するため
の領域を意味する。第２領域とは、第２導電型（Ｎ型又
はＰ型）の高耐圧ＭＯＳトランジスタの素子分離を行う
ための領域であり、先の工程によりロコス酸化膜が形成
された領域を意味する。第３領域とは、第１導電型の高
耐圧ＭＯＳトランジスタのドリフト拡散領域を形成する
ための領域を意味する。これらの領域は、得ようとする
半導体装置の機能、特性等に応じて、半導体基板上にど
のような形状、大きさ、位置に形成されていてもよい。
【００１９】これら第１〜３領域に開口を有するマスク
を形成する方法としては、得られた半導体基板上にレジ
ストを塗布し、これらの第１〜３領域に対応する領域の
すべてに開口形成用パターンが形成されたマスク基板
（フォトリソグラフィ用マスク）をマスクとして用い
て、所望の波長の光又は電磁波を照射することによりレ
ジストを感光させ、現像することにより、１回のフォト
リソグラフィ工程により得ることができる。ここで使用
されるレジストはネガ型、ポジ型又はその他感光性のも
のであればいずれのレジストでもよく、当該分野で通常
使用されているものを用いることができる。また、この
際のレジストの膜厚は特に限定されるものではなく、照
射光の波長等に応じて適宜設定することができる。さら
に、レジストを感光させるための光又は電磁波の波長も
特に限定されるものではなく、Ｘ線、ｇ線、ｉ線等種々
のものを使用することができる。このようにして半導体
基板上に形成されたレジストパターンをマスクとして用
いてイオン注入を行う。
を形成する方法としては、得られた半導体基板上にレジ
ストを塗布し、これらの第１〜３領域に対応する領域の
すべてに開口形成用パターンが形成されたマスク基板
（フォトリソグラフィ用マスク）をマスクとして用い
て、所望の波長の光又は電磁波を照射することによりレ
ジストを感光させ、現像することにより、１回のフォト
リソグラフィ工程により得ることができる。ここで使用
されるレジストはネガ型、ポジ型又はその他感光性のも
のであればいずれのレジストでもよく、当該分野で通常
使用されているものを用いることができる。また、この
際のレジストの膜厚は特に限定されるものではなく、照
射光の波長等に応じて適宜設定することができる。さら
に、レジストを感光させるための光又は電磁波の波長も
特に限定されるものではなく、Ｘ線、ｇ線、ｉ線等種々
のものを使用することができる。このようにして半導体
基板上に形成されたレジストパターンをマスクとして用
いてイオン注入を行う。
【００２０】イオン注入は、上記のマスクを用いて得ら
れた半導体基板に対してほぼ全面に行い、イオン注入後
に第１〜３領域が所定の機能を発揮するように行う。そ
のためには、例えば、第１及び第３領域においては、半
導体基板の深さ方向に注入イオンが２以上の異なる濃度
ピークを有するように、第２領域においては、ロコス酸
化膜と半導体基板との界面近傍に注入イオンが濃度ピー
クを有するようにイオン注入する。これにより、第１領
域においては、低耐圧ＭＯＳトランジスタを形成するこ
とができ、ショートチャネル効果を十分抑制することが
できる。第２領域においては、素子分離を確実に行うこ
とができ、十分な耐圧を確保することができる。第３領
域においては、高耐圧ＭＯＳトランジスタにおけるドリ
フト拡散領域として十分な機能を発揮できる。
れた半導体基板に対してほぼ全面に行い、イオン注入後
に第１〜３領域が所定の機能を発揮するように行う。そ
のためには、例えば、第１及び第３領域においては、半
導体基板の深さ方向に注入イオンが２以上の異なる濃度
ピークを有するように、第２領域においては、ロコス酸
化膜と半導体基板との界面近傍に注入イオンが濃度ピー
クを有するようにイオン注入する。これにより、第１領
域においては、低耐圧ＭＯＳトランジスタを形成するこ
とができ、ショートチャネル効果を十分抑制することが
できる。第２領域においては、素子分離を確実に行うこ
とができ、十分な耐圧を確保することができる。第３領
域においては、高耐圧ＭＯＳトランジスタにおけるドリ
フト拡散領域として十分な機能を発揮できる。
【００２１】イオン注入は、１回のみ行ってもよいが、
２回以上の複数回行うことが好ましい。基板の深さ方向
に注入イオンが２以上の異なる濃度ピーク有するように
イオン注入する方法としては、例えば、イオン注入の加
速エネルギーを変化させずに複数のイオン種を複数回に
わたってイオン注入する方法、加速エネルギーを変化さ
せずに異なるイオン種を混合して１回イオン注入する方
法、同じ又は異なるイオン種を用いて、加速エネルギー
を連続的に変化させて１回イオン注入する方法又は加速
エネルギーを変化させて複数回イオン注入する方法等が
挙げられる。なかでも、同じ又は異なるイオン種を用
い、加速エネルギーを変えて、２回、３回程度イオン注
入することが好ましい。この際のイオン注入の加速エネ
ルギー、ドーズ、イオン種等は特に限定されるものでは
なく、上述の機能を発揮することができるように適宜調
整することが好ましい。
２回以上の複数回行うことが好ましい。基板の深さ方向
に注入イオンが２以上の異なる濃度ピーク有するように
イオン注入する方法としては、例えば、イオン注入の加
速エネルギーを変化させずに複数のイオン種を複数回に
わたってイオン注入する方法、加速エネルギーを変化さ
せずに異なるイオン種を混合して１回イオン注入する方
法、同じ又は異なるイオン種を用いて、加速エネルギー
を連続的に変化させて１回イオン注入する方法又は加速
エネルギーを変化させて複数回イオン注入する方法等が
挙げられる。なかでも、同じ又は異なるイオン種を用
い、加速エネルギーを変えて、２回、３回程度イオン注
入することが好ましい。この際のイオン注入の加速エネ
ルギー、ドーズ、イオン種等は特に限定されるものでは
なく、上述の機能を発揮することができるように適宜調
整することが好ましい。
【００２２】さらに具体的には、イオン注入は、第２領
域において、ロコス酸化膜と半導体基板との界面近傍に
注入イオンが濃度ピークを有するように、加速エネルギ
ー及びイオン種を選択して１回行い、さらに、第1及び
第３領域において、それよりも浅い位置に濃度ピークを
有するように加速エネルギー及びイオン種を選択して１
回以上行うことが好ましい。これにより、第２領域にお
いては、ロコス酸化膜と半導体基板との界面付近にのみ
不純物が導入され、それ以外の不純物は、ロコス酸化膜
内にとどまることとなる。第1領域においては、基板の
深さ方向において、適当な不純物濃度を有するウェルを
得ることができる。また、加速エネルギー、イオン種、
ドーズを調整することにより、少なくとも1回のイオン
注入で低耐圧ＭＯＳトランジスタの閾値を制御すること
ができるとともに、少なくとも１回のイオン注入でウェ
ルの不純物濃度を調整することができる。第３領域にお
いては、高耐圧ＭＯＳトランジスタにおけるドリフト拡
散領域として適当な深さ、不純物濃度等を有した不純物
拡散領域を形成することができる。
域において、ロコス酸化膜と半導体基板との界面近傍に
注入イオンが濃度ピークを有するように、加速エネルギ
ー及びイオン種を選択して１回行い、さらに、第1及び
第３領域において、それよりも浅い位置に濃度ピークを
有するように加速エネルギー及びイオン種を選択して１
回以上行うことが好ましい。これにより、第２領域にお
いては、ロコス酸化膜と半導体基板との界面付近にのみ
不純物が導入され、それ以外の不純物は、ロコス酸化膜
内にとどまることとなる。第1領域においては、基板の
深さ方向において、適当な不純物濃度を有するウェルを
得ることができる。また、加速エネルギー、イオン種、
ドーズを調整することにより、少なくとも1回のイオン
注入で低耐圧ＭＯＳトランジスタの閾値を制御すること
ができるとともに、少なくとも１回のイオン注入でウェ
ルの不純物濃度を調整することができる。第３領域にお
いては、高耐圧ＭＯＳトランジスタにおけるドリフト拡
散領域として適当な深さ、不純物濃度等を有した不純物
拡散領域を形成することができる。
【００２３】本発明においては、上記工程の後、ＭＯＳ
トランジスタを形成するための、公知の方法によりゲー
ト絶縁膜、ゲート電極、ソース／ドレイン、層間絶縁
膜、コンタクトホール、コンタクトプラグ、配線層等を
形成する。また、必要に応じて、熱処理、絶縁膜の形
成、サイドウォールスペーサの形成、イオン注入等を行
ってもよい。
トランジスタを形成するための、公知の方法によりゲー
ト絶縁膜、ゲート電極、ソース／ドレイン、層間絶縁
膜、コンタクトホール、コンタクトプラグ、配線層等を
形成する。また、必要に応じて、熱処理、絶縁膜の形
成、サイドウォールスペーサの形成、イオン注入等を行
ってもよい。
【００２４】以下に本発明の半導体装置の製造方法の一
実施例を図面に基づいて説明する。まず、図１（ａ）に
示したように、高耐圧Ｎ型トランジスタを形成するのに
適切なボロン濃度（１×１０16〜１×１０17ｃｍ-3）に
設定されたＰ型のシリコン基板１に、低耐圧Ｐ型トラン
ジスタを形成するのに適切なリン濃度（１×１０17〜２
×１０17ｃｍ-3）のＮ型ウェル２と、高耐圧Ｐ型トラン
ジスタの耐圧確保に必要なリン濃度（１×１０16〜１×
１０17ｃｍ-3）のＮ型ウェル３を通常の方法で形成す
る。次いで、ロコス酸化を行うためのシリコン酸化膜４
（例えば膜厚１４ｎｍ）及びＳｉＮ膜５（例えば膜厚１
２０ｎｍ）を形成し、所定の領域のシリコン酸化膜４と
ＳｉＮ膜５を除去する。その後、図１（ｂ）に示したよ
うに、ロコス酸化を行い、膜厚２００ｎｍ〜４００ｎｍ
のロコス酸化膜６を形成する。
実施例を図面に基づいて説明する。まず、図１（ａ）に
示したように、高耐圧Ｎ型トランジスタを形成するのに
適切なボロン濃度（１×１０16〜１×１０17ｃｍ-3）に
設定されたＰ型のシリコン基板１に、低耐圧Ｐ型トラン
ジスタを形成するのに適切なリン濃度（１×１０17〜２
×１０17ｃｍ-3）のＮ型ウェル２と、高耐圧Ｐ型トラン
ジスタの耐圧確保に必要なリン濃度（１×１０16〜１×
１０17ｃｍ-3）のＮ型ウェル３を通常の方法で形成す
る。次いで、ロコス酸化を行うためのシリコン酸化膜４
（例えば膜厚１４ｎｍ）及びＳｉＮ膜５（例えば膜厚１
２０ｎｍ）を形成し、所定の領域のシリコン酸化膜４と
ＳｉＮ膜５を除去する。その後、図１（ｂ）に示したよ
うに、ロコス酸化を行い、膜厚２００ｎｍ〜４００ｎｍ
のロコス酸化膜６を形成する。
【００２５】次に、図１（ｃ）に示したように、ロコス
酸化膜６を形成した領域以外に残存するＳｉＮ膜５を除
去し、得られたシリコン基板１上全面にフォトレジスト
７を塗布し、このフォトレジスト７に、１回のフォトリ
ソグラフィ工程で、低耐圧Ｎ型トランジスタを形成する
第１領域８と、高耐圧Ｎ型トランジスタの素子分離を行
う第２領域９と、高耐圧Ｐ型トランジスタのドリフト拡
散層を形成する第３の領域１０とに対応する開口を形成
する。なお、第１領域８、第２領域９及び第３領域１０
を決定するために使用するフォトマスクパターンは、同
一のフォトマスク上に形成されている。
酸化膜６を形成した領域以外に残存するＳｉＮ膜５を除
去し、得られたシリコン基板１上全面にフォトレジスト
７を塗布し、このフォトレジスト７に、１回のフォトリ
ソグラフィ工程で、低耐圧Ｎ型トランジスタを形成する
第１領域８と、高耐圧Ｎ型トランジスタの素子分離を行
う第２領域９と、高耐圧Ｐ型トランジスタのドリフト拡
散層を形成する第３の領域１０とに対応する開口を形成
する。なお、第１領域８、第２領域９及び第３領域１０
を決定するために使用するフォトマスクパターンは、同
一のフォトマスク上に形成されている。
【００２６】続いて、図１（ｄ）に示したように、フォ
トレジスト７をマスクとして用いて、第１のイオン注入
としてボロン１１を注入する。この際のイオン注入は、
第２領域９のロコス酸化膜６とシリコン基板１との界面
付近にボロン濃度のピークがくるよう設定する。例え
ば、７０〜１５０ｋｅＶの加速エネルギー、４×１０12
〜１×１０13ｃｍ-2のドーズで行う。これにより高耐圧
Ｎ型トランジスタの素子分離のためのＰ型拡散層１２が
形成される。また、これと同時に、第１領域８及び第３
領域１０に、それぞれＰ型拡散層１３ａ、１４ａが形成
される。但し、これらの領域では、ロコス酸化膜が存在
しないため、注入したボロンのピークはシリコン基板１
表面から２００ｎｍ〜４００ｎｍの深さにある。
トレジスト７をマスクとして用いて、第１のイオン注入
としてボロン１１を注入する。この際のイオン注入は、
第２領域９のロコス酸化膜６とシリコン基板１との界面
付近にボロン濃度のピークがくるよう設定する。例え
ば、７０〜１５０ｋｅＶの加速エネルギー、４×１０12
〜１×１０13ｃｍ-2のドーズで行う。これにより高耐圧
Ｎ型トランジスタの素子分離のためのＰ型拡散層１２が
形成される。また、これと同時に、第１領域８及び第３
領域１０に、それぞれＰ型拡散層１３ａ、１４ａが形成
される。但し、これらの領域では、ロコス酸化膜が存在
しないため、注入したボロンのピークはシリコン基板１
表面から２００ｎｍ〜４００ｎｍの深さにある。
【００２７】次いで、図２（ｅ）に示したように、同じ
フォトレジスト７をマスクとして用いて、第２のイオン
注入としてボロン１１を注入する。この際のイオン注入
は、第２のイオン注入のボロン濃度のピークが、第１の
イオン注入のボロン濃度のピークよりも、シリコン基板
１の浅い位置になるように設定する。例えば、４０〜８
０ｋｅＶの加速エネルギー、２×１０12〜８×１０12ｃ
ｍ-2のドーズで行う。これにより第１領域８及び第３領
域１０に、Ｐ型拡散層１３ａ、１４ａよりシリコン基板
１の浅い位置に、Ｐ型拡散層１３ｂ、１４ｂが形成され
る。
フォトレジスト７をマスクとして用いて、第２のイオン
注入としてボロン１１を注入する。この際のイオン注入
は、第２のイオン注入のボロン濃度のピークが、第１の
イオン注入のボロン濃度のピークよりも、シリコン基板
１の浅い位置になるように設定する。例えば、４０〜８
０ｋｅＶの加速エネルギー、２×１０12〜８×１０12ｃ
ｍ-2のドーズで行う。これにより第１領域８及び第３領
域１０に、Ｐ型拡散層１３ａ、１４ａよりシリコン基板
１の浅い位置に、Ｐ型拡散層１３ｂ、１４ｂが形成され
る。
【００２８】さらに、図２（ｆ）に示したように、同じ
フォトレジスト７をマスクとして用いて、第３のイオン
注入としてボロン１１を注入する。この際のイオン注入
は、第３のイオン注入のボロン濃度のピークが、第２の
イオン注入のボロン濃度のピークよりも、シリコン基板
１の浅い位置になるように設定する。例えば、５〜３０
ｋｅＶの加速エネルギー、２×１０12〜８×１０12ｃｍ
-2のドーズで行う。これにより第１領域８及び第３領域
１０に、Ｐ型拡散層１３ｂ、１４ｂよりシリコン基板１
の浅い位置に、Ｐ型拡散層１３ｃ、１４ｃが形成され
る。その後、フォトレジスト７を除去し、注入されたボ
ロンを活性化させるために窒素雰囲気で１０〜３０分
間、８００〜９００℃でアニールを行う。
フォトレジスト７をマスクとして用いて、第３のイオン
注入としてボロン１１を注入する。この際のイオン注入
は、第３のイオン注入のボロン濃度のピークが、第２の
イオン注入のボロン濃度のピークよりも、シリコン基板
１の浅い位置になるように設定する。例えば、５〜３０
ｋｅＶの加速エネルギー、２×１０12〜８×１０12ｃｍ
-2のドーズで行う。これにより第１領域８及び第３領域
１０に、Ｐ型拡散層１３ｂ、１４ｂよりシリコン基板１
の浅い位置に、Ｐ型拡散層１３ｃ、１４ｃが形成され
る。その後、フォトレジスト７を除去し、注入されたボ
ロンを活性化させるために窒素雰囲気で１０〜３０分
間、８００〜９００℃でアニールを行う。
【００２９】これにより、第１領域８では、図３に示す
ように、第１のイオン注入、第２のイオン注入及び第３
のイオン注入によって、シリコン基板１の深さ方向にそ
れぞれ異なるイオン濃度ピークを有して、比較的高濃度
のボロンが注入される。つまり、第１イオン注入と第２
のイオン注入とで低耐圧用Ｐ型基板不純物濃度の制御を
行うことができ、第３のイオン注入で低耐圧用Ｎ型ＭＯ
Ｓトランジスタの閾値制御を行うことができる。よっ
て、最終的に、破線で示したように、シリコン基板１の
当初ドーピングされていたボロンとＰ型拡散層１３ａ、
１３ｂ、１３ｃとの合成されたボロンとにより、１×１
０17〜２×１０17ｃｍ-3とほぼ均一な不純物濃度を有
し、低耐圧トランジスタに要求されるショートチャネル
効果を抑制することができる適切な不純物濃度を有する
Ｐウェル１３を形成することができる。
ように、第１のイオン注入、第２のイオン注入及び第３
のイオン注入によって、シリコン基板１の深さ方向にそ
れぞれ異なるイオン濃度ピークを有して、比較的高濃度
のボロンが注入される。つまり、第１イオン注入と第２
のイオン注入とで低耐圧用Ｐ型基板不純物濃度の制御を
行うことができ、第３のイオン注入で低耐圧用Ｎ型ＭＯ
Ｓトランジスタの閾値制御を行うことができる。よっ
て、最終的に、破線で示したように、シリコン基板１の
当初ドーピングされていたボロンとＰ型拡散層１３ａ、
１３ｂ、１３ｃとの合成されたボロンとにより、１×１
０17〜２×１０17ｃｍ-3とほぼ均一な不純物濃度を有
し、低耐圧トランジスタに要求されるショートチャネル
効果を抑制することができる適切な不純物濃度を有する
Ｐウェル１３を形成することができる。
【００３０】また、第２領域９では、図４に示したよう
に、ロコス酸化膜６とシリコン基板１との界面付近にボ
ロンの注入濃度のピークが位置するＰ型拡散層１２を形
成することができる。よって、所望のＮ型トランジスタ
の素子分離の十分な耐圧を得ることができる。しかも、
ロコス酸化後に、イオン注入を行っているため、ロコス
酸化膜のバラツキ等の影響による不純物の酸化膜への偏
析量のバラツキは生じず、耐圧特性がばらつくことはな
い。
に、ロコス酸化膜６とシリコン基板１との界面付近にボ
ロンの注入濃度のピークが位置するＰ型拡散層１２を形
成することができる。よって、所望のＮ型トランジスタ
の素子分離の十分な耐圧を得ることができる。しかも、
ロコス酸化後に、イオン注入を行っているため、ロコス
酸化膜のバラツキ等の影響による不純物の酸化膜への偏
析量のバラツキは生じず、耐圧特性がばらつくことはな
い。
【００３１】さらに、第３領域１０では、図５に示した
ように、第１のイオン注入、第２のイオン注入及び第３
のイオン注入によって、シリコン基板１の深さ方向にそ
れぞれ異なるイオン濃度ピークを有して、比較的高濃度
のボロンが注入され、最終的に、後述するソース／ドレ
イン領域であるＰ+拡散層１９を完全に取り囲むドリフ
ト拡散領域１４を形成することができ、所望の耐圧を得
ることができる。その後、別のフォトレジスト（図示せ
ず）を形成し、上記と同様に３回のイオン注入を行い、
高耐圧Ｎ型トランジスタ用のドリフト拡散領域２０を形
成する。
ように、第１のイオン注入、第２のイオン注入及び第３
のイオン注入によって、シリコン基板１の深さ方向にそ
れぞれ異なるイオン濃度ピークを有して、比較的高濃度
のボロンが注入され、最終的に、後述するソース／ドレ
イン領域であるＰ+拡散層１９を完全に取り囲むドリフ
ト拡散領域１４を形成することができ、所望の耐圧を得
ることができる。その後、別のフォトレジスト（図示せ
ず）を形成し、上記と同様に３回のイオン注入を行い、
高耐圧Ｎ型トランジスタ用のドリフト拡散領域２０を形
成する。
【００３２】次いで、図２（ｇ）に示したように、低耐
圧用ゲート酸化膜１５、高耐圧用ゲート酸化膜１６、ゲ
ート電極１７、ソース／ドレイン領域となるＮ+拡散層
１８、Ｐ+拡散層１９をそれぞれ形成する。なお、この
際、第３領域１０のＰ+拡散層１９は、ドリフト拡散領
域１４に完全に覆われるようにする。これにより、高耐
圧Ｐ型トランジスタのドレイン近傍において１０〜３０
Ｖの耐圧を付与するドリフト拡散領域として機能させる
ことができる。
圧用ゲート酸化膜１５、高耐圧用ゲート酸化膜１６、ゲ
ート電極１７、ソース／ドレイン領域となるＮ+拡散層
１８、Ｐ+拡散層１９をそれぞれ形成する。なお、この
際、第３領域１０のＰ+拡散層１９は、ドリフト拡散領
域１４に完全に覆われるようにする。これにより、高耐
圧Ｐ型トランジスタのドレイン近傍において１０〜３０
Ｖの耐圧を付与するドリフト拡散領域として機能させる
ことができる。
【００３３】続いて、図２（ｈ）に示したように、ＣＶ
Ｄ法により層間絶縁膜２１を形成し、コンタクトホー
ル、コンタクト２２、メタル配線２３を形成することに
より、低耐圧Ｎ型トランジスタＬＶ−ＮＴｒ、低耐圧Ｐ
型トランジスタＬＶ−ＰＴｒ、高耐圧Ｎ型トランジスタ
ＨＶ−ＮＴｒ、高耐圧Ｐ型トランジスタＨＶ−ＰＴｒを
得る。
Ｄ法により層間絶縁膜２１を形成し、コンタクトホー
ル、コンタクト２２、メタル配線２３を形成することに
より、低耐圧Ｎ型トランジスタＬＶ−ＮＴｒ、低耐圧Ｐ
型トランジスタＬＶ−ＰＴｒ、高耐圧Ｎ型トランジスタ
ＨＶ−ＮＴｒ、高耐圧Ｐ型トランジスタＨＶ−ＰＴｒを
得る。
【００３４】
【発明の効果】本発明によれば、ロコス酸化膜を形成し
た後に、低耐圧ＭＯＳトランジスタを形成するための第
1領域と、素子分離を行うための第２領域と、高耐圧Ｍ
ＯＳトランジスタのドリフト拡散領域を形成するための
第３領域とに開口を有するマスクを用いて、イオン注入
することによって、フォトリソグラフィ工程によるマス
ク形成の工程を１回に削減することができ、製造工程の
簡略化、ひいては製造コストの低減を図ることが可能と
なる。
た後に、低耐圧ＭＯＳトランジスタを形成するための第
1領域と、素子分離を行うための第２領域と、高耐圧Ｍ
ＯＳトランジスタのドリフト拡散領域を形成するための
第３領域とに開口を有するマスクを用いて、イオン注入
することによって、フォトリソグラフィ工程によるマス
ク形成の工程を１回に削減することができ、製造工程の
簡略化、ひいては製造コストの低減を図ることが可能と
なる。
【００３５】しかも、第１及び第３領域における濃度ピ
ークが、少なくとも、ロコス酸化膜と半導体基板との界
面近傍と、それよりも浅い位置とに有するように注入イ
オンする場合、イオン注入を、第２領域においてはロコ
ス酸化膜と半導体基板との界面近傍に注入イオンが濃度
ピークを有する加速エネルギーで１回行い、この加速エ
ネルギーよりも小さい加速エネルギーで少なくとも１回
行う場合には、第２領域には、ロコス酸化膜により、不
要な不純物の導入を防止することができるとともに、第
１領域においては、低耐圧トランジスタの閾値制御や低
耐圧トランジスタに要求されるショートチャネル抑制効
果を得ることができる不純物濃度に、適切に調整するこ
とができ、さらに、第３領域には、高耐圧ＭＯＳトラン
ジスタのドリフト拡散領域として電界緩和効果を十分に
確保することができ、より確実な高耐圧を図ることが可
能となる。
ークが、少なくとも、ロコス酸化膜と半導体基板との界
面近傍と、それよりも浅い位置とに有するように注入イ
オンする場合、イオン注入を、第２領域においてはロコ
ス酸化膜と半導体基板との界面近傍に注入イオンが濃度
ピークを有する加速エネルギーで１回行い、この加速エ
ネルギーよりも小さい加速エネルギーで少なくとも１回
行う場合には、第２領域には、ロコス酸化膜により、不
要な不純物の導入を防止することができるとともに、第
１領域においては、低耐圧トランジスタの閾値制御や低
耐圧トランジスタに要求されるショートチャネル抑制効
果を得ることができる不純物濃度に、適切に調整するこ
とができ、さらに、第３領域には、高耐圧ＭＯＳトラン
ジスタのドリフト拡散領域として電界緩和効果を十分に
確保することができ、より確実な高耐圧を図ることが可
能となる。
【００３６】また、イオン注入を、加速エネルギーを変
えて２回以上行う場合、イオン注入を、第１領域におい
て、低耐圧ＭＯＳトランジスタの閾値を制御するために
少なくとも１回、かつ半導体基板の不純物濃度を制御す
るために少なくとも１回行う場合には、簡便かつ容易
に、所望の不純物プロファイルを形成することができ、
さらなる製造工程の簡略化、製造コストの低減を図るこ
とが可能となる。
えて２回以上行う場合、イオン注入を、第１領域におい
て、低耐圧ＭＯＳトランジスタの閾値を制御するために
少なくとも１回、かつ半導体基板の不純物濃度を制御す
るために少なくとも１回行う場合には、簡便かつ容易
に、所望の不純物プロファイルを形成することができ、
さらなる製造工程の簡略化、製造コストの低減を図るこ
とが可能となる。
【図１】本発明の半導体装置の製造方法の一実施例を示
す概略断面製造工程図である。
す概略断面製造工程図である。
【図２】本発明の半導体装置の製造方法の一実施例を示
す概略断面製造工程図である。
す概略断面製造工程図である。
【図３】第１領域の深さ方向の不純物のプロファイルを
示すグラフである。
示すグラフである。
【図４】第２領域の深さ方向の不純物のプロファイルを
示すグラフである。
示すグラフである。
【図５】第３領域の深さ方向の不純物のプロファイルを
示すグラフである。
示すグラフである。
【図６】従来の半導体装置の製造方法を示す概略断面製
造工程図である。
造工程図である。
【図７】図６における高耐圧Ｐ型トランジスタのドリフ
ト拡散領域の深さ方向の不純物のプロファイルを示すグ
ラフである。
ト拡散領域の深さ方向の不純物のプロファイルを示すグ
ラフである。
１ シリコン基板 ２ Ｎ型ウェル ３ Ｎ型ウェル ４ シリコン酸化膜 ５ ＳｉＮ膜 ６ ロコス酸化膜 ７ フォトレジスト ８ 第１領域 ９ 第２領域 １０ 第３領域 １１ ボロン １２ Ｐ型拡散層 １３ Ｐウェル １４、２０ ドリフト拡散領域 １３ａ、１３ｂ、１３ｃ、１４ａ、１４ｂ、１４ｃ Ｐ
型拡散層 １５ 低耐圧用ゲート酸化膜 １６ 高耐圧用ゲート酸化膜 １７ ゲート電極 １８ Ｎ+拡散層 １９ Ｐ+拡散層 ２１ 層間絶縁膜 ２２ コンタクト ２３ メタル配線 ＬＶ−ＮＴｒ 低耐圧Ｎ型トランジスタ ＬＶ−ＰＴｒ 低耐圧Ｐ型トランジスタ ＨＶ−ＮＴｒ 高耐圧Ｎ型トランジスタ ＨＶ−ＰＴｒ 高耐圧Ｐ型トランジスタ
型拡散層 １５ 低耐圧用ゲート酸化膜 １６ 高耐圧用ゲート酸化膜 １７ ゲート電極 １８ Ｎ+拡散層 １９ Ｐ+拡散層 ２１ 層間絶縁膜 ２２ コンタクト ２３ メタル配線 ＬＶ−ＮＴｒ 低耐圧Ｎ型トランジスタ ＬＶ−ＰＴｒ 低耐圧Ｐ型トランジスタ ＨＶ−ＮＴｒ 高耐圧Ｎ型トランジスタ ＨＶ−ＰＴｒ 高耐圧Ｐ型トランジスタ
Claims (6)
- 【請求項１】 半導体基板上に、少なくとも１つの低耐
圧ＭＯＳトランジスタと、前記低耐圧ＭＯＳトランジス
タよりも高い電圧で動作し、かつドリフト拡散領域を有
する少なくとも１つの高耐圧ＭＯＳトランジスタとを備
える半導体装置の製造方法であって、 半導体基板上にロコス酸化膜を形成した後、 第１導電型の低耐圧ＭＯＳトランジスタを形成するため
の第１領域、第２導電型の高耐圧ＭＯＳトランジスタの
素子分離を行うための前記ロコス酸化膜が形成された第
２領域及び第１導電型の高耐圧ＭＯＳトランジスタのド
リフト拡散領域を形成するための第３領域の各領域に開
口を有する１つのマスクを用いて、前記第１及び第３領
域においては前記半導体基板の深さ方向に注入イオンが
２以上の異なる濃度ピークを有するように、第２領域に
おいては前記ロコス酸化膜と半導体基板との界面近傍に
注入イオンが濃度ピークを有するようにイオン注入する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 第１及び第３領域における濃度ピーク
が、少なくとも、ロコス酸化膜と半導体基板との界面近
傍と、それよりも浅い位置とに有するように注入イオン
する請求項１に記載の方法。 - 【請求項３】 イオン注入が、加速エネルギーを変えて
２回以上行われる請求項１又は２に記載の方法。 - 【請求項４】 イオン注入が、第２領域のロコス酸化膜
と半導体基板との界面近傍に注入イオンが濃度ピークを
有する加速エネルギーで１回行われ、該加速エネルギー
よりも小さい加速エネルギーで少なくとも１回行われる
請求項１〜３のいずれか１つに記載の方法。 - 【請求項５】 イオン注入が、第１領域において、低耐
圧ＭＯＳトランジスタの閾値を制御するために少なくと
も１回、かつ半導体基板の不純物濃度を制御するために
少なくとも１回行われる請求項１〜４のいずれか１つに
記載の方法。 - 【請求項６】 フォトレジスト膜に開口を形成するため
のフォトリソグラフィ用マスクであって、 マスク基板上に、第１導電型の低耐圧ＭＯＳトランジス
タを形成するための第１領域、第２導電型であって前記
低耐圧ＭＯＳトランジスタよりも高い電圧で動作する高
耐圧ＭＯＳトランジスタの素子分離を行うための第２領
域及び第１導電型の高耐圧ＭＯＳトランジスタのドリフ
ト拡散領域を形成するための第３領域の各領域に開口形
成用パターンを有してなるフォトリソグラフィ用マス
ク。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000257539A JP3916386B2 (ja) | 2000-08-28 | 2000-08-28 | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
| US09/940,060 US6440802B1 (en) | 2000-08-28 | 2001-08-28 | Process for fabricating semiconductor device and photolithography mask |
| TW090121206A TW504752B (en) | 2000-08-28 | 2001-08-28 | Process for fabricating semiconductor device and photolithography mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000257539A JP3916386B2 (ja) | 2000-08-28 | 2000-08-28 | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004067582A Division JP4048183B2 (ja) | 2004-03-10 | 2004-03-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076288A true JP2002076288A (ja) | 2002-03-15 |
| JP3916386B2 JP3916386B2 (ja) | 2007-05-16 |
Family
ID=18745983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000257539A Expired - Lifetime JP3916386B2 (ja) | 2000-08-28 | 2000-08-28 | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3916386B2 (ja) |
| TW (1) | TW504752B (ja) |
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| JP2006310602A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8013416B2 (en) | 2004-08-17 | 2011-09-06 | Rohm Co., Ltd. | Semiconductor device |
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| JP4227341B2 (ja) * | 2002-02-21 | 2009-02-18 | セイコーインスツル株式会社 | 半導体集積回路の構造及びその製造方法 |
| JP4236992B2 (ja) * | 2002-06-24 | 2009-03-11 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2004228466A (ja) * | 2003-01-27 | 2004-08-12 | Renesas Technology Corp | 集積半導体装置およびその製造方法 |
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| EP3742476A1 (en) * | 2019-05-20 | 2020-11-25 | Infineon Technologies AG | Method of implanting an implant species into a substrate at different depths |
| CN111863608B (zh) * | 2020-07-28 | 2023-05-19 | 哈尔滨工业大学 | 一种抗单粒子烧毁的大功率晶体管及其制作方法 |
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|---|---|---|---|---|
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| JPH07321212A (ja) * | 1994-05-24 | 1995-12-08 | Sony Corp | チャネルストップ拡散層の形成方法 |
| US5753956A (en) * | 1996-01-11 | 1998-05-19 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry |
| US5880502A (en) * | 1996-09-06 | 1999-03-09 | Micron Display Technology, Inc. | Low and high voltage CMOS devices and process for fabricating same |
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| TW425692B (en) * | 1996-12-13 | 2001-03-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabrication method |
| JPH11289061A (ja) * | 1998-04-02 | 1999-10-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6137144A (en) * | 1998-04-08 | 2000-10-24 | Texas Instruments Incorporated | On-chip ESD protection in dual voltage CMOS |
| US6159795A (en) * | 1998-07-02 | 2000-12-12 | Advanced Micro Devices, Inc. | Low voltage junction and high voltage junction optimization for flash memory |
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-
2000
- 2000-08-28 JP JP2000257539A patent/JP3916386B2/ja not_active Expired - Lifetime
-
2001
- 2001-08-28 US US09/940,060 patent/US6440802B1/en not_active Expired - Lifetime
- 2001-08-28 TW TW090121206A patent/TW504752B/zh not_active IP Right Cessation
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