JP4048183B2 - 半導体装置の製造方法 - Google Patents
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Description
液晶パネルの低価格化は、部品数の削減により行うことができる。
また、高機能化のためには、例えば信号処理回路やメモリ回路等の必要な機能を実現するための回路を液晶駆動素子内に混載する方法が採られている。
つまり、液晶駆動素子を形成する同一チップ内に、多機能の回路を複数混載し、さらに、チップサイズが大きくならないように液晶駆動素子を微細化して集積度を上げている。液晶駆動素子の他に多機能の回路が複数搭載されたチップは、一般に、通常の信号処理等を行うために低電圧を印加する低耐圧部と、液晶を駆動する等のために高電圧を印加して動作させる高耐圧MOSトランジスタ等が形成された高耐圧部とから構成されている。
一方、高耐圧部では、十分な耐圧を確保するため、ウェルの不純物濃度を比較的低く設定する必要がある。また、特に高耐圧MOSトランジスタでは、通常、トランジスタに印加される高い電圧を緩和してトランジスタ自体の破壊を防止するために、ドリフト拡散領域が形成されている。
これに対して、製造工程を簡略化するために、高耐圧用MOSトランジスタのドリフト拡散領域と素子分離のための領域とを1枚のマスクを用いてイオン注入する技術が提案されている(特許文献1)。
その後、図6(b)に示したように、ロコス酸化膜37を形成する。これにより、高耐圧N型トランジスタ形成領域の素子分離をする領域におけるロコス酸化膜34とシリコン基板30との界面付近に、ボロン濃度が比較的高いP型拡散層36aが配置され、素子分離が可能となる。また、高耐圧P型トランジスタ形成領域の表面付近に、P型拡散層36bからなるドリフト拡散領域が配置されることとなる。
以上のように、トランジスタ及び回路等の特性を劣化させることなく、フォトリソグラフィ工程を削除して製造工程を簡略化することは実現されていないのが現状である。
次に、第1領域、第2領域及び第3領域に開口を有するマスクを用いて、イオン注入を行う。
このようにして半導体基板上に形成されたレジストパターンをマスクとして用いてイオン注入を行う。
まず、図1(a)に示したように、高耐圧N型MOSトランジスタを形成するのに適切なボロン濃度(1×1016〜1×1017cm-3)に設定されたP型のシリコン基板1に、低耐圧P型MOSトランジスタ(図2(h)参照)を形成するのに適切なリン濃度(1×1017〜2×1017cm-3)のN型ウェル2と、高耐圧P型MOSトランジスタ(図2(h)参照)の耐圧確保に必要なリン濃度(1×1016〜1×1017cm-3)のN型ウェル3を通常の方法で形成する。
次いで、ロコス酸化を行うためのシリコン酸化膜4(例えば膜厚14nm)及びSiN膜5(例えば膜厚120nm)を形成し、所定の領域のシリコン酸化膜4とSiN膜5を除去する。その後、図1(b)に示したように、ロコス酸化を行い、膜厚200nm〜400nmのロコス酸化膜6を形成する。
その後、フォトレジスト7を除去し、注入されたボロンを活性化させるために窒素雰囲気で10〜30分間、800〜900℃でアニールを行う。
その後、別のフォトレジスト(図示せず)を形成し、上記と同様に3回のイオン注入を行い、高耐圧N型MOSトランジスタ用のドリフト拡散領域20を形成する。
2 N型ウェル
3 N型ウェル
4 シリコン酸化膜
5 SiN膜
6 ロコス酸化膜
7 フォトレジスト
8 第1領域
9 第2領域
10 第3領域
11 ボロン
12 P型拡散層
13 Pウェル
14、20 ドリフト拡散領域
13a、13b、13c、14a、14b、14c P型拡散層
15 低耐圧用ゲート酸化膜
16 高耐圧用ゲート酸化膜
17 ゲート電極
18 N+拡散層
19 P+拡散層
21 層間絶縁膜
22 コンタクト
23 メタル配線
LV−NTr 低耐圧N型MOSトランジスタ
LV−PTr 低耐圧P型MOSトランジスタ
HV−NTr 高耐圧N型MOSトランジスタ
HV−PTr 高耐圧P型MOSトランジスタ
Claims (5)
- 半導体基板上に、第1導電型及び第2導電型の低耐圧MOSトランジスタと、前記低耐圧MOSトランジスタよりも高い電圧で動作し、かつドリフト拡散領域を有する第1導電型及び第2導電型の高耐圧MOSトランジスタとを備える半導体装置の製造方法であって、
半導体基板上の素子分離領域のみにロコス酸化膜を形成した後、
第1導電型の低耐圧MOSトランジスタを形成するための第1領域、第1導電型の高耐圧MOSトランジスタの素子分離を行うための前記ロコス酸化膜が形成された第2領域及び第2導電型の高耐圧MOSトランジスタのドリフト拡散領域を形成するための第3領域の各領域に開口を有する1つのフォトレジスト膜をマスクとして用いて、前記第1及び第3領域においては前記半導体基板の深さ方向に第2導電型の注入イオンが2以上の異なる濃度ピークを有するように、第2領域においては前記ロコス酸化膜と半導体基板との界面近傍に注入イオンが濃度ピークを有するようにイオン注入し、
アニールを行って、第1領域に第2導電型のウェルを形成し、第2領域に第2導電型の拡散層を形成し、第3領域に第2導電型のドリフト拡散領域を形成し、
第1導電型の高耐圧MOSトランジスタのドリフト拡散領域を形成するための領域に、半導体基板の深さ方向に第1導電型の注入イオンが2以上の異なる濃度ピークを有するようにイオンを注入して、第1導電型のドリフト拡散領域を形成し、
低耐圧MOSトランジスタの素子形成領域に低耐圧用ゲート酸化膜を形成し、かつ、高耐圧MOSトランジスタの素子形成領域に高耐圧ゲート酸化膜を形成し、
前記低耐圧用ゲート酸化膜上及び高耐圧ゲート酸化膜上にそれぞれゲート電極を形成し、
低耐圧MOSトランジスタの素子形成領域及び高耐圧MOSトランジスタの素子形成領域におけるゲート電極とロコス酸化膜の間にそれぞれ拡散層を形成することを特徴とする半導体装置の製造方法。 - 第1及び第3領域における濃度ピークが、少なくとも、ロコス酸化膜と半導体基板との界面近傍と、それよりも浅い位置とに有するように注入イオンする請求項1に記載の方法。
- イオン注入が、加速エネルギーを変えて2回以上行われる請求項1又は2に記載の方法。
- イオン注入が、第2領域のロコス酸化膜と半導体基板との界面近傍に注入イオンが濃度ピークを有する加速エネルギーで1回行われ、該加速エネルギーよりも小さい加速エネルギーで少なくとも1回行われる請求項1〜3のいずれか1つに記載の方法。
- イオン注入が、第1領域において、低耐圧MOSトランジスタの閾値を制御するために少なくとも1回、かつ半導体基板の不純物濃度を制御するために少なくとも1回行われる請求項1〜4のいずれか1つに記載の方法。
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