KR101703017B1 - 기판 상에 ⅲ-ⅴ족 층을 퇴적하기 위한 방법 - Google Patents

기판 상에 ⅲ-ⅴ족 층을 퇴적하기 위한 방법 Download PDF

Info

Publication number
KR101703017B1
KR101703017B1 KR1020147022670A KR20147022670A KR101703017B1 KR 101703017 B1 KR101703017 B1 KR 101703017B1 KR 1020147022670 A KR1020147022670 A KR 1020147022670A KR 20147022670 A KR20147022670 A KR 20147022670A KR 101703017 B1 KR101703017 B1 KR 101703017B1
Authority
KR
South Korea
Prior art keywords
layer
group
silicon
group iii
depositing
Prior art date
Application number
KR1020147022670A
Other languages
English (en)
Other versions
KR20140113724A (ko
Inventor
에롤 안토니오 씨. 샌체즈
이-치아우 후앙
신유 바오
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20140113724A publication Critical patent/KR20140113724A/ko
Application granted granted Critical
Publication of KR101703017B1 publication Critical patent/KR101703017B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

기판 상에 Ⅲ-Ⅴ족 층을 퇴적하기 위한 방법이 개시된다. 일부 실시예들에서, 방법은 섭씨 약 300도 내지 약 400도 범위의 제1 온도에서 <111> 방향으로 배향된 실리콘 함유 표면 상에 제1 Ⅲ족 원소 또는 제1 Ⅴ족 원소 중 적어도 하나를 포함하는 제1 층을 퇴적하는 단계; 및 섭씨 약 300도 내지 약 600도 범위의 제2 온도에서 제1 층의 최상부에 제2 Ⅲ족 원소 및 제2 Ⅴ족 원소를 포함하는 제2 층을 퇴적하는 단계를 포함한다.

Description

기판 상에 Ⅲ-Ⅴ족 층을 퇴적하기 위한 방법{METHODS FOR DEPOSITING GROUP Ⅲ-Ⅴ LAYERS ON SUBSTRATES}
본 발명의 실시예들은 일반적으로 기판 상에 층을 퇴적하기 위한 방법에 관한 것이고, 더 구체적으로는 Ⅲ족 및 Ⅴ족 원소들을 포함하는 층을 퇴적하는 방법에 관한 것이다.
Ⅲ-Ⅴ족 재료들은 낮은 접촉 저항, 및 실리콘계 디바이스 내에서의 이동성 증대를 위한 스트레서(stressor)로서 기능할 수 있는 능력으로 인해, 실리콘계 디바이스들을 위한 소정 응용들에서, 예를 들어 소스/드레인 재료로서 유리할 수 있다. 불행하게도, 본 발명자들은 실리콘(Si) 기판 상의 Ⅲ-Ⅴ족 재료들의 퇴적을 위한 프로세스들이 종종 불량한 재료 품질을 야기한다는 것을 발견하였다.
따라서, 본 발명자들은 실리콘 기판 상에 Ⅲ-Ⅴ족 재료를 퇴적하는 개선된 방법을 제공한다.
기판 상에 Ⅲ-Ⅴ족 층을 퇴적하기 위한 방법이 개시된다. 일부 실시예들에서, 방법은 섭씨 약 300도 내지 약 400도 범위의 제1 온도에서 <111> 방향으로 배향된 실리콘 함유 표면 상에 제1 Ⅲ족 원소 또는 제1 Ⅴ족 원소 중 적어도 하나를 포함하는 제1 층을 퇴적하는 단계; 및 섭씨 약 300도 내지 약 600도 범위의 제2 온도에서 제1 층의 최상부에 제2 Ⅲ족 원소 및 제2 Ⅴ족 원소를 포함하는 제2 층을 퇴적하는 단계를 포함한다.
일부 실시예들에서, 실행될 때, 기판 상에 Ⅲ-Ⅴ족 층을 퇴적하는 방법이 프로세스 챔버 내에서 수행되게 하는 명령어들이 저장되어 있는 컴퓨터 판독가능한 매체가 제공될 수 있다. 방법은 여기에 설명된 방법들 중 임의의 것을 포함할 수 있다.
본 발명의 다른 실시예들 및 추가의 실시예들이 이하에 설명된다.
위에서 간략하게 요약되고 이하에 더 상세하게 논의되는 본 발명의 실시예들은 첨부 도면들에 도시된 본 발명의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 본 발명은 동등한 효과의 다른 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 발명의 전형적인 실시예들을 도시할 뿐이며, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은 본 발명의 일부 실시예들에 따라 기판 상에 Ⅲ-Ⅴ족 층을 퇴적하기 위한 방법의 흐름도를 도시한다.
도 2a-g는 본 발명의 일부 실시예들에 따른 기판 상에서의 Ⅲ-Ⅴ족 층의 제조 스테이지들을 도시한다.
도 3은 본 발명의 일부 실시예들에 따라 기판 상에 층을 퇴적하기 위한 장치를 도시한다.
이해를 쉽게 하기 위해, 가능한 경우에는 도면들에 공통인 동일한 구성요소를 지칭하는 데에 동일한 참조 번호들이 이용되었다. 도면들이 비례에 맞춰 그려지지는 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 구성요소들 및 특징들은 더 이상의 언급 없이도 다른 실시예들에 유리하게 포함될 수 있을 것으로 생각된다.
기판 상에 Ⅲ-Ⅴ족 층을 퇴적하기 위한 방법이 개시된다. 본 발명의 방법들의 실시예들은 유리하게도, 예를 들어 (실리콘 함유 표면들과 같은) 퇴적된 Ⅲ-Ⅴ족 층과의 격자 부정합(lattice mismatch)을 가질 수 있는 표면들 상에서의 개선된 핵형성 및 재료 품질을 허용할 수 있다. 또한, 본 발명의 방법들은 유리하게도 자가 선택 퇴적(self-selective deposition)을 허용할 수 있고, 대안적으로는 에칭 지원 선택적 퇴적(etch-assisted selective deposition)이 수행될 수 있다. 본 발명의 방법들의 다른 실시예들 및 추가의 실시예들이 이하에 논의된다.
도 1은 본 발명의 일부 실시예들에 따라 기판 상에 Ⅲ-Ⅴ족 층을 퇴적하는 방법(100)을 위한 흐름도를 도시한다. 방법(100)은 본 발명의 일부 실시예들에 따라 도 2a-g에 도시된 것과 같은 기판 상에서의 Ⅲ-Ⅴ족 층의 제조 스테이지들에 따라 이하에 설명된다. 도 2a에 도시된 바와 같이, 기판(202)은 제1 표면(204) 및 제2 표면(206)을 포함할 수 있다. 일부 실시예들에서, 제1 표면(204)은 실리콘 함유 기판(208) 내에 배치된 실리콘 함유 표면일 수 있다. 예를 들어, 실리콘 함유 기판(208)은 게르마늄(Ge), 탄소(C), 붕소(B), 인(P), 또는 실리콘 재료들과 공동 성장되고, 실리콘 재료들로 도핑되고/되거나 실리콘 재료들과 관련될 수 있는 다른 알려진 원소들을 포함할 수 있다.
일부 실시예들에서, 제2 표면(206)은 실리콘 함유 기판(208) 상에 배치된 유전체 층(210)과 같은 유전체 층의 일부일 수 있다. 예를 들어, 유전체 층은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산화질화물(SiON), 또는 유전체 층을 형성하기 위해 이용될 수 있는 다른 적절한 재료들 중 하나 이상을 포함할 수 있다. 도 2a에 도시된 것과 같은 기판(202)의 실시예들은 예시에 지나지 않으며, 기판(202)의 다른 적절한 구성들이 가능하다. 예를 들어, 도 2a에 도시된 바와 같이, 기판(202)은 평면 MOSFET(metal-oxide-semiconductor field effects transistor)과 같이, 부분적으로 형성된 디바이스의 일부일 수 있다. 그러나, FinFET(fin field effects transistors) 또는 그와 유사한 것과 같은 다른 디바이스들이 여기에 개시된 본 발명의 방법들과 함께 이용될 수 있다.
방법(100)은 일반적으로 <111> 방향으로 배향된 실리콘 함유 표면을 제공함으로써 단계(102)에서 시작한다. 제1 표면(204)과 같은 실리콘 함유 표면은 도 2a에 도시된 바와 같이, <111> 방향으로 이미 배향되어 있을 수 있다. 예를 들어, 실리콘 함유 기판(208)과 같은 실리콘 함유 웨이퍼는, 제1 표면(204)이 <111> 방향으로 배향되도록 성장되어 있을 수 있다.
대안적으로, 도 2b-c에 도시된 바와 같이, <111> 방향으로 배향된 실리콘 함유 표면은 이하에 논의되는 바와 같이 에칭 및/또는 추가 프로세스들을 통해 형성될 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 일부 실시예들에서, 제1 표면(204)은 <111> 방향과는 다른 방향으로 배향될 수 있고, 실리콘 함유 기판(208)은 실리콘 함유 표면(212)에 도달할 때까지 에칭될 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 실리콘 함유 표면(212)은 유전체 층(210)의 양측에서 실리콘 함유 기판(208)의 제1 표면(204)에 에칭되는 소스/드레인 영역(214)의 일부일 수 있다. 습식 또는 건식 에칭 방법들, 플라즈마 지원 에칭 방법들(plasma assisted etching methods) 또는 그와 유사한 것과 같은 임의의 적절한 에칭 프로세스가 이용될 수 있다. 예를 들어, 일부 실시예들에서, 열 염소(thermal chlorine)(Cl2) 에칭과 같은 건식 에칭 방법이 이용될 수 있다. 전형적으로, 여기에 개시된 본 발명의 방법들에 관련된 에칭 프로세스들은 섭씨 약 750도 이하의 온도에서, 예를 들어 일부 실시예들에서는 섭씨 약 50 내지 약 500도 범위의 온도에서 수행될 수 있다. 위에서 규정된 바와 같은 에칭 프로세스들의 온도들은, 일부 응용들에서는, 예를 들어 소스/드레인 영역(214)이 에칭될 때 실리콘 리플로우를 방지하기 위해 필요할 수 있다.
결정학적인 평면들의 본질 그대로, 실리콘 함유 표면(212)(예를 들어, <111> 방향으로 배향된 표면)은 제1 표면(204)의 알려진 배향에 대해 특정한 각도를 형성할 것이다. 따라서, 실리콘 함유 표면(212)의 형성은 x레이 회절, 전자 회절 또는 그와 유사한 것과 같은 임의의 적절한 결정학적 분석 기법에 의해 검증될 수 있다.
대안적으로, 도 2c에 도시된 바와 같이, <111> 방향으로 배향된 실리콘 함유 표면(212)에 도달할 때까지 에칭하는 대신에, <111> 방향과는 다른 방향으로 배향된 제1 표면(204)을 갖는 실리콘 함유 기판(208)이 소스/드레인 영역(214)을 형성하도록 에칭될 수 있다. 예를 들어, 도 2c에서, 소스/드레인 영역(214)은 <111> 방향으로 배향된 표면을 갖지 않을 수 있다. 그러나, <111> 방향으로 배향된 실리콘 함유 표면(216)이 소스/드레인 영역(214)에서 성장될 수 있다. 실리콘 함유 표면(216)은 패싯화된 실리콘 재성장(faceted silicon re-growth)과 같은 임의의 적절한 실리콘 성장 기법에 의해 성장될 수 있다.
방법(100)은 도 2a에 도시된 것과 같은 기판(202)의 실시예들에 따라서 이하에 계속되며, 여기에서 제1 표면(204)은 <111> 방향으로 배향된 실리콘 함유 표면이다. 그러나, 방법(100)은 또한 도 2b-c에 각각 도시된 것과 같은 실리콘 함유 표면들(212 또는 216)의 실시예들과 함께 이용될 수 있다.
다음으로, 단계(104)에서, 도 2d에 도시된 것과 같이 제1 층(218)이 실리콘 함유 표면(예를 들어, 제1 표면(204)) 상에 퇴적될 수 있다. 제1 층(218)은 제1 Ⅲ족 원소 또는 제1 Ⅴ족 원소 중 적어도 하나를 포함한다. 예를 들어, Ⅲ족 또는 Ⅴ족 원소는 이용되는 온도 및 압력 조건들 하에서 실리콘 함유 표면(예를 들어, 제1 표면(204))의 양호한 커버리지를 달성하는 능력, 제조 중인 디바이스의 전기적 요건들, 제1 층(218)의 뒤를 이을 제2 층(예를 들어, 아래에 논의되는 것과 같은 제2 층(222))의 조성, 또는 다른 적절한 요인들과 같은 하나 이상의 요인에 기초하여 선택될 수 있다. 예를 들어, 제1 Ⅲ족 및 제1 Ⅴ족 원소들은 원소 주기율표의 Ⅲ족 및 Ⅴ족에 각각 포함되는 임의의 적절한 원소들일 수 있다.
제1 층(218)은 감압 화학 기상 증착(CVD) 또는 임의의 다른 적절한 퇴적 방법과 같은 임의의 적절한 퇴적 방법에 의해 퇴적될 수 있다. 예를 들어, 제1 층(218)은 하나 이상의 Ⅲ족 또는 Ⅴ족 소스 재료들로부터 퇴적될 수 있다. 예시적인 Ⅲ족 및 Ⅴ족 소스 재료들은 3차 부틸 포스포러스(tertiary butyl phosphorus), 3차 부틸 아세닉(tertiary butyl arsenic), 트리에틸 안티모니(triethyl antimony), 트리메틸 안티모니(trimethyl antimony), 트리에틸 갈륨(triethyl gallium), 트리메틸 갈륨(trimethyl gallium), 트리에틸 인듐(triethyl indium), 트리메틸 인듐(trimethyl indium), 인듐 클로라이드(indium chloride), 갈륨 클로라이드(gallium chloride), 트리메틸 알루미늄(trimethylaluminum) 또는 그와 유사한 것을 포함할 수 있다. 예를 들어, 하나 이상의 Ⅲ족 또는 Ⅴ족 소스 재료들은 각각 승화 또는 기화될 수 있는 고체 또는 액체와 같은 임의의 적절한 상태로, 또는 기체 상태로 있을 수 있다. 예를 들어, 소스 재료들은 금속 유기 전구체 또는 그와 유사한 것일 수 있다.
제1 층(218)은 제1 Ⅲ족 원소 또는 제1 Ⅴ족 원소 중 적어도 하나의 원소의 단층(monolayer)을 하나 또는 여러 개 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제1 Ⅲ족 원소 또는 제1 Ⅴ족 원소 중 단 하나만이 이용될 수 있다. 예를 들어, 제1 Ⅲ족 또는 Ⅴ족 원소의 선택은 위에서 논의된 것과 같은 기준에 기초할 수 있다. 대안적으로, 제1 층(218)은 제1 Ⅲ족 원소와 제1 Ⅴ족 원소의 단층들을 교대로 포함할 수 있다. 예를 들어, 교대하는 단층들은 제1 Ⅲ족 또는 제1 Ⅴ족 원소들 중 어느 것도 위에서 논의된 것과 같은 기준에 기초하여 다른 것보다 뚜렷한 이점을 제공하지 않을 때 이용될 수 있거나, 제1 층(218) 최상부에 배치될 제2 층(예를 들어, 아래에 논의되는 것과 같은 제2 층(222))을 위한 더 나은 핵형성 표면을 제공하는 것 등을 위해 이용될 수 있다.
제1 층(218)은 제1 온도 및 제1 압력에서 퇴적될 수 있다. 예를 들어, 제1 온도 및 제1 압력은 유전체 층(210)의 제2 표면(206)이 아니라 제1 표면(204) 상에 제1 층(218)을 선택적으로 퇴적하는 것을 허용하기에 적합할 수 있다. 그러나, 일부 실시예들에서, 예를 들어 퇴적 기준, 제1 Ⅲ족 또는 Ⅴ족 원소들의 아이덴티티(identity), 또는 그와 유사한 것에 의존하여, 제2 표면(206) 상에서 소정의 퇴적이 발생할 수 있다. 일부 실시예들에서, 제1 온도는 섭씨 약 300도 내지 약 400도 범위일 수 있다. 일부 실시예들에서, 제1 압력은 약 10 내지 약 200 Torr 범위일 수 있다.
단계(106)에서, 도 2e에 도시된 바와 같이, 제2 Ⅲ족 원소 및 제2 Ⅴ족 원소를 포함하는 제2 층(222)이 제1 층(218) 상에 퇴적될 수 있다. 예를 들어, 제2 Ⅲ족 원소는 제1 Ⅲ족 원소와 동일할 수도 있고 다를 수도 있다. 마찬가지로, 제2 Ⅴ족 원소는 제1 Ⅴ족 원소와 동일할 수도 있고 다를 수도 있다. 예를 들어, 위에서 논의된 기준에 기초하여 제1 층(218)을 형성하는 데에 있어서 특정한 제1 Ⅲ족 또는 Ⅴ족 원소가 더 나을 수 있는 때와 같이, 제1 원소와 제2 원소 간에 차이가 발생할 수 있지만, 특정한 제2 Ⅲ족 또는 Ⅴ족 원소가 더 나은 전자 이동도를 갖는 것, 더 나은 채널 스트레인(channel strain)을 제공하는 것 또는 그와 유사한 것과 같이, 형성되고 있는 디바이스에 대해 더 적합할 수 있다. 일부 실시예들에서, 제2 층(222)은 2원 또는 3원 Ⅲ-Ⅴ족 재료 중 하나를 포함할 수 있다. 제2 층(222)이 3원 재료일 때, 제2 층(222)은 제3 Ⅲ족 원소 또는 제3 Ⅴ족 원소 중 적어도 하나를 더 포함할 수 있다. 일부 실시예들에서, 제2 층(222)은 비화물들(arsenides) 또는 인화물들(phosphides) 중 적어도 하나를 포함하는 Ⅲ-Ⅴ족 재료를 포함할 수 있다.
제2 층(222)은 제1 층(218)에 대하여 위에서 논의된 것과 같은 유사한 방법들 및 소스 재료들을 이용하여 퇴적될 수 있다. 소스 재료들은 제2 층(222)을 퇴적하기 위해 공동-유동될(co-flowed) 수 있다. 예를 들어, 제2 층(222)은 제2 온도 및 제2 압력에서 퇴적될 수 있다. 본 발명의 일부 실시예들에서, 제1 온도 및 제1 압력과 마찬가지로, 제2 온도 및 제2 압력의 조합은 유전체 층(210)의 제2 표면(206)이 아니라 제1 표면(204) 상에 퇴적된 제1 층(218) 상에서만 제2 층(222)을 선택적으로 퇴적하는 것을 제공할 수 있다. 예를 들어, 제1 층(218)에 대하여 위에서 논의된 바와 같이, 제1 온도 및 제1 압력을 이용한 제2 층(222)의 선택적인 퇴적은 제2 층(222)의 아이덴티티, 제2 Ⅲ족 및 Ⅴ족 원소들, 그리고 선택적으로는 제3 Ⅲ족 또는 Ⅴ족 원소들의 원하는 농도, 제2 층(222)의 원하는 품질 및/또는 속성, 또는 그와 유사한 것에 의존할 수 있다. 일부 실시예들에서, 제2 온도는 섭씨 약 300도 내지 약 600도 범위일 수 있다. 제2 온도는 원하는 Ⅲ-Ⅴ족 재료의 저결함 밀도 단결정층(low defect density single crystalline layer)이도록 제2 층(222)을 성장시키기에 적합할 수 있다. 일부 실시예들에서, 제2 압력은 약 40 내지 약 400 Torr 범위일 수 있다. 제2 층(222)은 예를 들어 접촉 저항 및/또는 스트레스 유도된 이동성 증대, 또는 위에서 논의된 것과 같은 다른 적절한 기준의 이점을 최대화하는 것 등을 위해, 임의의 원하는 조성 및/또는 두께를 이용하여 퇴적될 수 있다.
일부 실시예들에서, 예를 들어 실리콘 함유 표면(예를 들어, 제1 표면(204)) 상에 퇴적되는 제1 층(218) 상에만 제2 층(222)을 자가 선택적으로 퇴적하는 것이 가능하지 않을 때, 도 2f에 도시된 바와 같이 유전체 층(210)의 제2 표면(206) 상에 퇴적된 제2 층(222)의 부분(224)을 선택적으로 제거하기 위해, 제2 층(222)이 에칭될 수 있다. 예를 들어, 제2 층(222)의 퇴적 및 에칭은 동시에 수행될 수도 있고, 교대될 수도 있다. 예를 들어, 제2 층(222)은 에천트(etchant)를 이용하여 에칭될 수 있다. 에천트(218)는 염소(Cl) 또는 브롬(Br), 그리고 선택적으로는 수소(H) 중 적어도 하나를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 에천트는 염화 수소(HCl), 브롬화 수소(HBr), 염소(Cl2) 또는 브롬(Br2) 중 적어도 하나일 수 있다.
도 2g는 예를 들어, 위에서 논의된 것과 같은 제2 층(222)의 자가 선택적 퇴적 또는 에칭 지원 선택적 퇴적을 거쳐, 원하는 두께로 성장된 제2 층(222)을 도시하며, 여기에서 제2 층(222)은 유전체 층(210)의 제2 표면(206) 상에는 존재하지 않는다.
도 2b-c에 각각 도시된 것과 같은 실리콘 함유 표면들(212 또는 216), 및 이하에 논의되는 퇴적 단계들(104 및 106)과 같은 방법(100)의 실시예들은 동일한 프로세스 챔버 내에서 또는 일련의 프로세스 챔버들 내에서 수행될 수 있다. 예를 들어, 일부 실시예들에서, 도 2b-c에 각각 도시된 것과 같은 실리콘 함유 표면들(212 또는 216)을 형성하기 위해 이용되는 것과 같은 에칭 단계들은 플라즈마 에칭 챔버에서 수행될 수 있고, 다음으로 퇴적 단계들을 수행하여 표면들(212 또는 216) 및/또는 제1 및 제2 층(218, 222)을 형성하기 위해 하나 이상의 퇴적 챔버들로 전달될 수 있다. 선택적으로, 에칭 프로세스와 퇴적 프로세스 사이에서, 기판(202)은 습식 또는 건식 세정 프로세스들을 위해 구성된 장치들과 같은 세정 장치에 전달될 수 있다. 본 발명의 방법들의 적어도 일부 양태들을 실시하기 위한 하나의 적합한 장치가 이하에 논의되고 도 3에 도시된다.
도 3은 본 발명의 실시예들에 따라 Ⅲ-Ⅴ족 층을 형성하기 위해 여기에 설명되는 방법들을 실시하는 데에 적합한 장치(300)의 개략도이다. Epi™ 300 mm 리액터 또는 300 mm xGen™ 챔버가 여기에 설명되는 실시예들을 만들어내고 사용하도록 적응될 수 있으며, 그들 둘 다 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 입수가능하다. Applied Materials, Inc. 또는 다른 제조사들로부터의 다른 챔버들도 여기에 제공된 교시에 따라 수정될 수 있다.
프로세싱 챔버(302)는 내부에 배치된 기판 지지부(308)를 가지며, 그것은 회전하는 기판 지지부일 수 있다. 열원(306)이 기판 지지부(308)의 일 면을 향하여 배치된다. 다르게는, 열원이 기판 지지부(308) 내에 내장될 수 있다. 공동 양수되었고 2007년 2월 6일에 발행된 미국 특허 제7,172,792호인 "Method for forming a high quality low temperature silicon nitride film"에 설명되어 있는 바와 같이 가열되는 기판 지지부를 갖는 챔버가 여기에 설명된 장치를 구축하고 여기에 설명된 방법들을 실시하도록 적응될 수 있다. 공동 양수되었고 2008년 3월 27일에 공개된 미국 특허 공개 제2008/0072820호인 "Modular CVD Epi 300 mm Reactor"에 설명되어 있는 바와 같이 램프 가열 모듈을 갖는 챔버도 여기에 설명된 장치를 구축하고 여기에 설명된 방법들을 실시하도록 적응될 수 있다. 프로세싱 챔버(302)는 챔버 내로의 가스 진입(gas entry)을 위한 샤워헤드(304)를 가질 수 있다. 다르게는, 또는 그와 함께, 가스는 챔버(302)의 측벽(360)에 연결된 측부 엔트리(320)를 통해 처리 챔버에 제공될 수 있다.
화학적 전달 시스템(310) 및 금속 전구체 컨택트 챔버(312)를 포함하는 피드 시스템(328)이 다양한 도관을 통해 챔버(302)에 연결된다. 제1 도관(322) 및 제2 도관(324)이 피드 시스템(328)을 선택적인 샤워헤드(304)에 연결할 수 있다. 샤워헤드(304)는 전구체들이 챔버(302)에 진입하기 전에 혼합되는 것을 방지하기 위해, 이중 경로 샤워헤드(dual-pathway showerhead)일 수 있다. 예시적인 이중 경로 샤워헤드는 공동 양수되었고 2006년 1월 10일에 발행된 미국 특허 제6,983,892호 "Gas distribution showerhead for semiconductor processing"에 설명되어 있다.
이와 달리 또는 추가적으로, 제1 및 제2 크로스-플로우 가스 도관(cross-flow gas conduits)(316 및 318)을 측부 엔트리 포인트(320)에 제공함으로써, 크로스-플로우 가스 주입이 실시될 수 있다. 크로스-플로우 주입 구성의 예가 미국 특허 제6,500,734호에 설명되어 있다. 장치(300)는 샤워헤드 구성 및 크로스-플로우 주입 구성 둘 다를 포함할 수 있거나, 하나의 구성 또는 다른 구성만을 포함할 수 있다.
화학적 전달 시스템(310)은 Ⅲ족 또는 Ⅴ족 전구체들을, 선택적으로는 질소(N2) 및/또는 수소(H2)와 같은 캐리어 가스들과 함께 챔버(302)에 전달한다. 화학적 전달 시스템(310)은 또한 퇴적 또는 선택성(selectivity) 제어 종들(species)을 챔버(302)에 전달할 수 있다. 화학적 전달 시스템(310)은 가스 패널 내에 구성될 수 있는 액체 또는 기체 소스들 및 컨트롤들(도시되지 않음)을 포함할 수 있다.
컨택트 챔버(312)가 금속 전구체를 챔버(302)에 반송하기 위해 배치되는 도관(314)에 의해 측부 엔트리 포인트(320) 또는 샤워헤드(304)에 연결될 수 있다. 도관들(314, 316 및 322)은 그 안의 금속 전구체의 응축(condensation)을 제어하거나 방지하기 위해 약 50℃ 내지 약 200℃의 온도로까지 가열될 수 있다. 컨택트 챔버(312)는 전형적으로 금속 할라이드 결정들 또는 고체 금속의 층(bed)을 포함한다. 금속 할라이드 결정들은 가스 공급 도관들(362 및 364) 중 하나 또는 둘 다를 통해 제공되는 캐리어 가스 내로 승화될 수 있다. 고체 금속은 가스 공급 도관들(362 및 364) 중 하나 또는 둘 다를 통해 제공되는 할로겐 가스 소스와 접촉될 수 있다. 일 실시예에서, 할로겐 가스 소스는 제1 가스 공급 도관(362)을 통해 제공되는 한편, 캐리어 가스는 제2 가스 공급 도관(364)을 통해 제공된다. 가스들은 승화 또는 반응 중 어느 하나를 위해, 분말화된 금속 또는 금속 할로겐화물 유동층(powdered metal or metal halide fluidized bed)을 통해 유동되어, 접촉을 증대시킬 수 있다. 챔버(302) 내로의 입자들의 인트레인먼트(entrainment)를 방지하기 위해 메시 스트레이너(mesh strainer) 또는 필터가 이용될 수 있다. 다르게는, 가스들은 고정된 고체 금속 또는 금속 할로겐화물 층을 가로질러 유동될 수 있다.
배기 시스템(330)이 챔버(302)에 연결된다. 배기 시스템(330)은 챔버 내로의 가스 진입의 위치에 의존할 수 있는 임의의 편리한 위치에서 챔버에 연결될 수 있다. 샤워헤드(304)를 통한 가스 진입을 위해, 배기 시스템은 열원(306) 주위에서, 예를 들어 하나 이상의 포털(portals)에 의해 또는 환형 개구(annular opening)를 통해 챔버의 바닥 벽에 연결될 수 있다. 일부 실시예들에서, 환형 매니폴드(annular manifold)가 기판 지지부의 에지 부근에 배치되고 배기 시스템(330)에 연결될 수 있다. 크로스-플로우 실시예들에서, 배기 시스템(330)은 측부 엔트리(320)에 반대되는 챔버의 측벽에 연결될 수 있다.
배기 도관(340)이 배기 캡(332)을 스로틀 밸브(366)를 통해 진공 펌프(352)에 연결한다. 재킷(368)이 배기 캡(332)으로부터 진공 펌프(352)의 입구(350)까지의 배기 도관(340) 및 스로틀 밸브(366)를 둘러싼다. 재킷(368)은 라인 내의 배기 종들(exhaust species)의 응축을 방지하기 위해 배기 도관(340)의 열 제어를 가능하게 한다. 배기 도관을 배기 가스의 이슬점 위의 온도로 유지하기 위해, 증기, 또는 뜨거운 공기, 물, 또는 다른 뜨거운 유체와 같은 임의의 가열 매개(heating medium)가 이용될 수 있다. 다르게는, 재킷은 저항성 가열 소자들(예를 들어, 전기 블랭킷)을 포함할 수 있다. 원하는 경우, 배기 시스템(330) 내에서의 임의의 응축물(condensates)의 포획(trapping)을 더 증대시키기 위해, 응축 트랩(condensation trap)(336)이 밸브(338)에 의해 배기 도관(340)에 연결될 수 있다. 진공 펌프(352)는 전형적으로 가열되거나 재킷이 씌워지지 않는 저감 도관(abatement conduit)(354)을 통해 저감 시스템(356)에 대해 페이 오프하고, 세정된 가스가 358에서 배기된다. 배기 도관(340) 내의 습윤(wetting) 또는 핵형성을 더 감소시키기 위해, 배기 도관(340)은 석영으로, 또는 불활성 폴리머 재료로 코팅될 수 있다.
플라즈마 또는 자외선 활성화되는 세정제들(plasma or ultraviolet activated cleaning agents)이, 활성 세정 종들(active cleaning species)을 생성하기 위해 마이크로웨이브 또는 RF 챔버에 연결될 수 있는, 활성 소스(334)에 의해 배기 시스템(330)에 연결될 수 있다. 세정 가스 라인(326)은 화학적 전달 시스템(310)으로부터, 원한다면 활성 소스(334)를 통해 진행하여 배기 도관(340)까지 세정 가스들을 제공할 수 있다. 세정을 위한 활성 종들의 이용은 감소된 온도에서 세정이 진행할 수 있게 한다.
여기에 설명된 방법들을 수행하기 위해 이용되는 챔버(302)와 같은 챔버를 세정하기 위한 방법은 할로겐 가스를 챔버에 제공하여, 잔여물들을 휘발성 할로겐화물로 변환하는 것을 포함할 수 있다. 세정 동안, 챔버의 온도는 전형적으로 약 600℃ 미만으로 유지되고, 금속 퇴적물들(metal deposits)은 MClx로 변환된다. 할로겐 가스는 염소 가스, 불소 가스, HCl 또는 HF일 수 있다. 특히 배기 도관이 단열되는(insulated) 경우에서, 챔버는 배기 도관의 별도의 가열이 필요하지 않은 범위까지 가열될 수 있다. 다르게는, 챔버 온도는 원하는 경우 약 400℃ 미만으로 유지될 수 있고, 배기 도관(340)은 응축을 방지하기 위해 가열될 수 있다.
제어기(370)가 장치(300)의 다양한 컴포넌트들에 제공되고 연결되어, 그들의 동작을 제어할 수 있다. 제어기(370)는 중앙 처리 유닛(CPU)(372), 메모리(374), 및 지원 회로들(376)을 포함한다. 제어기(370)는 장치(300)를 직접적으로, 또는 특정 프로세스 챔버 및/또는 지원 시스템 컴포넌트들에 연관된 컴퓨터들(또는 제어기들)을 통해 제어할 수 있다. 제어기(370)는 다양한 챔버들 및 서브프로세서들을 제어하기 위해 산업 현장에서 이용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 제어기(370)의 메모리 또는 컴퓨터 판독가능한 매체(374)는 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크, 광학적 저장 매체(예를 들어 컴팩트 디스크 또는 디지털 비디오 디스크), 플래시 드라이브, 또는 임의의 다른 형태의 로컬 또는 원격 디지털 저장소와 같은 쉽게 이용가능한 메모리 중 하나 이상일 수 있다. 지원 회로들(376)은 종래의 방식으로 프로세서를 지원하기 위해 CPU(372)에 연결될 수 있다. 이러한 회로들은 캐시, 전력 공급부, 클럭 회로, 입력/출력 회로망 및 서브시스템, 및 그와 유사한 것을 포함한다. 여기에 설명된 본 발명의 방법들은 여기에 설명된 방식으로 프로세스 챔버(예를 들어, 장치(300))의 동작을 제어하기 위해 실행 또는 호출될 수 있는 소프트웨어 루틴으로서 메모리(374) 내에 저장될 수 있다. 또한, 소프트웨어 루틴은 CPU(372)에 의해 제어되는 하드웨어로부터 원격 배치되어 있는 제2 CPU(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
상술한 것은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들 및 추가의 실시예들이 그것의 기본 범위로부터 벗어나지 않고서 안출될 수 있다.

Claims (18)

  1. 기판 상에 Ⅲ-Ⅴ족 층을 퇴적하는 방법으로서,
    <111> 방향과는 다른 방향으로 배향된 표면을 갖는 실리콘 함유 기판을 에칭하여, 상기 실리콘 함유 기판 내의 소스/드레인 영역을 에칭하는 단계;
    상기 <111> 방향과는 다른 방향으로 배향된 표면의 최상부에 상기 에칭된 소스/드레인 영역 내에서 상기 <111> 방향으로 배향된 실리콘 함유 표면을 성장시키는 단계;
    섭씨 300도 내지 400도 범위의 제1 온도에서 상기 <111> 방향으로 배향된 상기 실리콘 함유 표면 상에 제1 Ⅲ족 원소 또는 제1 Ⅴ족 원소 중 적어도 하나를 포함하는 제1 층을 퇴적하는 단계; 및
    섭씨 300도 내지 600도 범위의 제2 온도에서 상기 제1 층의 최상부에 제2 Ⅲ족 원소 및 제2 Ⅴ족 원소를 포함하는 제2 층을 퇴적하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 Ⅲ족 원소는 상기 제2 Ⅲ족 원소와 동일한 것인 방법.
  3. 제1항에 있어서, 상기 제1 Ⅴ족 원소는 상기 제2 Ⅴ족 원소와 동일한 것인 방법.
  4. 제1항에 있어서, 상기 <111> 방향과는 다른 방향으로 배향된 또 다른 표면에 도달할 때까지, 상기 <111> 방향과는 다른 방향으로 배향된 표면을 갖는 상기 실리콘 함유 기판을 에칭하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서, 상기 제2 층은 제3 Ⅲ족 원소 또는 제3 Ⅴ족 원소 중 적어도 하나를 더 포함하는 방법.
  6. 제1항에 있어서, 상기 제2 층은 2원 또는 3원 Ⅲ-Ⅴ족 재료 중 하나를 포함하는 방법.
  7. 제1항에 있어서, 상기 제1 및 제2 Ⅴ족 원소들은 비화물들(arsenides) 또는 인화물들(phosphides) 중 적어도 하나를 포함하는 방법.
  8. 제1항에 있어서, 상기 실리콘 함유 표면에 인접하게 배치된 유전체 층의 제2 표면 상에 퇴적된 상기 제2 층의 부분을 선택적으로 제거하기 위해 상기 제2 층을 에칭하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서, 상기 제2 층을 퇴적하는 단계 및 상기 제2 층을 에칭하는 단계가 동시에 수행되는 방법.
  10. 제8항에 있어서, 상기 제2 층은 염소(Cl) 또는 브롬(Br) 중 적어도 하나를 포함하는 에천트(etchant)를 이용하여 에칭되는 방법.
  11. 실행될 때, 기판 상에 Ⅲ-Ⅴ족 층을 퇴적하는 방법이 하나 이상의 프로세스 챔버 내에서 수행되게 하는 명령어들이 저장되어 있는 컴퓨터 판독가능한 매체로서, 상기 방법은,
    <111> 방향과는 다른 방향으로 배향된 표면을 갖는 실리콘 함유 기판을 에칭하여, 상기 실리콘 함유 기판 내의 소스/드레인 영역을 에칭하는 단계;
    상기 <111> 방향과는 다른 방향으로 배향된 표면의 최상부에 상기 에칭된 소스/드레인 영역 내에서 상기 <111> 방향으로 배향된 실리콘 함유 표면을 성장시키는 단계;
    섭씨 300도 내지 400도 범위의 제1 온도에서 상기 <111> 방향으로 배향된 상기 실리콘 함유 표면 상에 제1 Ⅲ족 원소 또는 제1 Ⅴ족 원소 중 적어도 하나를 포함하는 제1 층을 퇴적하는 단계; 및
    섭씨 300도 내지 600도 범위의 제2 온도에서 상기 제1 층의 최상부에 제2 Ⅲ족 원소 및 제2 Ⅴ족 원소를 포함하는 제2 층을 퇴적하는 단계
    를 포함하는 컴퓨터 판독가능한 매체.
  12. 제11항에 있어서, 상기 <111> 방향과는 다른 방향으로 배향된 또 다른 표면에 도달할 때까지, 상기 <111> 방향과는 다른 방향으로 배향된 표면을 갖는 상기 실리콘 함유 기판을 에칭하는 단계를 더 포함하는 컴퓨터 판독가능한 매체.
  13. 제11항에 있어서, 상기 제2 층은 제3 Ⅲ족 원소 또는 제3 Ⅴ족 원소 중 적어도 하나를 더 포함하는 컴퓨터 판독가능한 매체.
  14. 제11항에 있어서, 상기 제2 층은 2원 또는 3원 Ⅲ-Ⅴ족 재료 중 하나를 포함하는 컴퓨터 판독가능한 매체.
  15. 제11항에 있어서, 상기 실리콘 함유 표면에 인접하게 배치된 유전체 층의 제2 표면 상에 퇴적된 상기 제2 층의 부분을 선택적으로 제거하기 위해 상기 제2 층을 에칭하는 단계를 더 포함하는 컴퓨터 판독가능한 매체.
  16. 제15항에 있어서, 상기 제2 층을 퇴적하는 단계 및 상기 제2 층을 에칭하는 단계가 동시에 수행되는 컴퓨터 판독가능한 매체.
  17. 제15항에 있어서, 상기 제2 층은 염소(Cl) 또는 브롬(Br) 중 적어도 하나를 포함하는 에천트를 이용하여 에칭되는 컴퓨터 판독가능한 매체.
  18. 제11항에 있어서, 상기 제1 Ⅲ족 원소가 상기 제2 Ⅲ족 원소와 동일하거나 또는 상기 제1 Ⅴ족 원소가 상기 제2 Ⅴ족 원소와 동일한 것 중 적어도 하나인 컴퓨터 판독가능한 매체.
KR1020147022670A 2012-01-13 2013-01-09 기판 상에 ⅲ-ⅴ족 층을 퇴적하기 위한 방법 KR101703017B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261586184P 2012-01-13 2012-01-13
US61/586,184 2012-01-13
US13/736,504 2013-01-08
US13/736,504 US9299560B2 (en) 2012-01-13 2013-01-08 Methods for depositing group III-V layers on substrates
PCT/US2013/020804 WO2013106411A1 (en) 2012-01-13 2013-01-09 Methods for depositing group iii-v layers on substrates

Publications (2)

Publication Number Publication Date
KR20140113724A KR20140113724A (ko) 2014-09-24
KR101703017B1 true KR101703017B1 (ko) 2017-02-06

Family

ID=48780254

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147022670A KR101703017B1 (ko) 2012-01-13 2013-01-09 기판 상에 ⅲ-ⅴ족 층을 퇴적하기 위한 방법

Country Status (6)

Country Link
US (1) US9299560B2 (ko)
JP (1) JP6109852B2 (ko)
KR (1) KR101703017B1 (ko)
CN (2) CN104040706B (ko)
TW (1) TWI566277B (ko)
WO (1) WO2013106411A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8647439B2 (en) * 2012-04-26 2014-02-11 Applied Materials, Inc. Method of epitaxial germanium tin alloy surface preparation
GB201311101D0 (en) * 2013-06-21 2013-08-07 Norwegian Univ Sci & Tech Ntnu Semiconducting Films
US10118828B2 (en) * 2015-10-02 2018-11-06 Asm Ip Holding B.V. Tritertbutyl aluminum reactants for vapor deposition
KR102528559B1 (ko) * 2016-07-26 2023-05-04 삼성전자주식회사 대면적 기판 제조 장치
EP3509087B1 (en) 2016-08-31 2022-02-16 Fujitsu Limited Method for producing semiconductor crystal substrate, and method for producing infrared detection device
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
JP7099398B2 (ja) * 2019-04-18 2022-07-12 株式会社Sumco 気相成長方法及び気相成長装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050026392A1 (en) 2001-12-21 2005-02-03 Holger Jurgensen Method for depositing III-V semiconductor layers on a non-III-V substrate
US20100163931A1 (en) 2006-03-20 2010-07-01 Kanagawa Academy Of Science And Technology Group iii-v nitride layer and method for producing the same
US20110104875A1 (en) 2009-10-30 2011-05-05 Wojtczak William A Selective silicon etch process

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61265814A (ja) * 1985-05-20 1986-11-25 Nec Corp 化合物半導体装置の製造方法
JP2680310B2 (ja) * 1987-06-30 1997-11-19 株式会社東芝 半導体素子の製造方法
JPH0822800B2 (ja) * 1989-02-21 1996-03-06 日本電気株式会社 ▲ｉｉｉ▼―ｖ族化合物半導体薄膜の形成方法
JP2760576B2 (ja) * 1989-06-15 1998-06-04 株式会社東芝 半導体装置
JP2557546B2 (ja) * 1990-03-30 1996-11-27 三菱電機株式会社 半導体装置の製造方法
JPH0484418A (ja) * 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
EP0576566B1 (en) * 1991-03-18 1999-05-26 Trustees Of Boston University A method for the preparation and doping of highly insulating monocrystalline gallium nitride thin films
JP3078927B2 (ja) * 1992-06-29 2000-08-21 富士通株式会社 化合物半導体薄膜の成長方法
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
JPH08167576A (ja) * 1994-12-14 1996-06-25 Fujitsu Ltd ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法
JP3349316B2 (ja) * 1995-12-05 2002-11-25 古河電気工業株式会社 エピタキシャル成長方法
US6064078A (en) 1998-05-22 2000-05-16 Xerox Corporation Formation of group III-V nitride films on sapphire substrates with reduced dislocation densities
JP2000164515A (ja) * 1998-11-27 2000-06-16 Kyocera Corp 化合物半導体基板およびその形成方法
JP2000269142A (ja) * 1999-03-17 2000-09-29 Sony Corp 窒化ガリウムエピタキシャル層の形成方法及び発光素子
JP2000311903A (ja) * 1999-04-27 2000-11-07 Kyocera Corp 化合物半導体基板およびその製造方法
JP4514868B2 (ja) * 1999-12-28 2010-07-28 富士通セミコンダクター株式会社 半導体装置の製造方法
DE10219223A1 (de) * 2001-12-21 2003-07-17 Aixtron Ag Verfahren zum Abscheiden von III-V-Halbleiterschichten auf einem Nicht-III-V-Substrat
JP2005109346A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007194337A (ja) * 2006-01-18 2007-08-02 Sony Corp 半導体装置およびその製造方法
US7355254B2 (en) 2006-06-30 2008-04-08 Intel Corporation Pinning layer for low resistivity N-type source drain ohmic contacts
US20090149008A1 (en) * 2007-10-05 2009-06-11 Applied Materials, Inc. Method for depositing group iii/v compounds
DE102009042349B4 (de) * 2009-09-20 2011-06-16 Otto-Von-Guericke-Universität Magdeburg Semipolare wurtzitische Gruppe-III-Nitrid basierte Halbleiterschichten und darauf basierende Halbleiterbauelemente
KR101643758B1 (ko) * 2009-11-23 2016-08-01 삼성전자주식회사 분자빔 에피탁시 방법을 이용한 카본 절연층 제조방법 및 이를 이용한 전계효과 트랜지스터 제조방법
US8129205B2 (en) * 2010-01-25 2012-03-06 Micron Technology, Inc. Solid state lighting devices and associated methods of manufacturing
US8242540B2 (en) * 2010-06-11 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of III-V compound semiconductors on silicon surfaces

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050026392A1 (en) 2001-12-21 2005-02-03 Holger Jurgensen Method for depositing III-V semiconductor layers on a non-III-V substrate
US20100163931A1 (en) 2006-03-20 2010-07-01 Kanagawa Academy Of Science And Technology Group iii-v nitride layer and method for producing the same
US20110104875A1 (en) 2009-10-30 2011-05-05 Wojtczak William A Selective silicon etch process

Also Published As

Publication number Publication date
TWI566277B (zh) 2017-01-11
JP6109852B2 (ja) 2017-04-05
CN104040706A (zh) 2014-09-10
CN107507763A (zh) 2017-12-22
WO2013106411A1 (en) 2013-07-18
US20130183815A1 (en) 2013-07-18
US9299560B2 (en) 2016-03-29
CN104040706B (zh) 2017-08-08
TW201331989A (zh) 2013-08-01
JP2015512139A (ja) 2015-04-23
KR20140113724A (ko) 2014-09-24

Similar Documents

Publication Publication Date Title
KR101703017B1 (ko) 기판 상에 ⅲ-ⅴ족 층을 퇴적하기 위한 방법
US20130183814A1 (en) Method of depositing a silicon germanium tin layer on a substrate
CN107675250B (zh) 选择性沉积外延锗合金应力源的方法与设备
US9159554B2 (en) Structure and method of forming metamorphic heteroepi materials and III-V channel structures on si
EP2922083B1 (en) Plasma pre-clean process
JP2009521801A5 (ko)
TWI738207B (zh) 用於金屬矽化物沉積的方法及設備
US20150126041A1 (en) Methods for etching silicon using hydrogen radicals in a hot wire chemical vapor deposition chamber
JP7288432B2 (ja) 共形ドーパント膜堆積を使用した、３ｄ構造体の共形ハロゲンドーピング
US9029264B2 (en) Methods for depositing a tin-containing layer on a substrate
JP7221187B2 (ja) 成膜方法、及び成膜装置
US9373502B2 (en) Structure for III-V devices on silicon
US11605544B2 (en) Methods and systems for cleaning high aspect ratio structures
US20240145550A1 (en) Carbon-containing cap layer for doped semiconductor epitaxial layer
JP2007234891A (ja) 基板処理装置
TW202343548A (zh) 用於cmos裝置的觸點形成處理

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 4