JP2008527723A - 階段状ソース／ドレイン領域を有するデバイス - Google Patents

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Abstract

【課題】階段状ソース／ドレイン領域を有するトランジスタを提供する。
【解決手段】階段状領域を設けることによって、リーク電流を最小限に留めると同時にチャネル領域のひずみを大きくするとしてもよい。このような階段状領域の形成は、基板内に２種類のリセスを形成して階段状のリセスとし、このリセス内にソース／ドレイン領域を形成することによって実現するとしてもよい。
【選択図】図１Ａ

Description

集積回路の多くは、シリコンウェハなどの半導体ウェハの上および内部に製造される。集積回路は、文字通り何百万個もの金属酸化膜半導体（ＭＯＳ）電界効果トランジスタを含む。ＭＯＳトランジスタは、ドーパントの導電型によって、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタおよびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタに分類されるとしてもよい。
ウェハの製造は、液体シリコンバスからシリコンのインゴットを取り出すことによって実施するとしてもよい。当該インゴットは、単結晶シリコンから成るとしてもよい。取り出されたインゴットはスライスされ、ウェハを得る。続いて各ウェハに対して、シリコンの層を蒸着させるとしてもよい。ここで、ウェハは単結晶シリコンから成るとしてもよいので、シリコン層を蒸着する場合の処理条件は、ウェハにシリコン層が「エピタキシャルに」蒸着されるように制御することができる。「エピタキシー」とは、シリコン層をウェハに蒸着させる過程において、シリコン層の格子構造がウェハの材料である単結晶シリコンの格子構造に従ったものになることを指す。シリコン層は、ウェハを形成する単結晶シリコンと略同一の材料を用いて形成するとしてもよく、こうすることによって、シリコン層の格子間隙をもウェハの単結晶シリコンの格子間隙と略同一としてもよい。
シリコン層の上には続いて順次、ゲート誘電層、ゲート電極およびスペーサを形成する。また、シリコン層にはイオンが注入され、ゲート電極をはさんで対向するようにソース領域およびドレイン領域が形成される。電圧をソース領域とドレイン領域に対して印加するとしてもよい。電圧をゲート電極に印加すると、ゲート誘電層の下方にあるチャネルを介してソース領域からドレイン領域に電流が流れる。
チャネルに対してひずみを加えることによってトランジスタの機能が向上する可能性が指摘されている。このようにひずみを加える方法の１つとして、ウェハ上に、単結晶シリコンとは格子間隙が異なる材料を蒸着させることが挙げられている。チャネルに生じるひずみは、格子間隙に応じて、伸長性または圧縮性（伸長ひずみまたは圧縮ひずみ）であるとしてもよい。
様々な実施形態に基づき、基板形成に関連する装置および方法を説明する。以下では多様な実施形態を記載するが、具体的且つ詳細に説明した内容の一部を省略して、または記載した以外の方法、材料または構成要素を用いて、下記の実施形態を実施してもよいことが当業者には明らかである。また、本発明の実施形態があいまいになることを避けるべく、公知の構造、材料または動作の詳細な図示または説明は省略する。同様に、本発明の説明を目的として、具体的な数字、材料および構成を記載しているが、本発明はそういった具体的且つ詳細な内容に基づくことなく実施するとしてもよい。さらに、添付図面に図示した多様な実施形態は例示を目的としたものであって、必ずしも実寸寸法に則したものではないと理解されたい。
本明細書には「一実施形態」または「実施形態」といった記載が見られるが、これはその実施形態に関連して説明された特徴、構造、材料または特性が本発明の少なくとも一の実施形態に含まれるということを意味する。このため、本明細書中で「一実施形態」または「実施形態」という場合、必ずしも本発明の同一の実施形態について記述しているわけではない。また、１以上の実施形態に係る特徴、構造、材料または特性を適切に組み合わせるとしてもよい。実施形態によって、層および／または構造を追加するとしてもよいし、説明した特徴を省略するとしてもよい。
様々な動作は、本発明を最も理解しやすいように個別の動作として順に説明するが、説明の順序は、動作を実施する順序が固定されていることを暗示するものではなく、提示した順序で実施する必要はない。記載の実施形態とは異なる順序で実施するとしてもよい。実施形態によって、動作を追加してもよいし、および／または記載した動作を省略するとしてもよい。
図１Ａは、本発明の一実施形態に係る、階段状ソース／ドレイン領域１０８および１１０を有する汎用トランジスタ１００を示す側面断面図である。以下では主に、ＰＭＯＳトランジスタ１００が形成される実施形態について説明する。しかし、当業者には明らかであるように、何点か変更しつつ同様の方法でＮＭＯＳトランジスタ１００を製造するとしてもよい。例えば、ドーパントの導電型、格子間隙およびソース／ドレイン領域１０８および１１０の構成を、ＰＭＯＳトランジスタ１００に対応するものからＮＭＯＳトランジスタ１００に対応するものに変更するとしてもよい。
トランジスタ１００は基板１０２を備えるとしてもよい。基板１０２は、シリコンまたはそれ以外の材料など、１種類の材料から成るとしてもよい。基板１０２は物理的な構造物であってもよい。つまり、基礎となる被加工品の層であって、様々な工程を経てマイクロエレクトロニクス構造に変形および／または追加された層であってもよいし、またはそれ以外の材料であってもよい。基板１０２は、導体材料、絶縁材料、半導体材料およびそれ以外の材料を含むとしてもよいし、異なる材料を組み合わせるとしてもよい。実施形態によっては、基板１０２は多層構造であってもよいし、能動素子および／または受動素子を有するとしてもよい。これに替えて基板１０２は、デバイスまたは構造を追加することなく、略同質の材料を含むとしてもよい。
一実施形態において基板１０２は、単結晶ウェハ層および該単結晶ウェハ基板の上にエピタキシャルに形成されたエピタキシャルシリコン層を有するとしてもよい。このようなシリコン層は、エピタキシャルに形成されるのでウェハ基板の単結晶構造に従った構造を持つとしてもよい。このため、基板１０２の上面に設けられたシリコン層のシリコンもまた単結晶であるとしてもよい。このシリコン層は、ｎ型ドーパントを含むとしてもよく、ｎ型井戸を生成するべくリンイオンおよびヒ素イオンを注入して形成してもよい。形成されたシリコン層のｎ型ドーパントの濃度は約５．０×１０１８／ｃｍ３である。（このようにしてＮ＋膜が形成される。）ほかの実施形態では、これ以外のドーパントを用いるとしてもよいし、ドーパントの濃度も異なるとしてもよい。図１Ａでは、基板１０２の上面に設けられたエピタキシャルシリコン層だけを図示しており、基板１０２の非エピタキシャル層部分は図示していない。
基板１０２内には、複数のフィールド分離領域１２２を設けるとしても良い。フィールド分離領域１２２は導電型が異なる井戸同士を分離し、隣接するトランジスタを互いから分離するとしてもよい。フィールド分離領域１２２は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域１２２であってもよく、基板１０２に対して溝をエッチングした後にこの溝に酸化物を蒸着させて埋めることによって形成するとしてもよい。
基板１０２の上面１１２にはゲート１０４を設けるとしてもよい。ゲート１０４は、窒化酸化物などから形成される層であるゲート誘電層を有するとしてもよい。ゲート１０４はさらに、ゲート誘電層の上にゲート電極を有するとしてもよい。ゲート電極は、ポリシリコンを全面にわたって蒸着させた後、公知のフォトリソグラフィー技術を用いてゲート電極になるよう蒸着されたポリシリコンをパターニングすることによって形成されるとしてもよい。ゲート誘電層およびゲート電極は、上記以外の材料をさらに含むとしてもよいし、上記以外の方法に従って形成されるとしてもよい。
ゲート１０４の側面にはゲートスペーサ層１０６が設けられるとしてもよい。ゲートスペーサ層１０６に隣接して、ゲート１０４とは反対方向に延伸するように、第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０を設けるとしてもよい。階段状ソース／ドレイン領域１０８および１１０は、基板１０２内に階段状に形成されたリセス内に設けられるとしてもよい。階段状ソース／ドレイン領域１０８および１１０はリセス内にエピタキシャルに形成されるとしてもよい。階段状ソース／ドレイン領域１０８および１１０はシリコン、ゲルマニウムおよびホウ素を含むとしてもよいが、ほかの実施形態においてはこれら以外の材料を含むとしてもよい。
一実施形態によると、ソース／ドレイン領域１０８および１１０に含まれるシリコンおよびゲルマニウムは、基板１０２のエピタキシャルシリコンの格子構造と同一の格子構造を有する合金を形成する。しかしシリコンおよびゲルマニウムの合金の格子間隙は、基板１０２のエピタキシャルシリコンの格子間隙よりも、少なくともリラックスした状態で（ｒｅｌａｘｅｄ ｓｔａｔｅ）、大きい。この合金の格子構造は基板１０２と同一であるので、階段状ソース／ドレイン領域１０８および１１０は基板１０２上にエピタキシャルに形成される。しかし、合金の格子間隙のほうが大きいので、階段状ソース／ドレイン領域１０８および１１０は、両者間のチャネル１１４において圧縮方向の応力（およびひずみ）を生じさせる。シリコンとゲルマニウムの合金内のゲルマニウムの割合は原子濃度にして約１５％である。しかし、ほかの実施形態では濃度が異なるとしてもよい。また、階段状ソース／ドレイン領域１０８および１１０には、比較的高い濃度でホウ素をさらに含むとしてもよい。一実施形態によると、ホウ素の濃度は約３×１０２０／ｃｍ３としてもよいが、ほかの実施形態では異なる濃度としてもよい。（このため階段状ソース／ドレイン領域１０８および１１０はＰ＋型にドーピングされるとしてもよい。）ホウ素の濃度を比較的高く設定することによって、抵抗が比較的低くなり、約０．９メガオームセンチメートル（ｍＯｈｍ−ｃｍ）となるが、ホウ素またはそれ以外のドーパントの濃度を様々に変えることによって他の実施形態では抵抗を異ならせるとしてもよい。またさらに、ｐ型にドーピングされた導電膜をゲート電極の表面に蒸着させて、ゲート１０４の一部としてもよい。
階段状ソース／ドレイン領域１０８および１１０はそれぞれ、浅く設けられた第１階段部分１１６および深く設けられた第２階段部分１１８を含むとしてもよい。階段状ソース／ドレイン領域１０８および１１０の間の距離は、第１階段部分１１６の間の方が第２階段部分１１８の間よりも小さいとしてもよい。一実施形態において、階段状に形成されていない深く設けられたソース／ドレイン領域と比較すると、深く設けられた第２階段部分１１８によってチャネル１１４内に望ましいひずみが生じ、浅く且つより近接して設けられた第１階段部分１１６は、大きなリーク電流を引き起こすことなく、望ましい短チャネル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ：ＳＣＥ）を実現するとしてもよい。階段状でないデバイスの場合に望ましいひずみを実現するには、ソース／ドレイン領域が形成されているリセスが深過ぎると同時に互いに近接し過ぎているので、ＳＣＥが劣化すると共にリーク電流も増加してしまう。ほかの実施形態によれば、ソース／ドレイン領域１０８および１１０の一部として３段以上の階段部分を含むとしてもよい。
実施形態によっては、階段状ソース／ドレイン領域１０８および１１０の底面１２０は、フィールド分離領域１２２の上面１２４よりも下方に位置するとしてもよい。エッチング処理および／または洗浄処理を実施するとフィールド分離領域１２２の上面１２４が基板１０２の上面１１２よりも下方に位置することもあり得る。階段状ソース／ドレイン領域１０８および１１０を十分深く設けて領域１０８および１１０の底面１２０をフィールド分離領域１２２の上面１２４よりも下方に位置させることによって、基板１０２の材料とトランジスタ１００上に後続して設けられる層を接触させないとしてもよい。直接接触してしまうと、ニッケルを含有する層がシリコンから成る基板１０２と直接接する場合に生じうるニッケルスパイク（Ｎｉｃｋｅｌ Ｓｐｉｋｅ）などの望ましくない現象が生じる可能性があるが、こういった不具合を防ぐことができる。階段状ソース／ドレイン領域１０８および１１０の底面１２０がフィールド分離領域１２２の上面１２４よりも下方に位置する実施形態においては、階段状ソース／ドレイン領域１０８および１１０とフィールド分離領域１２２が重なっていることにより、上述したように直接接触せずにすみ、ニッケルスパイクなどの不具合を防ぐことができるとしてもよい。このように、第２階段部分１１８に深さがあることによって、チャネル１１４に望ましいひずみを生じさせるだけでなく、それ以外の効果を達成するとしてもよい。他の実施形態によると、階段状ソース／ドレイン領域１０８および１１０の底面１２０はフィールド分離領域１２２の上面１２４よりも上方に位置するとしてもよいし、同じ高さにあるとしてもよい。
図１Ｂは、図１Ａを参照して上述したトランジスタと同様のトランジスタ１００のチャネル１１４に生じる伸長ひずみ１３０を示す、側面断面図である。伸長ひずみ１３０は、階段状ソース／ドレイン領域１０８および１１０の形成材料と基板１０２の形成材料の間の格子間隙の差異に起因して生じるとしてもよい。これらの構成要素を形成する材料は望ましいひずみ１３０を生じさせるように選択するとしてもよい。一実施形態によると、ソース／ドレイン領域１０８および１１０はシリコンおよび炭素を含むとしてもよい。伸長ひずみ１３０は例えばＮＭＯＳトランジスタ１００を形成する場合に望ましいとしてもよい。
図１Ｃは、図１Ａを参照して上述したトランジスタと同様のトランジスタ１００のチャネル１１４に生じる圧縮ひずみ１４０を示す、側面断面図である。圧縮ひずみ１４０は、階段状ソース／ドレイン領域１０８および１１０の形成材料と基板１０２の形成材料の間の格子間隙の差異に起因して生じるとしてもよい。これらの構成要素を形成する材料は望ましいひずみ１４０を生じさせるように選択するとしてもよい。一実施形態によると、ソース／ドレイン領域１０８および１１０はシリコンおよびゲルマニウムを含むとしてもよい。圧縮ひずみ１４０は例えばＰＭＯＳトランジスタ１００を形成する場合に望ましいとしてもよい。
図２は、本発明の一実施形態に係る、階段状ソース／ドレイン領域１０８および１１０を有する汎用トランジスタ１００の一部をより詳細に示す、側面断面図である。ゲート１０４は幅２０２を有するとしてもよい。この幅２０２は実施形態によって異なるとしてもよい。一実施形態によると、ゲート１０４の幅２０２は、約４０ｎｍから約６０ｎｍの間にあるとしてもよいが、ほかの実施形態では幅２０２はこれより大きくても小さくてもよい。また、階段状ソース／ドレイン領域１０８および１１０の第１階段部分１１６の間に最短距離２０４があるとしてもよい。一実施形態によると、距離２０４はゲート１０４の幅２０２と略等しいとしてもよいし、それより小さいとしてもよい。別の実施形態によると、距離２０４は、ゲート１０４の幅２０２に略等しい長さとゲート１０４の幅２０２の略半分に等しい長さの間にあるとしてもよい。ほかの実施形態では、距離２０４とゲート１０４の幅２０２の比率が上記以外であってもよい。
トランジスタ１００にはさらに、階段状ソース／ドレイン領域１０８および１１０の第２階段部分１１８の間に最短距離２０６があるとしてもよい。第２階段部分１１８の間の最短距離２０６は第１階段部分１１６間の最短距離２０４よりも大きいとしてもよい。一実施形態によると、距離２０６は、ゲート１０４の幅２０２の約２倍の長さとゲート１０４の幅２０２の約１．５倍の長さの間にあるとしてもよい。一実施形態によると、距離２０６はゲート１０４の幅２０２の約１．５倍の長さとゲート１０４の幅２０２に略等しい長さの間にあるとしてもよい。ほかの実施形態では、距離２０６とゲート１０４の幅２０２の比率が上記以外であってもよい。
階段状ソース／ドレイン領域１０８および１１０の第１階段部分１１６は、基板１０２の上面１１２から下方に第１の深さ２０８を有するとしてもよい。第１の深さ２０８とゲート１０４の幅２０２の間には一定の比率があるとしてもよい。一実施形態によると、第１の深さ２０８は、ゲート１０４の幅２０２の約４分の１からゲート１０４の幅２０２の約４分の３の間にあるとしてもよい。別の実施形態によると、ゲート１０４の幅２０２と第１階段部分１１６の第１の深さ２０８の間の関係は上記以外であるとしてもよい。
階段状ソース／ドレイン領域１０８および１１０の第２階段部分１１８は基板１０２の上面１１２から下方に第２の深さ２１０を有するとしてもよい。第２の深さ２１０とゲート１０４の幅２０２の間には一定の比率があるとしてもよい。一実施形態によると、第２の深さ２１０は、ゲート１０４の幅２０２の約３倍からゲート１０４の幅２０２の約６倍の間にあるとしてもよい。ほかの実施形態によると、ゲート１０４の幅２０２と第２階段部分１１８の第２の深さ２１０の間の関係は上記以外であるとしてもよい。第２階段部分１１８の第２の深さ２１０はチャネル１１４内に望ましいひずみを生じさせるように選択されるとしてもよい。
図１Ａを参照して上述したように、ゲート１０４の側壁２１２には第１スペーサ層１０６が設けられるとしてもよい。スペーサ層１０６はゲート１０４の側面を被覆するとしてもよく、且つ基板１０２の表面の一部および／または階段状ソース／ドレイン領域１０８および１１０の表面の一部を被覆するとしてもよい。実施形態によっては、さらに第２スペーサ層２１４を設けるとしてもよい。第２スペーサ層２１４は、第１スペーサ層１０６が第２スペーサ層２１４とゲート１０４の間に位置するように、第１スペーサ層１０６の上に形成されるとしてもよい。第２スペーサ層２１４は、基板１０２の一部および／または階段状ソース／ドレイン領域１０８および１１０の表面の一部を被覆するとしてもよい。第２スペーサ層２１４が被覆する階段状ソース／ドレイン領域１０８および１１０の表面の一部は、第１スペーサ層１０６が被覆する部分に比べて、ゲート１０４から離れている。実施形態によっては、スペーサ層１０６および２１４は、酸化シリコン、窒化シリコンまたは酸窒化シリコンのうち１以上の材料を含むとしてもよいが、これ以外の材料を利用するとしてもよい。第１スペーサ層１０６と第２スペーサ層２１４は同一材料から形成されるとしてもよいし、異なる材料によって形成されるとしてもよい。
図３は、本発明の一実施形態に係るトランジスタ１００の製造方法を示すフローチャート３００である。図４Ａから図４Ｇは、図３のフローチャート３００に示すトランジスタ１００の製造方法における各工程を示す、側面断面図である。
図３に示すように、第１スペーサ層１０６および第２スペーサ層２１４を基板１０２およびゲート１０４の側壁の上に工程３０２で形成するとしてもよい。図４Ａは、工程３０２で基板１０２の上に形成された第１スペーサ層１０６および第２スペーサ層２１４を示す側面断面図である。第１スペーサ層１０６および第２スペーサ層２１４の形成工程３０２は、適切であればどのような処理を用いて実施するとしてもよい。
図４Ｂは、実施形態によって形成が任意である、基板１０２のドーピング端接合領域４０４を含む、基板１０２のドーピング領域４０２を示す側面断面図である。ドーピング領域４０２およびドーピング端接合領域４０４は、第１スペーサ層１０６および第２スペーサ層２１４を形成する前に、および／または形成中に、形成されるとしてもよい。例えば、一実施形態においては、第１スペーサ層１０６を形成する前に、ホウ素イオンまたはそれ以外のイオンなどのドーパントイオンを基板１０２の露出した上面に注入して、ドーピング端接合領域４０４の深さとほぼ同じ深さの浅いドーピング領域を形成するとしてもよい。これに続いて第１スペーサ層１０６を形成するとしてもよい。第１スペーサ層１０６を形成した後で、ドーパントイオンを再び基板１０２の露出した上面に注入して、基板１０２内により深いドーピング領域４０２を形成するとしてもよい。続いて、ドーピング領域４０２および４０４を焼成して、拡散によりドーピング領域４０２および４０４がさらに基板１０２の内部に広がっていくように、熱処理を実施するとしてもよい。これに続いて第２スペーサ層２１４を形成するとしてもよい。説明の便宜上、ドーピング領域４０２および４０４は、ほかの大半の図面では図示せず言及もしない。実施形態ごとに言及はしないが、上述したドーピング領域４０２および４０４は、本明細書に記載する本発明のほかの実施形態においても形成されるとしてもよい。しかし、ドーピング領域４０２および４０４を含まない実施形態を実現してもよい。またさらにほかの実施形態によると、浅い方のドーピング端接合領域だけが形成され、深い方のドーピング領域４０２は形成しないとしてもよい。
図３に戻って、工程３０４で第１ソース／ドレイン用リセスが形成されるとしてもよい。図４Ｃは、第１ソース／ドレイン用リセス４１０を示す側面断面図である。第１ソース／ドレイン用リセス４１０は、適切なエッチング処理によって形成されるとしてもよい。第１ソース／ドレイン用リセス４１０は、第２階段部分１１８の深さ２１０として望ましい深さまで形成されるとしてもよい。この深さ２１０は、実施形態によっては、チャネル１１４内に望ましいひずみを生じさせるように、および／またはソース／ドレイン領域１０８および１１０とフィールド分離領域１２２を重ね合わせられるように、設定されるとしてもよい。第２スペーサ層２１４は、その下に設けられた基板１０２を、このエッチング処理からある程度は保護する役割を持つとしてもよい。しかし、このエッチング処理によってスペーサ層２１４の下方に切り込みが入ってしまい、このため第２階段部分１１８間の最短距離２０６は第２スペーサ層２１４の外表面間の距離よりも小さくなるとしてもよい。第２スペーサ層２１４があるので第１ソース／ドレイン用リセス４１０が互いに近接し過ぎることはなく、このためリーク電流が過剰にならない。一実施形態によると、第１ソース／ドレイン用リセス４１０は、第２スペーサ層２１４の領域を超えて広がるとしてもよい。別の実施形態によると、第１ソース／ドレイン用リセス４１０を形成するエッチング処理は異方性エッチングで、第２スペーサ層２１４の下方は削られないとしてもよい。つまり、第１ソース／ドレイン用リセス４１０は、実際にスペーサ層１０６および２１４の下方に切り込みを入れて形成されるのではなく、代わりに単に、第２スペーサ層２１４および第２スペーサ層２１４が被覆している、エッチングから保護されている基板１０２の一部分の境界に沿って、基板１０２の内部を下方に延伸するように形成されるとしてもよい。
図３に示すように、工程３０６において第２スペーサ層２１４を除去するとしてもよい。図４Ｄは、第２スペーサ層２１４の除去工程３０６の後のトランジスタ１００を示す側面断面図である。一実施形態によると、第１ソース／ドレイン用リセス４１０を形成した後に残った基板１０２の表面は、第１スペーサ層１０６よりも大きいとしてもよいが、他の実施形態では異なる構成としてもよい。
図３に示すように、工程３０８において第２ソース／ドレイン用リセスを形成するとしてもよい。図４Ｅは、第２ソース／ドレイン用リセス４１２を示す側面断面図である。第２ソース／ドレイン用リセス４１２は適切なエッチング処理であればどんな処理で形成されるとしてもよい。第２ソース／ドレイン用リセス４１２は第１階段部分１１６の深さ２０８として望ましい深さまで形成されるとしてもよい。この深さ２０８は、実施形態によっては、リーク電流を過剰に大きくすることなくチャネル１１４で望ましい短チャネル効果を実現できるように設定されるとしてもよい。第１スペーサ層１０６はその下に設けられた基板１０２を、このエッチング処理からある程度は保護する役割を持つとしてもよい。しかし、このエッチング処理によって第１スペーサ層１０６の下方に切り込みが入ってしまい、このため第１階段部分１１６間の最短距離２０４は第１スペーサ層１０６の外表面間の距離、およびゲート１０４の幅２０２よりも小さくなるとしてもよい。一実施形態によると、第２ソース／ドレイン用リセス４１２は第１スペーサ層１０６の領域を超えて広がるとしてもよい。別の実施形態によると、第２ソース／ドレイン用リセス４１２を形成するエッチング処理は異方性エッチングで、第１スペーサ層１０６の下方は削られないとしてもよい。つまり、第２ソース／ドレイン用リセス４１２は、単に、第１スペーサ層１０６および第１スペーサ層１０６が被覆している、エッチングから保護されている基板１０２の一部分の境界に沿って、基板１０２の内部を下方に延伸するように形成されるとしてもよい。
上述したように、第１リセス４１０および第２リセス４１２両方を含む階段状ソース／ドレイン用リセスを形成することによって、本発明の実施形態は、深く形成されるソース／ドレイン領域１０８および１１０を提供するとしてもよい。このようなソース／ドレイン領域１０８および１１０によって、望ましいひずみを達成するという効果、および／またはフィールド分離領域１２２とソース／ドレイン領域１０８および１１０を重ね合わせるという効果を実現できると同時に、有益な短チャネル効果を達成するべくソース／ドレイン領域１０８および１１０の浅く形成された階段部分１１６の間の間隙を狭くすることができる。実施形態によっては、深く形成されたリセス４１０の間の距離２０６を比較的大きく取り、浅く形成されたリセス４１２の間だけを短距離２０４とすることによって、深く形成されたリセス同士が互いに近接することによって生じる過剰なリーク電流を防ぐことができる。
図３に示すように、工程３１０において第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０が形成されるとしてもよい。図４Ｆは、本発明の一実施形態に係る第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０を示す、側面断面図である。第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０は、階段状に形成されたリセス４１０および４１２を等角的に充てんすることによって形成されるので、階段状となるとしてもよい。第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０の上面は、基板１０２の上面１１２よりも上方に位置するとしてもよい。ほかの実施形態によれば、階段状ソース／ドレイン領域１０８および１１０の上面は、基板１０２の上面１１２よりも下方に位置するとしてもよいし、同じ高さに位置するとしてもよい。
第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０はリセス４１０および４１２内にエピタキシャルに形成されるとしてもよいが、ほかの方法を工程３１０で用いて階段状ソース／ドレイン領域１０８および１１０を形成するとしてもよい。一実施形態によると、第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０は、シリコン、ゲルマニウムおよびホウ素を含むが、ほかの実施形態では、上記以外の材料を含むとしてもよい。一実施形態によると、第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０は、化学気相蒸着チェンバで形成されるとしてもよい。この場合の処理条件は以下の通りである：ジクロロシランは２０ｓｃｃｍ、ジボランは濃度１パーセントで７０ｓｃｃｍ、およびゲルマンは５０ｓｃｃｍ、温度は摂氏７４０度と設定したが、条件はこれ以外に設定してもよい。
一実施形態によると、シリコンとゲルマニウムの合金は、基板１０２のエピタキシャルシリコンと同一の格子構造を有するとしてもよい。しかし、階段状ソース／ドレイン領域１０８および１１０に含まれるシリコンとゲルマニウムの合金は、少なくともリラックスした状態で、基板１０２のエピタキシャルシリコンよりも格子間隙が大きい。階段状ソース／ドレイン領域１０８および１１０を形成している合金は基板１０２と同じ格子構造を有するので、階段状ソース／ドレイン領域１０８および１１０は基板１０２上にエピタキシャルに形成されるとしてもよい。しかし合金の方が格子間隙が大きいので、階段状ソース／ドレイン領域１０８および１１０はチャネル１１４に圧縮ひずみを生じる。一実施形態において、シリコンとゲルマニウムの合金内で、ゲルマニウムの割合は原子濃度にして約１５％である。しかし、ほかの実施形態における濃度はこれ以外としてもよい。また、階段状ソース／ドレイン領域１０８および１１０には、比較的高い濃度でホウ素をさらに含むとしてもよい。（このようにして本実施形態では、階段状ソース／ドレイン領域１０８および１１０はＰ＋型にドーピングされるとしてもよい。）一実施形態によるとホウ素の濃度は約３×１０２０／ｃｍ３としてもよいが、別の実施形態では、ホウ素またはそれ以外のドーパントの濃度は約０．５×１０２０／ｃｍ３以上としてもよい。ほかの実施形態では含まれるドーパントの量を変更するとしてもよい。ホウ素の濃度を比較的高く設定することによって、抵抗が比較的低くなり、一実施形態では、約０．９メガオームセンチメートル（ｍＯｈｍ−ｃｍ）となるとしてもよい。ＮＭＯＳトランジスタ１００を形成する場合などほかの実施形態では、チャネル１１４に生じるひずみを異ならせるべく異なる格子間隙を持つ、シリコンおよびゲルマニウム以外の材料を利用するとしてもよい。例えば、シリコンおよび炭素を、シリコンおよびゲルマニウムの代わりに用いるとしてもよい。
図４Ｇは、図４Ｂを参照しつつ説明したドーピング領域４０２および４０４が任意で形成される実施形態を示す、側面断面図である。この実施形態によると、リセス４１０および４１２が形成される時に、基板１０２のドーピング領域４０２および４０４を全て除去しないとしてもよい。つまり、リセス４１０および４１２を形成した後もドーピング領域４０２および４０４の一部を残すとしてもよい。この結果、リセス４１０および４１２と階段状ソース／ドレイン領域１０８および１１０に隣接して、残留ドーピング領域４１４の薄い層が形成されるとしてもよい。この実施形態は任意であり、ドーピング領域４０２および４０４を設けない実施形態があってもよく、従って残留ドーピング領域４１４が形成されない実施形態があってもよい。本明細書の以下の部分に記載する実施形態は上述したドーピング領域４０２、４０４および４１４を含まないが、以下に記載する実施形態を変形してドーピング領域４０２、４０４および４１４を含むとしてもよい。ドーピング端結合領域だけが形成され、深い方のドーピング領域４０２は形成されない実施形態では、階段状ソース／ドレイン領域１０８および１１０の内側にはドーピング端結合領域だけが形成されるとしてもよい。この時、残留ドーピング領域は第１階段部分４１２より下方には延伸せず、および／または第２階段部分４１０の周囲に沿って延伸しないとしてもよい。
図５は、本発明の別の実施形態に係る、トランジスタ１００の製造方法を示すフローチャート５００である。図６Ａから図６Ｆは、図５のフローチャート５００に示すトランジスタ１００の製造方法の各段階を示す側面断面図である。
図５に示すように、工程５０２において基板１０２に第１スペーサ層１０６および第２スペーサ層２１４を形成するとしてもよい。図６Ａは、基板１０２およびゲート１０４の側壁に工程５０２で形成された第１スペーサ層１０６および第２スペーサ層２１４を示す側面断面図である。第１スペーサ層１０６および第２スペーサ層２１４の形成工程５０２は適切な処理であればどのような処理で実施するとしてもよい。
図５に戻って、工程５０４において第１ソース／ドレイン用リセスが形成されるとしてもよい。図６Ｂは、第１ソース／ドレイン用リセス６１０を示す側面断面図である。第１ソース／ドレイン用リセス６１０は、図３および図４を参照して上述した第１ソース／ドレイン用リセス４１０と同様であるとしてもよく、同様の方法で形成されるとしてもよい。
図５に戻って、工程５０６において第１ソース／ドレイン層が形成されるとしてもよい。図６Ｃは、本発明の一実施形態に係る、第１ソース／ドレイン用リセス６１０内に形成された第１ソース／ドレイン層６１１を示す側面断面図である。第１ソース／ドレイン層６１１は、第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０の第２階段部分１１８を形成するものとしてもよい。第１ソース／ドレイン層６１１は、図３および図４を参照しつつ上述した第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０を形成する単一層と同様の方法で形成され、同様の材料から成るとしてもよい。
図５に示すように、第２スペーサ層２１４は工程５０８で除去されるとしてもよい。図６Ｄは、工程５０８で第２スペーサ層２１４が除去された後のトランジスタ１００を示す側面断面図である。一実施形態によると、基板１０２の表面のうち第１ソース／ドレイン用リセス６１０を形成した後に残った部分は第１スペーサ層１０６よりも大きいとしてもよいが、ほかの実施形態では異なる構成としてもよい。第１ソース／ドレイン層６１１の表面のうち第２スペーサ層２１４によって被覆されていた部分は、第２スペーサ層２１４を除去すると露出するとしてもよい。
図５に戻って、工程５１０において第２ソース／ドレイン用リセスが形成されるとしてもよい。図６Ｅは第２ソース／ドレイン用リセス６１２を示す側面断面図である。第２ソース／ドレイン用リセス６１２は、図３および図４を参照しつつ上述した第２ソース／ドレイン用リセス４１２と同様のもので、同様の方法で形成されるとしてもよい。第２ソース／ドレイン用リセス６１２の形成工程５１０では、第１ソース／ドレイン層６１１の一部を除去するとしてもよい。
図５に戻って、工程５１２において第２ソース／ドレイン層が形成されるとしてもよい。図６Ｆは、本発明の一実施形態に係る、第２ソース／ドレイン用リセス６１２の内部および第１ソース／ドレイン層６１１の一部の上に形成される第２ソース／ドレイン層６１３を示す側面断面図である。第２ソース／ドレイン層６１３は、第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０の第１階段部分１１６を形成するとしてもよい。第２ソース／ドレイン層６１３は、図３および図４を参照しつつ上述した第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０を形成する単一層と同様の方法で形成され、同様の材料から成るとしてもよい。
このようにして、第１リセス６１０および第２リセス６１２両方を含む階段状ソース／ドレイン用リセスを形成して、第１ソース／ドレイン層６１１および第２ソース／ドレイン層６１３を形成することによって、本発明の実施形態は、（第１ソース／ドレイン層６１１から成る）深く構成された階段部分１１８を有するソース／ドレイン領域１０８および１１０を提供するとしてもよい。この階段部分１１８によって、望ましいひずみおよび／またはフィールド分離領域１２２との重なりを実現するとしてもよい。また本発明の実施形態は、有益な短チャネル効果を実現するべく、ソース／ドレイン領域１０８および１１０に含まれる（第２ソース／ドレイン層６１３から成る）浅い方の階段部分１１６をその間の間隙を狭くして配置するとしてもよい。（第１ソース／ドレイン層６１１同士および）深く構成されたリセス６１０同士が近接して配置されると過剰なリーク電流が発生する可能性があるが、実施形態によっては、深く構成されたリセス６１０同士の間の距離２０６を比較的大きく構成して（浅い方の第２ソース／ドレイン層６１３同士および）浅く構成されたリセス６１２同士だけが、その間の距離を短距離２０４にして配置されることによって、このようなリーク電流を防ぐとしてもよい。
図７は、本発明のさらに別の実施形態に係るトランジスタ１００の製造方法を示すフローチャート７００である。図８Ａから図８Ｆは、図７のフローチャート７００に示すトランジスタ１００の製造方法の各段階を示す側面断面図である。
図７に示すように、工程７０２において基板１０２上に第１スペーサ層１０６を形成するとしてもよい。図８Ａは、基板１０２およびゲート１０４の側壁に工程７０２で形成された第１スペーサ層１０６を示す側面断面図である。第１スペーサ層１０６の形成工程７０２は適切な処理であればどのような処理で実施するとしてもよい。
図７に戻って、工程０４において第２ソース／ドレイン用リセスを形成するとしてもよい。図８Ｂは、第２ソース／ドレイン用リセス８１２を示す側面断面図である。第２ソース／ドレイン用リセス８１２は図３および図４を参照して上述した第２ソース／ドレイン用リセス４１２と同様であるとしてもよく、同様の方法で形成されるとしてもよい。しかし第２ソース／ドレイン用リセス８１２は、深い方の第１ソース／ドレイン用リセスよりも先に形成される。第２ソース／ドレイン用リセス８１２は、第１階段部分１１６の深さ２０８および第１階段部分１１６同士の間の最短距離２０４を定めるとしてもよい。
図７に戻って、工程８０６において第２ソース／ドレイン層が形成されるとしてもよい。図８Ｃは、本発明の一実施形態に係る、第２ソース／ドレイン用リセス８１２内に形成された第２ソース／ドレイン層８１３を示す側面断面図である。第２ソース／ドレイン層８１３は、第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０の第１階段部分１１６を形成するとしてもよい。第２ソース／ドレイン層８１３は、図３および図４を参照して上述した第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０を形成する単一層と同様の方法で形成されるとしてもよく、同様の材料から成るとしてもよい。また、図８Ｃに示すように、第２ソース／ドレイン層８１３の上面は、実施形態によっては、基板１０２の上面よりも上方に位置するとしてもよい。
図７に戻って、工程７０８において第２スペーサ層２１４を形成するとしてもよい。図８Ｄは、形成工程８０８で第２スペーサ層２１４が形成された後のトランジスタ１００を示す側面断面図である。第２スペーサ層２１４は第１スペーサ層１０６に隣接し、第２ソース／ドレイン層８１３の表面を部分的に被覆するとしてもよい。第２スペーサ層２１４の形成工程７０８は適切な処理であればどのような処理で実施するとしてもよい。
図７に戻って、工程７１０で第１ソース／ドレイン用リセスを形成するとしてもよい。図８Ｅは、第１ソース／ドレイン用リセス８１０を示す側面断面図である。第１ソース／ドレイン用リセス８１０は図３および図４を参照して上述した第１ソース／ドレイン用リセス４１０と同様であるとしてもよく、同様の方法で形成されるとしてもよい。第１ソース／ドレイン用リセス８１０の形成工程７１０を実施することによって、第２ソース／ドレイン層８１３の一部が除去される。
図７に戻って、工程７１２において第１ソース／ドレイン層が形成されるとしてもよい。図８Ｆは、本発明の一実施形態に係る、第１ソース／ドレイン用リセス８１０の内部に形成された第１ソース／ドレイン層８１１を示す側面断面図である。第１ソース／ドレイン層８１１は、第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０の第２階段部分１１８を形成するとしてもよい。第１ソース／ドレイン層８１１は、図３および図４を参照しつつ上述した第１階段状ソース／ドレイン領域１０８および第２階段状ソース／ドレイン領域１１０を形成する単一層と同様の方法で形成され、同様の材料から成るとしてもよい。また、図８Ｆに示すとおり、第１ソース／ドレイン層８１１の上面は、実施形態によって、基板１０２の上面および第２ソース／ドレイン層８１３の上面よりも上方に位置するとしてもよい。実施形態によっては第２スペーサ層２１４がこの後除去されるとしてもよいが、ほかの実施形態では第２スペーサ層２１４は完成品に残されるとしてもよい。
このようにして、第１リセス８１０および第２リセス８１２両方を含む階段状ソース／ドレイン用リセスを形成して、第１ソース／ドレイン層８１１および第２ソース／ドレイン層８１３を形成することによって、本発明の実施形態は、（第１ソース／ドレイン層８１１から成る）深く構成された階段部分１１８を有するソース／ドレイン領域１０８および１１０を提供するとしてもよい。この階段部分１１８によって、望ましいひずみおよび／またはフィールド分離領域１２２との重なりを実現するとしてもよい。またさらに、本発明の実施形態は、有益な短チャネル効果を実現するべく、ソース／ドレイン領域１０８および１１０に含まれる（第２ソース／ドレイン層８１３から成る）浅い方の階段部分１１６をその間の間隙を狭くして配置するとしてもよい。（第１ソース／ドレイン層８１１同士および）深く構成されたリセス８１０同士が近接して配置されると過剰なリーク電流が発生する可能性があるが、実施形態によっては、深く構成されたリセス８１０同士の間の距離２０６を比較的大きく構成して（浅い方の第２ソース／ドレイン層８１３同士および）浅く構成されたリセス８１２同士だけが、その間の距離を短距離２０４として配置されることによって、このようなリーク電流を防ぐとしてもよい。
図９は、先行図面に図示され上記で説明したトランジスタ１００を備える集積回路９００を示す概略図である。集積回路９００の種類はどのようなものであってもよい。例えば集積回路９００はマイクロプロセッサであってもよい。一実施形態によると、トランジスタ１００は、深い方の第２階段部分１１８に基づきチャネル領域１１４に望ましいひずみを実現するとともに浅い方のより近接して形成される第１階段部分１１６に基づき短チャネル効果を向上させたトランジスタ１００を提供するべく、集積回路９００内に設けられるとしてもよい。トランジスタ１００は、集積回路９００の一部として図示されているが、そのようなデバイス内での利用に限定されるものではない。また集積回路９００の種類もマイクロプロセッサには限定されず、ほかの種類の回路であっても本明細書で説明したトランジスタを利用することによって有益な効果を奏するとしてもよい。
図１０は、本発明の一実施形態に係るシステム１０００を示すブロック図である。同図に示すように、該実施形態によると、システム１０００はデータ処理を行うべく演算デバイス１００２を備える。演算デバイス１００２はマザーボード１００４を有するとしてもよい。マザーボード１００４は、具体的に、バス１０１０に接続されたプロセッサ１００６およびネットワークインターフェース１００８を含むとしてもよい。ネットワークインターフェース１００８は、演算デバイス１００２を、別の演算デバイス１００２などほかのデバイス１００８に接続するとしてもよい。
用途に応じてシステム１０００は、上記以外の構成要素を備えるとしてもよい。そのような構成要素には、以下に限定されるものではないが、揮発性／不揮発性メモリ１０１２、グラフィクスプロセッサ（チップセットとともにマザーボードに集積化されるとしてもよいし、または取り外し可能にマザーボードのソケットに挿入されるＡＧＰ、ＰＣＩ Ｅｘｐｒｅｓｓなどの拡張カードであってもよいし、これ以外のグラフィクスプロセッサでもよい）、デジタル信号プロセッサ、暗号プロセッサ、チップセット、大容量記憶装置１０１４（ハードディスク、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）、入出力デバイス１０１６などがある。
実施形態に応じて、システム１０００は、携帯情報端末（ＰＤＡ）、携帯電話、タブレット演算デバイス、ノート型演算デバイス、デスクトップ型演算デバイス、セットトップボックス、エンターテインメント制御ユニット、デジタルカメラ、デジタルビデオレコーダー、ＣＤプレーヤー、ＤＶＤプレーヤー、などのデジタルデバイスであるとしてもよい。
図１０に示したシステム１０００は、上述したトランジスタ１００を１以上、いずれかの回路の一部として、備えるとしてもよい。例えば、トランジスタ１００はＣＰＵ１００６、マザーボード１００４などのデバイスの一部であるとしてもよい。
本発明の実施形態を上記で説明したが、上述の記載は説明を目的としたものにすぎない。本発明を網羅するものではなく、また、本発明は開示した形態そのものに厳格に限定されるものでもない。本明細書および添付の請求項では、左、右、上端、下端、上方、下方、上側、下側、第１、第２といった用語を使用しているが、これらの用語は説明を目的として利用されているにすぎず、限定的に解釈されるべきではない。例えば、相対的な垂直方向の位置を指す用語は、基板または集積回路のデバイス側（または有効表面）がその基板の「上」面である状態を表し、基板は実際にはどのように配向されていてもよく、地球上での通常の基準系では「上」側が「下」側よりも低い位置にあっても、基板の「上」側は「上」という単語を正しい意味で使用しているとしてもよい。本明細書（および請求項）で「〜上に（ＯＮ）」という表現を使用する場合、第２層「上の」第１層は、特に言及していない限り、直接第２層の上に設けられているのではなく、第２層と直に接触しているわけではない。第１層とその上に設けられた第２層の間には第３層またはその他の構造が形成されているとしてもよい。本明細書に説明した実施形態に係るデバイスまたは製品は、さまざまな位置および配向で、製造、利用、出荷されるとしてもよい。上記の教示を基に多くの変形および変更を実施できることは当業者には明らかである。また当業者であれば、図示した多様な構成要素と均等の構成要素の組み合わせおよび代替構成要素に想到する。このため本発明の範囲は、上述した詳細な説明によって限定されるのではなく、添付の請求項によって限定されるものと解釈されたい。
階段状ソース／ドレイン領域を有する汎用トランジスタを示す側面断面図である。
トランジスタのチャネルに伸長ひずみを示す側面断面図である。
トランジスタのチャネルに圧縮ひずみを示す側面断面図である。
階段状ソース／ドレイン領域を有する汎用トランジスタの一部をより詳細に示す側面断面図である。
本発明の一実施形態に係る、トランジスタ製造工程を示すフローチャートである。
図３のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図３のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図３のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図３のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図３のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図３のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図３のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。
本発明の別の実施形態に係る、トランジスタ製造工程を示すフローチャートである。
図５のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図５のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図５のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図５のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図５のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図５のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。
本発明のさらに別の実施形態に係る、トランジスタ製造工程を示すフローチャートである。
図７のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図７のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図７のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図７のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図７のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。 図７のフローチャートに示したトランジスタ製造工程の一段階を示す側面断面図である。
トランジスタを備える集積回路を示す概略図である。
本発明の一実施形態に係るシステムを示すブロック図である。

Claims (29)

  1. デバイスであって、
    一の上面と第１階段状ソース／ドレイン用リセスおよび第２階段状ソース／ドレイン用リセスを有する一の基板と、
    前記第１階段状ソース／ドレイン用リセス内に設けられた一の第１階段状ソース／ドレイン領域と、
    前記第２階段状ソース／ドレイン用リセス内に設けられた一の第２階段状ソース／ドレイン領域と
    を備え、
    前記第１階段状ソース／ドレイン用リセスおよび前記第２階段状ソース／ドレイン用リセスはそれぞれ、前記基板の前記上面から下方に一の第１の深さを持つ一の第１階段部分と、前記基板の前記上面から下方に一の第２の深さを持つ一の第２階段部分とを有し、前記第２の深さは前記第１の深さよりも深く、
    前記第１階段状ソース／ドレイン用リセスの前記第１階段部分と前記第２階段状ソース／ドレイン用リセスの前記第１階段部分の間の一の最短距離は、前記第１階段状ソース／ドレイン用リセスの前記第２階段部分と前記第２階段状ソース／ドレイン用リセスの前記第２階段部分の間の一の最短距離よりも短い
    デバイス。
  2. 前記基板は一の第１格子間隙を持つ一の第１半導体材料を含み、前記第１階段状ソース／ドレイン領域および前記第２階段状ソース／ドレイン領域は一の第２格子間隙を持つ一の第２半導体材料を含み、前記基板内の、前記基板の前記上面に隣接し且つ前記第１階段状ソース／ドレイン領域および前記第２階段状ソース／ドレイン領域の間にある、一のチャネルに一のひずみを生じさせるべく、前記第１格子間隙と前記第２格子間隙は互いに異なる
    請求項１に記載のデバイス。
  3. 前記基板はシリコンを含み、前記第１階段状ソース／ドレイン領域および前記第２階段状ソース／ドレイン領域はシリコンゲルマニウムを含む
    請求項２に記載のデバイス。
  4. 前記基板の前記上面に隣接し、前記第１階段状ソース／ドレイン領域および前記第２階段状ソース／ドレイン領域の間に存在する、前記基板内の一のチャネルと、前記チャネルの上方に位置するように前記基板の上に設けられる、一の幅を有する一のゲートとをさらに備え、前記第１階段状ソース／ドレイン用リセスの前記第１階段部分と前記第２階段状ソース／ドレイン用リセスの前記第１階段部分の間の前記最短距離は、前記ゲートの前記幅と略等しいか前記ゲートの前記幅よりも小さい
    請求項１に記載のデバイス。
  5. 前記第１階段状ソース／ドレイン用リセスの前記第１階段部分と前記第２階段状ソース／ドレイン用リセスの前記第１階段部分の間の前記最短距離は、前記ゲートの前記幅とほぼ同じ長さと前記ゲートの前記幅の約半分の間にある
    請求項４に記載のデバイス。
  6. 前記第１の深さは、前記ゲートの前記幅の約４分の１と前記ゲートの前記幅の約４分の３の間にある
    請求項４に記載のデバイス。
  7. 前記第２の深さは、前記第１の深さの約３倍と前記第１の深さの約６倍の間にある
    請求項４に記載のデバイス。
  8. 前記第１階段状ソース／ドレイン用リセスの前記第２階段部分と前記第２階段状ソース／ドレイン用リセスの前記第２階段部分の間の前記最短距離は、前記ゲートの前記幅の約１．５倍と前記ゲートの前記幅とほぼ等しい長さの間にある
    請求項４に記載のデバイス。
  9. 前記ゲートの各側面に一の第１スペーサ層をさらに備え、前記ゲートは前記２つの第１スペーサ層の間に設けられ、各第１スペーサ層上に一の第２スペーサ層をさらに備え、各第１スペーサ層が一の第２スペーサ層と前記ゲートの間に設けられる
    請求項４に記載のデバイス。
  10. デバイスであって、
    一の基板と、
    一の第１階段部分と一の第２階段部分を有する一の第１階段状ソース／ドレインと、
    一の第１階段部分と一の第２階段部分を有する一の第２階段状ソース／ドレインと
    を備え、
    前記第１ソース／ドレインの前記第１階段部分と前記第２ソース／ドレインの前記第１階段部分の間には一の第１の幅があり、前記第１ソース／ドレインの前記第２階段部分と前記第２ソース／ドレインの前記第２階段部分の間には、前記第１の幅とは異なる、一の第２の幅がある
    デバイス。
  11. 前記第１階段状ソース／ドレインと前記第２階段状ソース／ドレインは、少なくとも部分的に、前記基板内に設けられた、第１階段状リセス内および第２階段状リセス内に形成されている
    請求項１０に記載のデバイス。
  12. 前記基板は一の第１格子間隙を持つ一の第１半導体材料を含み、前記第１階段状ソース／ドレインおよび前記第２階段状ソース／ドレインは一の第２格子間隙を持つ一の第２半導体材料を含み、前記第１ソース／ドレインおよび前記第２ソース／ドレインの間にある一のチャネルに一のひずみを生じさせるべく、前記第１格子間隙と前記第２格子間隙は互いに異なる
    請求項１０に記載のデバイス。
  13. 前記チャネルの上方に位置するように前記基板の一の上面の上に設けられた、一の幅を有する一のゲートをさらに備え、前記第１階段状ソース／ドレインの前記第１階段部分と前記第２階段状ソース／ドレインの前記第１階段部分の間の前記最短距離は、前記ゲートの前記幅と略等しいか前記ゲートの前記幅よりも小さい
    請求項１２に記載のデバイス。
  14. 前記第１階段部分は、前記ゲートの前記幅の約４分の１と前記ゲートの前記幅の約４分の３の間にある一の距離と等しい、一の第１の深さを有する
    請求項１３に記載のデバイス。
  15. 前記第２階段部分は、前記第１の深さの約３倍と前記第１の深さの約６倍の間にある一の距離と等しい、一の第２の深さを有する
    請求項１４に記載のデバイス。
  16. 前記基板の前記上面は、前記第１ソース／ドレインの上面および前記第２ソース／ドレインの上面よりも下方に位置する
    請求項１３に記載のデバイス。
  17. 前記ゲートの各側面に一の第１スペーサ層をさらに備え、前記ゲートは前記２つの第１スペーサ層の間に設けられ、各第１スペーサ層上に一の第２スペーサ層をさらに備え、各第１スペーサ層が一の第２スペーサ層と前記ゲートの間に設けられる
    請求項１３に記載のデバイス。
  18. 前記第１階段状ソース／ドレインおよび前記第２階段状ソース／ドレインはそれぞれ、前記第２半導体材料から形成される単一の層だけを有する
    請求項１２に記載のデバイス。
  19. 前記第１階段状ソース／ドレインおよび前記第２階段状ソース／ドレインはそれぞれ、前記第２半導体材料から形成される層を二層有し、前記第２半導体材料から形成される一の第１層は前記第２半導体材料から形成される一の第２層の上に設けられる
    請求項１２に記載のデバイス。
  20. 前記第１階段状ソース／ドレインおよび前記第２階段状ソース／ドレインはそれぞれ、前記第２半導体材料から形成される２つの不連続な領域を有し、前記第２半導体材料から形成される一の第１領域は前記チャネルに対してより近接しており、前記第２半導体材料から形成される一の第２領域は前記チャネルからより離れている
    請求項１２に記載のデバイス。
  21. 前記第１ソース／ドレインおよび前記第２ソース／ドレインはそれぞれ、エピタキシャル材料層を２層有する
    請求項１０に記載のデバイス。
  22. 前記基板、前記第１階段状ソース／ドレインおよび前記第２階段状ソース／ドレインは一のトランジスタの一部で、当該トランジスタは一のマザーボードに接続された一のマイクロプロセッサの一部で、前記デバイスは前記マザーボードに集積化された一のグラフィクス処理部をさらに備える
    請求項１０に記載のデバイス。
  23. 方法であって、
    一の基板上に、一の基板の一の上面から上方向に延伸する第１側部と第２側部を有する一のゲートを形成することと、
    前記ゲートの前記複数の側部上に一の第１スペーサ群を形成することと、
    前記ゲートの前記複数の側部に隣接して、前記基板の前記上面から下方に一の第１の深さを持ち、前記ゲートの下方で一の第１の距離だけ互いから分離されている、一の第１リセス群を形成することと、
    前記ゲートの前記複数の側部に隣接して、前記基板の前記上面から下方に一の第２の深さを持ち、前記ゲートの下方で一の第２の距離だけ互いから分離されている、一の第２リセス群を形成することと
    を備え、
    前記第２の深さは前記第１の深さよりも浅く、前記第２の距離は前記第１の距離よりも短い
    方法。
  24. 前記第１リセス群および前記第２リセス群の内部に、第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成すること
    をさらに備える請求項２３に記載の方法。
  25. 第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成することは、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域をエピタキシャル成長させることを含む
    請求項２４に記載の方法。
  26. 前記基板は一の第１格子間隙を持つ一の第１半導体材料を含み、前記第１階段状ソース／ドレイン領域および前記第２階段状ソース／ドレイン領域は一の第２格子間隙を持つ一の第２半導体材料を含み、前記第１ソース／ドレインおよび前記第２ソース／ドレインの間の一のチャネルに一のひずみを生じさせるべく、前記第１格子間隙と前記第２格子間隙は互いに異なる
    請求項２４に記載の方法。
  27. 前記第１スペーサ群の上に一の第２スペーサ群を形成することをさらに備え、前記第１スペーサ群および前記第２スペーサ群を形成した後で前記第１リセス群を形成し、
    前記第１リセス群を形成した後で前記第２スペーサ群を除去することをさらに備え、
    前記第２スペーサ群を除去した後で前記第２リセス群を形成し、
    前記第２リセス群を形成した後で前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域を形成する
    請求項２４に記載の方法。
  28. 前記第１スペーサ群の上に一の第２スペーサ群を形成することをさらに備え、前記第１スペーサ群および前記第２スペーサ群を形成した後で前記第１リセス群を形成し、
    前記第１リセス群に含まれる各リセス内において一の第１エピタキシャルソース／ドレイン層を形成することをさらに備え、
    前記第１エピタキシャルソース／ドレイン層を形成した後で、前記第２スペーサ群を除去することをさらに備え、
    前記第２スペーサ群を除去した後で前記第２リセス群を形成し、
    前記第２リセス群に含まれる各リセス内において一の第２エピタキシャルソース／ドレイン層を形成することをさらに備える
    請求項２３に記載の方法。
  29. 前記第１リセス群を形成する前に、前記第２リセス群に含まれる各リセス内に一の第１エピタキシャルソース／ドレイン層を形成することをさらに備え、
    前記第１エピタキシャルソース／ドレイン層を形成した後で、前記第１スペーサ群の上に一の第２スペーサ群を形成することをさらに備え、前記第１スペーサ群および前記第２スペーサ群が形成された後で前記第１リセス群が形成され、
    前記第１リセス群に含まれる各リセス内に一の第２エピタキシャルソース／ドレイン層を形成することをさらに備える
    請求項２３に記載の方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012510720A (ja) * 2008-12-11 2012-05-10 インテル コーポレイション 歪み半導体デバイス用のゲルマニウム含有量が漸次変化した高ゲルマニウム化合物膜
JP2012514317A (ja) * 2008-12-31 2012-06-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 段階的な形状の構造を有する埋め込み歪誘起材質を伴うトランジスタ
JP2017532757A (ja) * 2014-09-19 2017-11-02 インテル・コーポレーション マイクロエレクトロニクストランジスタにおいてリークを低減するために、ドープされたサブ構造体を作成するための装置及び方法
US10290709B2 (en) 2014-09-19 2019-05-14 Intel Corporation Apparatus and methods to create an indium gallium arsenide active channel having indium rich surfaces
JP2019192907A (ja) * 2018-04-26 2019-10-31 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 低誘電膜の形成方法及び半導体素子の形成方法
US10559683B2 (en) 2014-09-19 2020-02-11 Intel Corporation Apparatus and methods to create a buffer to reduce leakage in microelectronic transistors

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7438760B2 (en) * 2005-02-04 2008-10-21 Asm America, Inc. Methods of making substitutionally carbon-doped crystalline Si-containing materials by chemical vapor deposition
JP4369379B2 (ja) * 2005-02-18 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4867176B2 (ja) * 2005-02-25 2012-02-01 ソニー株式会社 半導体装置の製造方法
CN100442476C (zh) 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
JP2007165817A (ja) * 2005-11-18 2007-06-28 Sony Corp 半導体装置およびその製造方法
US7943471B1 (en) * 2006-05-15 2011-05-17 Globalfoundries Inc. Diode with asymmetric silicon germanium anode
US8278176B2 (en) * 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7541239B2 (en) * 2006-06-30 2009-06-02 Intel Corporation Selective spacer formation on transistors of different classes on the same device
US7687364B2 (en) 2006-08-07 2010-03-30 Intel Corporation Low-k isolation spacers for conductive regions
JP5070779B2 (ja) * 2006-09-21 2012-11-14 ソニー株式会社 半導体装置の製造方法および半導体装置
US7504301B2 (en) * 2006-09-28 2009-03-17 Advanced Micro Devices, Inc. Stressed field effect transistor and methods for its fabrication
US7750338B2 (en) * 2006-12-05 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-SiGe epitaxy for MOS devices
CN101226899A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构
US7737468B2 (en) * 2007-05-21 2010-06-15 Infineon Technologies Ag Semiconductor devices having recesses filled with semiconductor materials
US20080303060A1 (en) * 2007-06-06 2008-12-11 Jin-Ping Han Semiconductor devices and methods of manufacturing thereof
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
US9209088B2 (en) * 2007-08-01 2015-12-08 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
CN101364545B (zh) 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
JP5200476B2 (ja) * 2007-09-27 2013-06-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2010010587A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 半導体素子及び半導体素子の製造方法
KR101107204B1 (ko) * 2008-12-29 2012-01-25 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
US8558289B2 (en) * 2009-07-30 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors having a composite strain structure, integrated circuits, and fabrication methods thereof
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
KR101315473B1 (ko) * 2009-12-07 2013-10-04 성균관대학교산학협력단 전이 박막트랜지스터 및 그의 제조방법
US8405160B2 (en) * 2010-05-26 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strained source/drain structures
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
CN102376753A (zh) * 2010-08-24 2012-03-14 中芯国际集成电路制造(上海)有限公司 一种硅锗源/漏结构及其制造方法
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102403227B (zh) * 2010-09-17 2013-10-23 中芯国际集成电路制造(北京)有限公司 台阶状硅锗源/漏结构的制造方法
US8405155B2 (en) 2010-09-23 2013-03-26 United Microelectronics Corp. Semiconductor structure with gate structure, source/drain region and recess filling with epitaxial layer
US8835982B2 (en) 2011-02-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
US8482079B2 (en) 2011-06-15 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US9076817B2 (en) 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
CN103594363A (zh) * 2012-08-14 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
CN103794558B (zh) * 2012-10-29 2016-06-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN103871889A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其形成方法
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US9412842B2 (en) 2013-07-03 2016-08-09 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US9099423B2 (en) 2013-07-12 2015-08-04 Asm Ip Holding B.V. Doped semiconductor films and processing
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
US9214514B2 (en) * 2013-11-14 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming semiconductor device having stable dislocation profile
US9853154B2 (en) 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US10164107B2 (en) 2014-01-24 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with laterally extended portion
KR102170856B1 (ko) * 2014-02-19 2020-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105304481A (zh) * 2014-06-10 2016-02-03 联华电子股份有限公司 半导体元件及其制作方法
CN104409505A (zh) * 2014-11-26 2015-03-11 上海华力微电子有限公司 嵌入式锗硅器件及其制作方法
CN104409352B (zh) * 2014-11-26 2017-05-24 上海华力微电子有限公司 嵌入式锗硅器件的制作方法
TWI637514B (zh) 2015-04-24 2018-10-01 聯華電子股份有限公司 半導體結構及其製作方法
US9793400B2 (en) 2015-10-12 2017-10-17 International Business Machines Corporation Semiconductor device including dual-layer source/drain region
CN106816379B (zh) 2015-11-27 2021-09-07 联华电子股份有限公司 具有外延结构的半导体元件及其制作方法
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
US9935186B1 (en) 2016-09-21 2018-04-03 International Business Machines Corporation Method of manufacturing SOI lateral Si-emitter SiGe base HBT
US10297675B1 (en) * 2017-10-27 2019-05-21 Globalfoundries Inc. Dual-curvature cavity for epitaxial semiconductor growth
US10355104B2 (en) 2017-10-27 2019-07-16 Globalfoundries Inc. Single-curvature cavity for semiconductor epitaxy
CN113611736B (zh) 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153688A (ja) * 1994-09-13 1996-06-11 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2003109969A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及びその製造方法
US20030080361A1 (en) * 2001-11-01 2003-05-01 Anand Murthy Semiconductor transistor having a stressed channel
JP2006502573A (ja) * 2002-10-07 2006-01-19 インフィネオン テクノロジーズ アクチエンゲゼルシャフト ソース／ドレイン部分絶縁部を有する電界効果トランジスタ、および、その製造方法
JP2006186240A (ja) * 2004-12-28 2006-07-13 Fujitsu Ltd 半導体装置およびその製造方法
JP2006521026A (ja) * 2003-03-07 2006-09-14 アンバーウェーブ システムズ コーポレイション シャロートレンチアイソレーションプロセス
JP2006524428A (ja) * 2003-04-24 2006-10-26 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 低融点材料で形成する拡張部を備える半導体デバイス

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034830A (ko) 1994-04-29 1995-12-28 빈센트 비. 인그라시아 전계 효과 트랜지스터 및 이 트랜지스터의 제조 방법
US5710450A (en) 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US6121100A (en) 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
US7629028B2 (en) 1999-03-19 2009-12-08 Battelle Memorial Insitute Methods of making monolayers
KR100332106B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
US6541343B1 (en) * 1999-12-30 2003-04-01 Intel Corporation Methods of making field effect transistor structure with partially isolated source/drain junctions
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
JP2001244469A (ja) * 2000-03-02 2001-09-07 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6368926B1 (en) 2000-03-13 2002-04-09 Advanced Micro Devices, Inc. Method of forming a semiconductor device with source/drain regions having a deep vertical junction
KR100406537B1 (ko) * 2001-12-03 2003-11-20 주식회사 하이닉스반도체 반도체장치의 제조 방법
FR2838237B1 (fr) 2002-04-03 2005-02-25 St Microelectronics Sa Procede de fabrication d'un transistor a effet de champ a grille isolee a canal contraint et circuit integre comprenant un tel transistor
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US7045408B2 (en) 2003-05-21 2006-05-16 Intel Corporation Integrated circuit with improved channel stress properties and a method for making it
US20040262683A1 (en) 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153688A (ja) * 1994-09-13 1996-06-11 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2003109969A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及びその製造方法
US20030080361A1 (en) * 2001-11-01 2003-05-01 Anand Murthy Semiconductor transistor having a stressed channel
JP2006502573A (ja) * 2002-10-07 2006-01-19 インフィネオン テクノロジーズ アクチエンゲゼルシャフト ソース／ドレイン部分絶縁部を有する電界効果トランジスタ、および、その製造方法
JP2006521026A (ja) * 2003-03-07 2006-09-14 アンバーウェーブ システムズ コーポレイション シャロートレンチアイソレーションプロセス
JP2006524428A (ja) * 2003-04-24 2006-10-26 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 低融点材料で形成する拡張部を備える半導体デバイス
JP2006186240A (ja) * 2004-12-28 2006-07-13 Fujitsu Ltd 半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012510720A (ja) * 2008-12-11 2012-05-10 インテル コーポレイション 歪み半導体デバイス用のゲルマニウム含有量が漸次変化した高ゲルマニウム化合物膜
JP2012514317A (ja) * 2008-12-31 2012-06-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 段階的な形状の構造を有する埋め込み歪誘起材質を伴うトランジスタ
JP2017532757A (ja) * 2014-09-19 2017-11-02 インテル・コーポレーション マイクロエレクトロニクストランジスタにおいてリークを低減するために、ドープされたサブ構造体を作成するための装置及び方法
US10290709B2 (en) 2014-09-19 2019-05-14 Intel Corporation Apparatus and methods to create an indium gallium arsenide active channel having indium rich surfaces
US10559683B2 (en) 2014-09-19 2020-02-11 Intel Corporation Apparatus and methods to create a buffer to reduce leakage in microelectronic transistors
JP2019192907A (ja) * 2018-04-26 2019-10-31 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 低誘電膜の形成方法及び半導体素子の形成方法
JP7256675B2 (ja) 2018-04-26 2023-04-12 三星電子株式会社 低誘電膜の形成方法及び半導体素子の形成方法

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