KR20110105575A - 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자 - Google Patents

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Abstract

반도체소자 형성방법을 제공한다. 먼저, 제 1 영역 및 상기 제 1 영역에 인접한 제 2 영역을 갖는 반도체기판을 준비한다. 상기 제 2 영역을 덮고 상기 제 1 영역을 노출하는 희생패턴을 형성한다. 선택적 에피택셜 성장(SEG) 공정을 이용하여 상기 제 1 영역 상에 패시티드 측벽(faceted sidewall)을 갖는 캐핑막(capping layer)을 형성한다. 상기 패시티드 측벽은 상기 희생패턴과 분리된다. 상기 희생패턴을 제거한다. 상기 반도체기판에 불순물이온들을 주입한다.

Description

패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자{Method of forming semiconductor device having faceted semiconductor pattern and related device}
본 발명은 반도체소자 및 그 형성방법에 관한 것으로, 특히 패시티드 반도체패턴(faceted semiconductor pattern)을 갖는 반도체소자 형성방법 및 관련된 소자에 관한 것이다.
트랜지스터의 전기적 특성을 향상하기 위한 다양한 연구가 진행되고 있다. 그런데 PMOS 트랜지스터의 경우 소스/드레인 영역 및 엘디디(lightly doped drain; LDD) 영역의 위치를 제어하는데 여러 가지 난관에 봉착하게 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 우수한 전기적 특성을 갖는 반도체소자의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체소자 형성방법을 제공한다. 먼저, 제 1 영역 및 상기 제 1 영역에 인접한 제 2 영역을 갖는 반도체기판을 준비한다. 상기 제 2 영역을 덮고 상기 제 1 영역을 노출하는 희생패턴을 형성한다. 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 제 1 영역 상에 패시티드 측벽(faceted sidewall)을 갖는 캐핑막(capping layer)을 형성한다. 상기 패시티드 측벽(faceted sidewall)은 상기 희생패턴과 분리된다. 상기 희생패턴을 제거한다. 상기 반도체기판에 불순물이온들을 주입한다.
몇몇 실시 예에 있어서, 상기 패시티드 측벽(faceted sidewall)은 상기 반도체기판의 주 표면에 대하여 50도 내지 59도의 교각을 이루도록 형성할 수 있다. 나아가서, 상기 패시티드 측벽(faceted sidewall)은 상기 반도체기판의 주 표면에 대하여 51도 내지 55도의 교각을 이루도록 형성할 수도 있다. 이에 더하여, 상기 캐핑막(capping layer)은 상기 희생패턴과 분리되도록 형성할 수 있다.
다른 실시 예에 있어서, 상기 캐핑막(capping layer)을 형성하는 것은 싸이클릭 에스이지 공정(Cyclic SEG process)을 1회 또는 다수 회 수행하는 것을 포함할 수 있다. 상기 싸이클릭 에스이지 공정(Cyclic SEG process)은 상기 반도체기판에 실리콘소스 가스, B2H6, H2, 및 HCl을 공급하여 반도체막을 형성하고, 상기 반도체막을 갖는 상기 반도체기판 상에 H2 를 공급하여 퍼지(purge)하고, 상기 반도체막을 갖는 상기 반도체기판 상에 H2 및 HCl을 함유하는 선택적 에칭가스(selective etching gas)를 공급하는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 캐핑막(capping layer)을 형성하는 것은 상기 반도체기판에 실리콘소스 가스, B2H6, H2, 및 HCl을 공급하는 것을 포함할 수 있다.
또한, 본 발명의 실시 예들은, 다른 반도체소자의 형성방법을 제공한다. 반도체기판에 게이트 전극을 형성한다. 상기 게이트 전극의 측벽을 덮는 희생 스페이서를 형성한다. 상기 게이트 전극 및 상기 희생 스페이서에 인접한 상기 반도체기판에 트렌치를 형성한다. 상기 트렌치를 채우는 리세스드 소스/드레인(recessed source/drain)을 형성한다. 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술을 이용하여 상기 리세스드 소스/드레인 상에 패시티드 측벽(faceted sidewall)을 갖는 캐핑막(capping layer)을 형성한다. 상기 패시티드 측벽(faceted sidewall)은 상기 희생 스페이서와 분리된다. 상기 희생 스페이서를 제거한다. 상기 반도체기판에 불순물이온들을 주입한다.
몇몇 실시 예에 있어서, 상기 희생 스페이서는 "L" 모양으로 형성할 수 있다.
다른 실시 예에 있어서, 상기 리세스드 소스/드레인은 B(boron)을 함유하는 SiGe 막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 패시티드 측벽(faceted sidewall)은 상기 반도체기판의 주 표면에 대하여 50도 내지 59도의 교각을 이루도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 캐핑막(capping layer)은 B(boron)을 함유하는 단결정 Si 막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 캐핑막(capping layer)을 형성하는 것은 싸이클릭 에스이지 공정(Cyclic SEG process)을 1회 또는 다수 회 수행하는 것을 포함할 수 있다. 상기 싸이클릭 에스이지 공정(Cyclic SEG process)은 상기 반도체기판에 실리콘소스 가스, B2H6, H2, 및 HCl을 공급하여 반도체막을 형성하고, 상기 반도체막을 갖는 상기 반도체기판 상에 H2 를 공급하여 퍼지(purge)하고, 상기 반도체막을 갖는 상기 반도체기판 상에 H2 및 HCl을 함유하는 선택적 에칭가스(selective etching gas)를 공급하는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 캐핑막(capping layer)을 형성하는 것은 상기 반도체기판에 실리콘소스 가스, B2H6, H2, 및 HCl을 공급하는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 반도체기판에 불순물이온들을 주입하는 것은 상기 게이트전극을 이온주입마스크로 사용하여 상기 반도체기판에 엘디디(LDD)를 형성하고, 상기 게이트전극을 이온주입마스크로 사용하여 상기 반도체기판에 헤일로(halo)를 형성하는 것을 포함할 수 있다. 상기 반도체기판은 제 1 도전형 불순물이온들을 구비하고, 상기 엘디디(LDD)는 상기 제 1 도전형과 다른 제 2 도전형 불순물이온들을 구비하며, 상기 헤일로(halo)는 상기 제 1 도전형 불순물이온들을 구비할 수 있다.
또 다른 실시 예에 있어서, 상기 엘디디(LDD) 및/또는 상기 헤일로(halo)를 형성하기 전에, 상기 게이트전극의 측벽에 오프셋 스페이서(offset spacer)를 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 캐핑막(capping layer)에 금속실리사이드막을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 캐핑막(capping layer)은 상기 리세스드 소스/드레인 보다 좁은 폭을 갖도록 형성할 수 있다.
더 나아가서, 본 발명의 실시 예들은, 또 다른 반도체소자의 형성방법을 제공한다. n형 불순물이온들을 갖는 반도체기판에 게이트전극을 형성한다. 상기 게이트전극의 측벽에 희생스페이서를 형성한다. 상기 희생스페이서에 인접한 상기 반도체기판에 트렌치를 형성한다. 상기 트렌치를 채우는 반도체 막을 형성한다. 상기 반도체 막은 p형 불순물이온들을 함유한다. 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 반도체 막 상에 패시티드 측벽(faceted sidewall)을 갖는 캐핑막(capping layer)을 형성한다. 상기 패시티드 측벽(faceted sidewall)은 상기 희생스페이서와 분리된다. 상기 캐핑막(capping layer)은 B(boron)을 함유하는 단결정 Si 막으로 형성한다. 상기 희생스페이서를 제거한다. 상기 게이트전극을 이온주입마스크로 사용하여 상기 반도체기판에 상기 p형 불순물이온들을 주입하여 엘디디(LDD)를 형성한다. 상기 게이트전극을 이온주입마스크로 사용하여 상기 반도체기판에 상기 n형 불순물이온들을 주입하여 헤일로(halo)를 형성한다.
다른 실시 예에 있어서, 상기 패시티드 측벽(faceted sidewall)은 상기 반도체기판의 주 표면에 대하여 50도 내지 59도의 교각을 이루도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 엘디디(LDD) 및 상기 헤일로(halo)를 형성하기 전에, 상기 게이트전극의 측벽에 오프셋 스페이서(offset spacer)를 형성할 수 있다.
본 발명의 실시 예들에 따르면, 리세스드 소스/드레인 상에 패시티드 측벽(faceted sidewall)을 갖는 캐핑막(capping layer)이 제공된다. 상기 패시티드 측벽은 엘디디(LDD) 및/또는 헤일로(halo)를 형성하는데 필요한 충분한 여유공간을 제공하는 역할을 할 수 있다. 결과적으로, 우수한 전기적 특성을 갖는 반도체소자를 구현할 수 있다.
도 1 내지 도 9는 본 발명의 제 1 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 본 발명의 제 1 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 공정흐름도들이다.
도 12 내지 도 15는 도 5의 K 영역을 상세히 보여주는 부분확대도들이다.
도 16 내지 도 20은 본 발명의 제 2 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 21 내지 도 24는 본 발명의 제 3 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 25 및 도 26은 본 발명의 제 4 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 27 은 본 발명의 제 5 실시 예에 따른 전자시스템의 구성도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[실시예 1]
도 1 내지 도 9는 본 발명의 제 1 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다. 도 10 및 도 11은 본 발명의 제 1 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 공정흐름도들이고, 도 12 내지 도 15는 도 5의 K 영역을 상세히 보여주는 부분확대도들이다.
도 1을 참조하면, 전면(21F) 및 후면(21B)을 갖는 반도체기판(21)을 제공할 수 있다. 상기 반도체기판(21)에 활성영역(22)을 한정하는 소자분리막(23)을 형성할 수 있다. 상기 활성영역(22)을 가로지르는 게이트 전극(26) 및 게이트 유전막(25)을 형성할 수 있다. 상기 게이트 전극(26) 상에 버퍼산화막(27) 및 마스크질화막(28)이 잔존할 수 있다.
상기 반도체기판(21)은 제 1 도전형 불순물이온들을 갖는 실리콘웨이퍼일 수 있다. 여기서 상기 제 1 도전형은 n형 또는 p형일 수 있다. 이 경우에, n형 불순물이온들은 As(arsenic), 또는 P(phosphorus) 일 수 있으며, p형 불순물이온들은 B(boron) 일 수 있다. 그리고 본 발명의 제 1 실시 예에서 상기 반도체기판(21)은 상기 n형 불순물이온들을 갖는 실리콘웨이퍼인 경우를 상정하여 설명하기로 한다. 상기 전면(21F)은 주 표면으로 명명할 수 있다. 상기 전면(21F) 및 상기 후면(21B)은 서로 평행할 수 있다.
상기 소자분리막(23)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(23)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 게이트 유전막(25)은 상기 게이트 전극(26) 및 상기 반도체기판(21) 사이에 개재될 수 있다. 상기 게이트 유전막(25)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-K dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 게이트 전극(26)은 폴리실리콘막으로 형성할 수 있다.
상기 버퍼산화막(27) 및 상기 마스크질화막(28)은 하드마스크패턴을 구성할 수 있다. 상기 하드마스크패턴은 상기 게이트 전극(26) 상에 잔존할 수 있다. 상기 버퍼산화막(27)은 실리콘산화막으로 형성할 수 있다. 상기 마스크질화막(28)은 실리콘질화막으로 형성할 수 있다. 도시된 바와 같이, 상기 게이트 전극(26)은 상기 반도체기판(21) 상에 여러 개 서로 평행하게 형성할 수 있다.
도 2를 참조하면, 상기 게이트 전극(26)의 측벽을 덮는 제 1 희생스페이서(33) 및 제 2 희생스페이서(34)를 형성할 수 있다. 여기서, 상기 활성영역(22)은 제 1 영역(22A) 및 제 2 영역(22B)으로 구분할 수 있다. 상기 제 1 영역(22A) 및 상기 제 2 영역(22B)은 서로 인접할 수 있다. 상기 게이트 전극(26), 상기 제 1 희생스페이서(33) 및 상기 제 2 희생스페이서(34)는 상기 제 2 영역(22B)을 덮을 수 있다. 반면, 상기 제 1 영역(22A)은 노출될 수 있다.
상기 제 1 희생스페이서(33) 및 상기 제 2 희생스페이서(34)는 서로 다른 식각선택비를 갖는 물질막으로 형성할 수 있다. 몇몇 실시 예에서, 상기 제 1 희생스페이서(33)는 실리콘질화막으로 형성할 수 있으며, 상기 제 2 희생스페이서(34)는 실리콘산화막으로 형성할 수 있다. 상기 제 1 희생스페이서(33)는 상기 게이트 전극(26)의 측벽을 덮고 상기 제 2 영역(22B)을 덮을 수 있다. 이 경우에, 상기 제 1 희생스페이서(33)는 "L" 모양 일 수 있다. 상기 제 2 희생스페이서(34)는 상기 제 1 희생스페이서(33)의 외측을 덮을 수 있다. 상기 제 2 희생스페이서(34)의 바닥은 상기 제 1 희생스페이서(33)에 접촉할 수 있다.
도 3을 참조하면, 상기 제 1 희생스페이서(33), 상기 제 2 희생스페이서(34), 상기 게이트 전극(26), 상기 버퍼산화막(27), 및 상기 마스크질화막(28)을 식각마스크로 사용하여 상기 반도체기판(21)에 트렌치(35T)를 형성할 수 있다.
상기 트렌치(35T)는 이방성식각 공정을 사용하여 형성할 수 있다. 상기 트렌치(35T)는 하부의 폭이 상부보다 좁은 모양 또는 하부의 폭이 상부보다 넓은 모양과 같이 다양하게 형성할 수 있으나 간략한 설명을 위하여 하부의 폭이 상부와 실질적으로 동일한 경우를 상정하여 설명하기로 한다.
계속하여, 상기 트렌치(35T)를 갖는 상기 반도체기판(21)을 프리크리닝(pre-cleaning)할 수 있다. 상기 프리크리닝(pre-cleaning)은 습식세정공정을 이용하여 수행할 수 있다. 이 경우에, 상기 제 2 희생스페이서(34)는 상기 프리크리닝에 의하여 제거될 수 있으며, 상기 제 1 희생스페이서(33)는 상기 제 2 영역(22B) 상에 보존될 수 있다.
도 4를 참조하면, 상기 트렌치(35T)를 갖는 상기 반도체기판(21)을 에피택셜 공정챔버(epitaxial process chamber)에 수납하고 프리베이크(prebake)를 수행할 수 있다. 상기 프리베이크(prebake)는 GeH4 및 HCl 을 공급하는 분위기에서 수행할 수 있다.
계속하여, 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술을 이용하여 상기 트렌치(35T)를 채우는 리세스드 소스/드레인(recessed source/drain: 35)을 형성할 수 있다. 상기 리세스드 소스/드레인(35)은 상기 제 1 도전형과 다른 제 2 도전형 불순물이온들을 함유하는 반도체막으로 형성할 수 있다. 상기 제 1 도전형이 n형인 경우 상기 제 2 도전형은 p형일 수 있으며, 상기 제 1 도전형이 p형인 경우 상기 제 2 도전형은 n형일 수 있다. 이 경우에, n형 불순물이온들은 As(arsenic), 또는 P(phosphorus) 일 수 있으며, p형 불순물이온들은 B(boron) 일 수 있다. 그리고 본 발명의 제 1 실시 예에서 상기 반도체기판(21)은 상기 n형 불순물이온들을 갖는 실리콘웨이퍼이고, 상기 리세스드 소스/드레인(35)은 상기 p형 불순물이온들을 갖는 반도체막인 경우를 상정하여 설명하기로 한다.
상기 리세스드 소스/드레인(35)을 형성하는 것은 상기 에피택셜 공정챔버(epitaxial process chamber)에 실리콘소스 가스, B2H6, GeH4, H2, 및 HCl을 공급하는 것을 포함할 수 있다. 상기 실리콘소스 가스는 SiH4 일 수 있다. 이 경우에, 상기 리세스드 소스/드레인(35)은 B(boron)을 함유하는 SiGe 막 일 수 있다. 상기 리세스드 소스/드레인(35)의 상부표면은 상기 주 표면보다 낮은 레벨 또는 높은 레벨을 갖도록 형성할 수 있으나, 상기 리세스드 소스/드레인(35)의 상부표면이 상기 주 표면과 실질적으로 동일한 레벨을 갖도록 형성하는 경우를 상정하여 설명하기로 한다.
도 5를 참조하면, 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술을 이용하여 상기 리세스드 소스/드레인(35) 상에 캐핑막(capping layer; 37)을 형성할 수 있다. 상기 캐핑막(37)은 패시티드 측벽(faceted sidewall; 37F)을 구비할 수 있다. 상기 캐핑막(37)은 제 2 도전형 불순물이온들을 함유하는 반도체 막으로 형성할 수 있다. 이 경우에, 상기 캐핑막(37)은 패시티드 반도체패턴(faceted semiconductor pattern)으로 지칭할 수 있다.
상기 리세스드 소스/드레인(35)은 제 1폭(d1)을 구비할 수 있으며, 상기 캐핑막(37)은 제 2폭(d2)을 구비할 수 있고, 상기 캐핑막(37) 및 상기 제 1 희생스페이서(33) 사이는 제 3폭(d3)을 구비할 수 있다. 상기 패시티드 측벽(faceted sidewall; 37F)은 상기 반도체기판(21)의 상기 주 표면에 대하여 50도 내지 59도의 교각(θ)을 이루도록 형성할 수 있다. 몇몇 실시 예에서, 상기 패시티드 측벽(faceted sidewall; 37F)은 상기 반도체기판(21)의 상기 주 표면에 대하여 51도 내지 55도의 교각(θ)을 이루도록 형성할 수 있다.
결과적으로, 상기 패시티드 측벽(faceted sidewall; 37F)은 상기 제 1 희생스페이서(33)와 분리될 수 있다. 또한, 상기 제 2폭(d2)은 상기 제 1폭(d1)보다 좁을 수 있다. 더 나아가서, 상기 캐핑막(37)은 상기 제 1 희생스페이서(33)에서 상기 제 3폭(d3) 만큼 떨어지도록 형성할 수 있다. 상기 캐핑막(37)은 5nm-100nm 두께를 갖도록 형성할 수 있다.
여기서, 도 10 내지 도 15를 참조하여 상기 리세스드 소스/드레인(35) 및 상기 캐핑막(37)의 형성방법들을 더욱 상세히 설명하기로 한다.
도 10을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체소자의 형성방법은 트렌치(trench; 35T) 형성(S1), 프리크리닝(pre-cleaning; S2), 프리베이크(prebake; S3), 소스/드레인 형성(S4), 퍼지(purge; S5), 및 싸이클릭 에스이지 공정(Cyclic SEG process; 100)을 포함할 수 있다. 상기 싸이클릭 에스이지 공정(Cyclic SEG process; 100)은 캐핑막(capping layer; 37) 형성(S6), 퍼지(purge; S7), 에칭(etching: S8), 퍼지(purge; S9), 및 두께확인(S10)을 포함할 수 있다. 상기 프리베이크(prebake; S3) 내지 상기 싸이클릭 에스이지 공정(Cyclic SEG process; 100)은 동일 챔버 내에서 연속적으로 수행하는 인시츄(in-situ)공정일 수 있다. 즉, 상기 에피택셜 공정챔버(epitaxial process chamber) 내에 상기 반도체기판(21)을 수납한 후, 상기 프리베이크(prebake; S3) 내지 상기 싸이클릭 에스이지 공정(Cyclic SEG process; 100)을 연속적으로 수행할 수 있다. 상기 싸이클릭 에스이지 공정(Cyclic SEG process; 100)을 1회 또는 다수 회 수행하여 상기 캐핑막(37)의 두께 및 상기 패시티드 측벽(faceted sidewall; 37F)의 교각(θ)을 제어할 수 있다.
구체적으로, 상기 트렌치(trench; 35T) 형성(S1) 및 상기 프리크리닝(pre-cleaning; S2)은 도 3을 참조하여 설명한 것과 유사한 것일 수 있다. 상기 프리베이크(prebake; S3), 상기 소스/드레인 형성(S4), 및 상기 퍼지(purge; S5)는 도 4를 참조하여 설명한 것과 유사한 것일 수 있다. 여기서 상기 소스/드레인은 상기 리세스드 소스/드레인(35)에 해당할 수 있다. 즉, 본 발명의 제 1 실시 예에서 상기 소스/드레인은 B(boron)을 함유하는 SiGe 막 일 수 있다. 상기 퍼지(purge; S5)는 상기 에피택셜 공정챔버(epitaxial process chamber)에 H2 를 공급하여 수행할 수 있다.
도 10 및 도 12를 참조하면, 상기 싸이클릭 에스이지 공정(Cyclic SEG process; 100)은 상기 캐핑막(capping layer; 37) 형성(S6) 및 상기 퍼지(purge; S7)를 포함할 수 있다.
구체적으로, 상기 캐핑막(capping layer; 37) 형성(S6)은 상기 에피택셜 공정챔버(epitaxial process chamber)에 실리콘소스 가스, B2H6, H2, 및 HCl을 공급하는 것을 포함할 수 있다. 상기 실리콘소스 가스는 SiH4 일 수 있다. 상기 캐핑막(capping layer; 37) 형성(S6)은 상기 에피택셜 공정챔버(epitaxial process chamber)의 내부 온도 700℃ - 900℃ 하에서 수행할 수 있다. 그 결과, 상기 리세스드 소스/드레인(35) 상에 제 1 캐핑막(first capping layer; 37A)이 선택적으로 성장할 수 있다. 상기 제 1 캐핑막(first capping layer; 37A)은 B(boron)을 함유하는 단결정 Si 막 일 수 있다. 상기 퍼지(purge; S7)는 상기 에피택셜 공정챔버(epitaxial process chamber)에 H2 를 공급하여 수행할 수 있다.
도 10 및 도 13을 참조하면, 상기 에칭(etching: S8)은 상기 에피택셜 공정챔버(epitaxial process chamber)에 H2 및 HCl을 공급하여 수행할 수 있다. 상기 퍼지(purge; S9)는 상기 에피택셜 공정챔버(epitaxial process chamber)에 H2 를 공급하여 수행할 수 있다. 그 결과, 상기 제 1 캐핑막(first capping layer; 37A)은 부분적으로 식각되어 제 2 캐핑막(second capping layer; 37B)이 형성될 수 있다. 이에 따라, 상기 제 2 캐핑막(37B)은 상기 제 1 희생스페이서(33)와 분리될 수 있다.
이어서, 상기 제 2 캐핑막(37B)의 두께를 확인할 수 있다(S10).
도 10 및 도 14를 참조하면, 상기 싸이클릭 에스이지 공정(Cyclic SEG process; 100)을 반복하여 제 3 캐핑막(37C) 및 제 4 캐핑막(37D)을 형성할 수 있다. 상기 제 4 캐핑막(37D)은 상기 제 2 캐핑막(37B) 상에 보존될 수 있다. 상기 제 4 캐핑막(37D)은 상기 제 1 희생스페이서(33)와 분리될 수 있다.
도 10 및 도 15를 참조하면, 상기 싸이클릭 에스이지 공정(Cyclic SEG process; 100)을 다시 한번 반복하여 상기 제 4 캐핑막(37D) 상에 제 5 캐핑막(37E)을 형성할 수 있다. 상기 제 5 캐핑막(37E)은 상기 제 1 희생스페이서(33)와 분리될 수 있다. 차례로 층층이 쌓인 상기 제 2 캐핑막(37B), 상기 제 4 캐핑막(37D), 및 상기 제 5 캐핑막(37E)은 상기 캐핑막(37)을 구성할 수 있다. 상기 캐핑막(37)은 상기 패시티드 측벽(faceted sidewall; 37F)을 구비할 수 있다. 상기 캐핑막(37) 및 상기 제 1 희생스페이서(33) 사이에 갭(gap; 37G)이 형성될 수 있다.
상기 반도체기판(21)은 상기 전면(도 1의 21F) 및 상기 후면(도 1의 21B)을 정의할 수 있다. 상기 전면(21F)의 연장선은 상기 주 표면으로 명명할 수 있다. 본 발명자들의 몇몇 실험 예에 있어서, 상기 패시티드 측벽(faceted sidewall; 37F)은 상기 주 표면에 대하여 51도 내지 55도의 교각(θ)을 이루는 것으로 관찰되었다. 또한, 다수의 시편에 있어서 상기 패시티드 측벽(faceted sidewall; 37F)은 약 53도의 교각(θ)을 이루는 것으로 관찰되었다.
상기 캐핑막(37)은 B(boron)을 함유하는 단결정 Si 막 일 수 있다. 몇몇 다른 실시 예에서, 상기 캐핑막(37)은 SiC 막, 또는 SiGe 막 일 수 있다. 상기 캐핑막(37)의 상부표면은 상기 게이트유전막(25)보다 높은 레벨에 돌출되도록 형성할 수 있다.
도 11을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체소자의 형성방법은 트렌치(trench; 35T) 형성(S1), 프리크리닝(pre-cleaning; S2), 프리베이크(prebake; S3), 소스/드레인 형성(S4), 퍼지(purge; S5), 캐핑막(capping layer; 37) 형성(S16), 및 퍼지(purge; S17)를 포함할 수 있다. 상기 프리베이크(prebake; S3) 내지 상기 퍼지(purge; S17)는 동일 챔버 내에서 연속적으로 수행하는 인시츄(in-situ)공정일 수 있다. 즉, 상기 에피택셜 공정챔버(epitaxial process chamber) 내에 상기 반도체기판(21)을 수납한 후, 상기 프리베이크(prebake; S3) 내지 상기 퍼지(purge; S17)를 연속적으로 수행할 수 있다.
상기 트렌치(trench; 35T) 형성(S1) 내지 상기 퍼지(purge; S5)는 도 10을 참조하여 설명한 것과 실질적으로 동일할 수 있다. 상기 캐핑막(capping layer; 37) 형성(S16)은 상기 에피택셜 공정챔버(epitaxial process chamber)에 실리콘소스 가스, B2H6, H2, 및 HCl을 공급하는 것을 포함할 수 있다. 상기 실리콘소스 가스는 SiH4 일 수 있다. 그 결과, 상기 리세스드 소스/드레인(35) 상에 캐핑막(37)이 선택적으로 성장할 수 있다. 상기 캐핑막(37)은 B(boron)을 함유하는 단결정 Si 막 일 수 있다. 상기 퍼지(purge; S17)는 상기 에피택셜 공정챔버(epitaxial process chamber)에 H2 를 공급하여 수행할 수 있다. 상기 캐핑막(37)은 상기 패시티드 측벽(faceted sidewall; 37F)을 구비할 수 있다. 상기 캐핑막(37) 및 상기 제 1 희생스페이서(33) 사이에 갭(gap; 37G)이 형성될 수 있다. 본 발명자들의 몇몇 실험 예에 있어서, 상기 패시티드 측벽(faceted sidewall; 37F)은 상기 주 표면에 대하여 약 58도의 교각(θ)을 이루는 것으로 관찰되었다.
도 6을 참조하면, 상기 제 1 희생스페이서(33)를 제거하여 상기 게이트전극(26) 및 상기 캐핑막(37) 사이에 상기 활성영역(22)을 노출할 수 있다. 상기 제 1 희생스페이서(33)의 제거에는 H3PO4를 사용하는 에칭 공정이 적용될 수 있다. 상기 제 1 희생스페이서(33)를 제거하는 동안 상기 마스크질화막(28) 또한 제거될 수 있다. 이 경우에, 상기 버퍼산화막(27)은 상기 게이트전극(26) 상에 보존될 수 있다. 몇몇 실시 예에서, 상기 버퍼산화막(27) 또한 제거할 수 있다.
도 7을 참조하면, 상기 게이트전극(26)의 측벽을 덮는 제 1 스페이서(41)를 형성할 수 있다. 상기 제 1 스페이서(41)는 오프셋 스페이서(offset spacer)로 지칭할 수 있다. 상기 제 1 스페이서(41) 및 상기 캐핑막(37) 사이에 상기 활성영역(22)을 노출할 수 있다. 즉, 상기 제 1 스페이서(41)는 상기 캐핑막(37)과 떨어지도록 형성할 수 있다. 상기 활성영역(22)에 엘디디(lightly doped drain; LDD; 43) 및 헤일로(halo; 45)를 형성할 수 있다.
상기 제 1 스페이서(41)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 엘디디(LDD; 43)는 상기 제 1 스페이서(41) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 활성영역(22)에 상기 제 2 도전형 불순물이온들을 주입하여 형성할 수 있다. 상기 헤일로(halo; 45)는 상기 제 1 스페이서(41) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 활성영역(22)에 상기 제 1 도전형 불순물이온들을 주입하여 형성할 수 있다.
상기 엘디디(LDD; 43) 및 상기 헤일로(halo; 45)는 경사이온주입 공정을 이용하여 다양한 각도와 이온주입에너지로 수행할 수 있다. 상기 엘디디(LDD; 43) 및 상기 헤일로(halo; 45)는 상기 제 1 스페이서(41) 및 상기 캐핑막(37) 사이에 정렬될 수 있다. 상기 헤일로(halo; 45)는 상기 엘디디(LDD; 43)보다 낮은 레벨에 형성할 수 있다. 몇몇 다른 실시 예에서, 상기 엘디디(LDD; 43) 및/또는 상기 헤일로(halo; 45)는 상기 제 1 스페이서(41)보다 먼저 형성할 수도 있다. 이 경우에, 상기 엘디디(LDD; 43) 및/또는 상기 헤일로(halo; 45)는 상기 게이트전극(26) 및 상기 캐핑막(37) 사이에 정렬될 수 있다.
본 발명의 실시 예들에 따르면, 상기 패시티드 측벽(faceted sidewall; 37F)에 기인하여 상기 제 1 스페이서(41) 및 상기 캐핑막(37) 사이에 상기 엘디디(LDD; 43) 및/또는 상기 헤일로(halo; 45)를 형성하는데 필요한 충분한 여유공간을 제공할 수 있다.
도 8을 참조하면, 상기 제 1 스페이서(41)의 외 측을 덮는 제 2 스페이서(47)를 형성할 수 있다. 상기 제 1 스페이서(41), 상기 제 2 스페이서(47) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 반도체기판(21)에 상기 제 2 도전형 불순물이온들을 주입하여 고농도 불순물영역(35p)을 형성할 수 있다. 상기 엘디디(LDD; 43) 및 상기 헤일로(halo; 45)는 상기 제 1 스페이서(41) 및 상기 제 2 스페이서(47) 아래에 보존될 수 있다.
상기 제 2 스페이서(47)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 고농도 불순물영역(35p)은 상기 캐핑막(37) 및 상기 리세스드 소스/드레인(35) 내에 형성할 수 있다. 예를 들면, 상기 고농도 불순물영역(35p)은 상기 캐핑막(37) 및 상기 리세스드 소스/드레인(35)과 실질적으로 동일한 폭을 갖도록 형성할 수 있으며, 상기 고농도 불순물영역(35p)은 상기 리세스드 소스/드레인(35)의 바닥표면보다 높은 레벨에 형성할 수 있다.
몇몇 다른 실시 예에서, 상기 고농도 불순물영역(35p)은 상기 캐핑막(37) 및 상기 리세스드 소스/드레인(35)과 실질적으로 동일한 깊이와 폭을 갖도록 형성할 수 있으며, 상기 고농도 불순물영역(35p)은 상기 캐핑막(37) 및 상기 리세스드 소스/드레인(35)보다 큰 폭과 깊이를 갖도록 형성할 수도 있다.
도 9를 참조하면, 상기 버퍼산화막(27)을 제거하여 상기 게이트전극(26)을 노출할 수 있다. 상기 게이트전극(26) 및 상기 캐핑막(37)에 게이트 금속실리사이드막(26S) 및 드레인 금속실리사이드막(37S)을 형성할 수 있다. 상기 게이트 금속실리사이드막(26S) 및 상기 드레인 금속실리사이드막(37S)은 NiSi, CoSi, TiSi, 또는 TaSi 일 수 있다. 상기 드레인 금속실리사이드막(37S)은 상기 캐핑막(37)의 표면을 따라 형성할 수 있다.
몇몇 실시 예에서, 상기 캐핑막(37)의 전부를 상기 드레인 금속실리사이드막(37S)으로 변환할 수 있다. 더 나아가서, 상기 리세스드 소스/드레인(35)의 일부영역 또한 상기 드레인 금속실리사이드막(37S)으로 변환할 수 있다.
[실시예 2]
도 16 내지 도 20은 본 발명의 제 2 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 반도체기판(21)에 활성영역(22)을 한정하는 소자분리막(23)을 형성할 수 있다. 상기 활성영역(22)을 가로지르는 게이트 전극(26) 및 게이트 유전막(25)을 형성할 수 있다. 상기 게이트 전극(26) 상에 버퍼산화막(27) 및 마스크질화막(28)이 잔존할 수 있다. 이하에서는 다른 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 게이트 전극(26)의 측벽을 덮는 희생스페이서(133)를 형성할 수 있다. 여기서, 상기 활성영역(22)은 제 1 영역(22A) 및 제 2 영역(22B)으로 구분할 수 있다. 상기 게이트 전극(26) 및 상기 희생스페이서(133)는 상기 제 2 영역(22B)을 덮을 수 있다. 상기 희생스페이서(133)는 실리콘질화막으로 형성할 수 있다.
상기 희생스페이서(133), 상기 게이트 전극(26), 상기 버퍼산화막(27), 및 상기 마스크질화막(28)을 식각마스크로 사용하여 상기 반도체기판(21)에 트렌치(135T)를 형성할 수 있다. 계속하여, 상기 트렌치(135T)를 갖는 상기 반도체기판(21)을 프리크리닝(pre-cleaning)할 수 있다. 상기 프리크리닝(pre-cleaning)은 습식세정공정을 이용하여 수행할 수 있다. 이 경우에, 상기 희생스페이서(133)는 상기 제 2 영역(22B) 상에 보존될 수 있다.
도 17을 참조하면, 상기 트렌치(135T)를 갖는 상기 반도체기판(21)을 에피택셜 공정챔버(epitaxial process chamber)에 수납하고 프리베이크(prebake)를 수행할 수 있다. 상기 프리베이크(prebake)는 GeH4 및 HCl 을 공급하는 분위기에서 수행할 수 있다.
계속하여, 선택적 에피택셜 성장(SEG) 기술을 이용하여 상기 트렌치(135T)를 채우는 리세스드 소스/드레인(recessed source/drain: 135)을 형성할 수 있다. 상기 리세스드 소스/드레인(135)은 상기 제 1 도전형과 다른 제 2 도전형 불순물이온들을 함유하는 반도체막으로 형성할 수 있다. 상기 제 2 도전형은 n형 또는 p형일 수 있다. 그리고 본 발명의 제 2 실시 예에서 상기 반도체기판(21)은 상기 n형 불순물이온들을 갖는 실리콘웨이퍼이고, 상기 리세스드 소스/드레인(135)은 상기 p형 불순물이온들을 갖는 반도체막인 경우를 상정하여 설명하기로 한다.
상기 리세스드 소스/드레인(135)을 형성하는 것은 상기 에피택셜 공정챔버(epitaxial process chamber)에 실리콘소스 가스, B2H6, GeH4, H2, 및 HCl을 공급하는 것을 포함할 수 있다. 상기 실리콘소스 가스는 SiH4 일 수 있다. 이 경우에, 상기 리세스드 소스/드레인(135)은 B(boron)을 함유하는 SiGe 막 일 수 있다. 상기 리세스드 소스/드레인(135)의 상부표면이 상기 주 표면보다 높은 레벨을 갖도록 형성하는 경우를 상정하여 설명하기로 한다.
이어서, 선택적 에피택셜 성장(SEG) 기술을 이용하여 상기 리세스드 소스/드레인(135) 상에 캐핑막(capping layer; 137)을 형성할 수 있다. 상기 캐핑막(137)은 도 10 내지 도 15를 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 상기 캐핑막(137)은 패시티드 측벽(faceted sidewall; 137F)을 구비할 수 있다. 상기 캐핑막(137)은 제 2 도전형 불순물이온들을 함유하는 반도체 막으로 형성할 수 있다. 이 경우에, 상기 캐핑막(137)은 패시티드 반도체패턴(faceted semiconductor pattern)으로 지칭할 수 있다.
상기 리세스드 소스/드레인(135)은 제 1폭(d1)을 구비할 수 있으며, 상기 캐핑막(137)은 제 2폭(d2)을 구비할 수 있고, 상기 캐핑막(137) 및 상기 희생스페이서(133) 사이는 제 3폭(d3)을 구비할 수 있다. 상기 패시티드 측벽(faceted sidewall; 137F)은 상기 반도체기판(21)의 상기 주 표면에 대하여 50도 내지 59도의 교각(θ)을 이루도록 형성할 수 있다. 몇몇 실시 예에서, 상기 패시티드 측벽(faceted sidewall; 137F)은 상기 반도체기판(21)의 상기 주 표면에 대하여 51도 내지 55도의 교각(θ)을 이루도록 형성할 수 있다.
결과적으로, 상기 패시티드 측벽(faceted sidewall; 137F)은 상기 희생스페이서(133)와 분리될 수 있다. 즉, 상기 캐핑막(137) 및 상기 희생스페이서(133) 사이에 갭(gap; 137G)이 형성될 수 있다. 또한, 상기 제 2폭(d2)은 상기 제 1폭(d1)보다 좁을 수 있다. 더 나아가서, 상기 캐핑막(137)은 상기 희생스페이서(133)에서 상기 제 3폭(d3) 만큼 떨어지도록 형성할 수 있다. 상기 캐핑막(137)은 5nm-100nm 두께를 갖도록 형성할 수 있다.
도 18을 참조하면, 상기 희생스페이서(133)를 제거하여 상기 게이트전극(26) 및 상기 캐핑막(137) 사이에 상기 활성영역(22)을 노출할 수 있다. 상기 게이트전극(26)의 측벽을 덮는 제 1 스페이서(141)를 형성할 수 있다. 상기 활성영역(22)에 엘디디(lightly doped drain; LDD; 143) 및 헤일로(halo; 145)를 형성할 수 있다.
상기 엘디디(LDD; 143)는 상기 제 1 스페이서(141) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 활성영역(22)에 상기 제 2 도전형 불순물이온들을 주입하여 형성할 수 있다. 상기 헤일로(halo; 145)는 상기 제 1 스페이서(141) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 활성영역(22)에 상기 제 1 도전형 불순물이온들을 주입하여 형성할 수 있다.
본 발명의 실시 예들에 따르면, 상기 패시티드 측벽(faceted sidewall; 137F)에 기인하여 상기 제 1 스페이서(141) 및 상기 캐핑막(137) 사이에 상기 엘디디(LDD; 143) 및/또는 상기 헤일로(halo; 145)를 형성하는데 필요한 충분한 여유공간을 제공할 수 있다.
도 19를 참조하면, 상기 제 1 스페이서(141)의 외 측을 덮는 제 2 스페이서(147)를 형성할 수 있다. 상기 제 1 스페이서(141), 상기 제 2 스페이서(147) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 반도체기판(21)에 상기 제 2 도전형 불순물이온들을 주입하여 고농도 불순물영역을 형성할 수 있다. 상기 고농도 불순물영역은 상기 캐핑막(137) 및 상기 리세스드 소스/드레인(135)과 실질적으로 동일한 깊이와 폭을 갖도록 형성할 수 있다. 상기 엘디디(LDD; 143) 및 상기 헤일로(halo; 145)는 상기 제 1 스페이서(141) 및 상기 제 2 스페이서(147) 아래에 보존될 수 있다.
도 20을 참조하면, 상기 버퍼산화막(27)을 제거하여 상기 게이트전극(26)을 노출할 수 있다. 상기 게이트전극(26) 및 상기 캐핑막(137)에 게이트 금속실리사이드막(26S) 및 드레인 금속실리사이드막(137S)을 형성할 수 있다. 상기 드레인 금속실리사이드막(137S)은 상기 캐핑막(37)의 표면을 따라 형성할 수 있다.
[실시예 3]
도 21 내지 도 24는 본 발명의 제 3 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 전면(21F) 및 후면(21B)을 갖는 반도체기판(21)을 제공할 수 있다. 상기 반도체기판(21)에 활성영역(22)을 한정하는 소자분리막(23)을 형성할 수 있다. 상기 활성영역(22)을 가로지르는 게이트 전극(26) 및 게이트 유전막(25)을 형성할 수 있다. 상기 게이트 전극(26) 상에 버퍼산화막(27) 및 마스크질화막(28)이 잔존할 수 있다. 상기 게이트 전극(26)의 측벽을 덮는 희생스페이서(133)를 형성할 수 있다. 상기 활성영역(22)은 제 1 영역(22A) 및 제 2 영역(22B)으로 구분할 수 있다. 상기 게이트 전극(26) 및 상기 희생스페이서(133)는 상기 제 2 영역(22B)을 덮을 수 있다. 이하에서는 다른 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 반도체기판(21)은 제 1 도전형 불순물이온들을 갖는 실리콘웨이퍼일 수 있다. 여기서 상기 제 1 도전형은 n형 또는 p형일 수 있다. 이 경우에, n형 불순물이온들은 As(arsenic), 또는 P(phosphorus) 일 수 있으며, p형 불순물이온들은 B(boron) 일 수 있다. 상기 전면(21F)은 주 표면으로 명명할 수 있다. 상기 전면(21F) 및 상기 후면(21B)은 서로 평행할 수 있다.
선택적 에피택셜 성장(SEG) 기술을 이용하여 상기 제 1 영역(22A) 상에 캐핑막(capping layer; 237)을 형성할 수 있다. 상기 캐핑막(237)은 도 10 내지 도 15를 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 상기 캐핑막(237)은 패시티드 측벽(faceted sidewall; 237F)을 구비할 수 있다. 상기 캐핑막(237)은 상기 제 1 도전형과 다른 제 2 도전형 불순물이온들을 함유하는 반도체 막으로 형성할 수 있다. 이 경우에, 상기 캐핑막(237)은 패시티드 반도체패턴(faceted semiconductor pattern)으로 지칭할 수 있다. 상기 제 1 도전형이 n형인 경우 상기 제 2 도전형은 p형일 수 있으며, 상기 제 1 도전형이 p형인 경우 상기 제 2 도전형은 n형일 수 있다. 몇몇 실시 예에서, 상기 캐핑막(237)은 B(boron)을 함유하는 단결정 Si 막 일 수 있다.
상기 제 1 영역(22A)은 제 1폭(d1)을 구비할 수 있으며, 상기 캐핑막(237)은 제 2폭(d2)을 구비할 수 있고, 상기 캐핑막(237) 및 상기 희생스페이서(133) 사이는 제 3폭(d3)을 구비할 수 있다. 상기 패시티드 측벽(faceted sidewall; 237F)은 상기 반도체기판(21)의 상기 주 표면에 대하여 50도 내지 59도의 교각(θ)을 이루도록 형성할 수 있다. 몇몇 실시 예에서, 상기 패시티드 측벽(faceted sidewall; 237F)은 상기 반도체기판(21)의 상기 주 표면에 대하여 51도 내지 55도의 교각(θ)을 이루도록 형성할 수 있다.
결과적으로, 상기 패시티드 측벽(faceted sidewall; 237F)은 상기 희생스페이서(133)와 분리될 수 있다. 즉, 상기 캐핑막(237) 및 상기 희생스페이서(133) 사이에 갭(gap; 237G)이 형성될 수 있다. 또한, 상기 제 2폭(d2)은 상기 제 1폭(d1)보다 좁을 수 있다. 더 나아가서, 상기 캐핑막(237)은 상기 희생스페이서(133)에서 상기 제 3폭(d3) 만큼 떨어지도록 형성할 수 있다. 상기 캐핑막(237)은 5nm-100nm 두께를 갖도록 형성할 수 있다.
도 22를 참조하면, 상기 희생스페이서(133)를 제거하여 상기 게이트전극(26) 및 상기 캐핑막(237) 사이에 상기 활성영역(22)을 노출할 수 있다. 상기 게이트전극(26)의 측벽을 덮는 제 1 스페이서(241)를 형성할 수 있다. 상기 활성영역(22)에 엘디디(lightly doped drain; LDD; 243) 및 헤일로(halo; 245)를 형성할 수 있다.
상기 엘디디(LDD; 243)는 상기 제 1 스페이서(241) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 활성영역(22)에 상기 제 2 도전형 불순물이온들을 주입하여 형성할 수 있다. 상기 헤일로(halo; 245)는 상기 제 1 스페이서(241) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 활성영역(22)에 상기 제 1 도전형 불순물이온들을 주입하여 형성할 수 있다.
본 발명의 실시 예들에 따르면, 상기 패시티드 측벽(faceted sidewall; 237F)에 기인하여 상기 제 1 스페이서(241) 및 상기 캐핑막(237) 사이에 상기 엘디디(LDD; 243) 및/또는 상기 헤일로(halo; 245)를 형성하는데 필요한 충분한 여유공간을 제공할 수 있다.
도 23을 참조하면, 상기 제 1 스페이서(241)의 외 측을 덮는 제 2 스페이서(247)를 형성할 수 있다. 상기 제 1 스페이서(241), 상기 제 2 스페이서(247) 및 상기 게이트전극(26)을 이온주입마스크로 사용하여 상기 반도체기판(21)에 상기 제 2 도전형 불순물이온들을 주입하여 고농도 불순물영역(235)을 형성할 수 있다. 상기 엘디디(LDD; 243) 및 상기 헤일로(halo; 245)는 상기 제 1 스페이서(241) 및 상기 제 2 스페이서(247) 아래에 보존될 수 있다.
도 24를 참조하면, 상기 버퍼산화막(27)을 제거하여 상기 게이트전극(26)을 노출할 수 있다. 상기 게이트전극(26) 및 상기 캐핑막(237)에 게이트 금속실리사이드막(26S) 및 드레인 금속실리사이드막(237S)을 형성할 수 있다. 상기 드레인 금속실리사이드막(237S)은 상기 캐핑막(37)의 표면을 따라 형성할 수 있다.
[실시예 4]
도 25 및 도 26은 본 발명의 제 4 실시 예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 반도체기판(21)에 활성영역(22)을 한정하는 소자분리막(23)을 형성할 수 있다. 상기 활성영역(22)을 가로지르는 게이트 전극(26) 및 게이트 유전막(25)을 형성할 수 있다. 상기 게이트 전극(26) 상에 버퍼산화막(27) 및 마스크질화막(28)이 잔존할 수 있다. 상기 반도체기판(21)은 제 1 도전형 불순물이온들을 갖는 실리콘웨이퍼일 수 있다. 이하에서는 다른 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 게이트 전극(26)의 측벽을 덮는 제 1 희생스페이서(33) 및 제 2 희생스페이서(34)를 형성할 수 있다. 상기 제 1 희생스페이서(33), 상기 제 2 희생스페이서(34), 상기 게이트 전극(26), 상기 버퍼산화막(27), 및 상기 마스크질화막(28)을 이온주입마스크로 사용하여 상기 반도체기판(21)에 제 2 도전형 불순물이온들을 주입하여 고농도 불순물영역(35A)을 형성할 수 있다.
상기 제 1 희생스페이서(33), 상기 제 2 희생스페이서(34), 상기 게이트 전극(26), 상기 버퍼산화막(27), 및 상기 마스크질화막(28)을 식각마스크로 사용하여 상기 반도체기판(21)에 트렌치(35T)를 형성할 수 있다. 상기 트렌치(35T)의 바닥 및 측벽들에 상기 고농도 불순물영역(35A)이 보존될 수 있다.
계속하여, 상기 트렌치(35T)를 갖는 상기 반도체기판(21)을 프리크리닝(pre-cleaning)할 수 있다. 상기 프리크리닝(pre-cleaning)은 습식세정공정을 이용하여 수행할 수 있다. 이 경우에, 상기 제 2 희생스페이서(34)는 상기 프리크리닝에 의하여 제거될 수 있으며, 상기 제 1 희생스페이서(33)는 상기 활성영역(22) 상에 보존될 수 있다.
도 26을 참조하면, 상기 트렌치(35T)를 갖는 상기 반도체기판(21)을 에피택셜 공정챔버(epitaxial process chamber)에 수납하고 프리베이크(prebake)를 수행할 수 있다. 상기 프리베이크(prebake)는 GeH4 및 HCl 을 공급하는 분위기에서 수행할 수 있다. 이어서 도 4 내지 도 15를 참조하여 설명한 것과 유사한 방법으로 리세스드 소스/드레인(recessed source/drain: 35), 캐핑막(capping layer; 37), 제 1 스페이서(41), 엘디디(lightly doped drain; LDD; 43), 헤일로(halo; 45), 제 2 스페이서(47), 게이트 금속실리사이드막(26S) 및 드레인 금속실리사이드막(37S)을 형성할 수 있다.
[실시예 5]
도 27은 본 발명의 제 5 실시 예에 따른 전자시스템의 구성도이다.
도 27을 참조하면, 본 발명의 제 5 실시 예에 따른 전자시스템(1100)은 제어기(1110), 입출력 장치(1120), 기억 장치(1130), 인터페이스(1140), 및 버스 구조체(1150)를 구비할 수 있다. 상기 기억 장치(1130) 및/또는 상기 제어기(1110)는 도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체소자를 구비하는 것일 수 있다. 상기 버스 구조체(1150)는 상기 제어기(1110), 상기 입출력 장치(1120), 상기 기억 장치(1130), 및 상기 인터페이스(1140) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
상기 제어기(1110)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 제어기(1110)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
상기 기억 장치(1130)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다. 예를 들면, 상기 전자시스템(1100)은 반도체 디스크 장치(solid state disk; SSD)일 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 상기 인터페이스(1140)는 유무선 형태일 수 있다. 예를 들어, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 상기 전자 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 추가적으로 제공될 수 있다.
상기 전자 시스템(1100)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1100)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
21: 반도체기판 21F: 전면 21B: 후면
22: 활성영역 22A: 제 1 영역 22B: 제 2 영역
23: 소자분리막
25: 게이트 유전막 26: 게이트 전극
26S: 게이트 금속실리사이드막
27: 버퍼산화막 28: 마스크질화막
33, 34, 133: 희생스페이서
35T, 135T: 트렌치
35, 135: 리세스드 소스/드레인(recessed source/drain)
35A, 35p, 235: 고농도 불순물영역
37, 137, 237: 캐핑막(capping layer)
37A: 제 1 캐핑막 37B: 제 2 캐핑막
37C: 제 3 캐핑막 37D: 제 4 캐핑막
37E: 제 5 캐핑막
37G, 137G, 237G: 갭(gap)
37F, 137F, 237F: 패시티드 측벽(faceted sidewall)
37S, 137S, 237S: 드레인 금속실리사이드막
41, 141, 241: 제 1 스페이서
43, 143, 243: 엘디디(LDD)
45, 145, 245: 헤일로(halo)
47, 147, 247: 제 2 스페이서
1100: 전자 시스템
1110: 제어기 1120: 입출력 장치
1130: 기억 장치 1140: 인터페이스
1150: 버스 구조체

Claims (10)

  1. 제 1 영역 및 상기 제 1 영역에 인접한 제 2 영역을 갖는 반도체기판을 제공하고,
    상기 제 2 영역을 덮고 상기 제 1 영역을 노출하는 희생패턴을 형성하고,
    선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 제 1 영역 상에 패시티드 측벽(faceted sidewall)을 갖는 캐핑막(capping layer)을 형성하되, 상기 패시티드 측벽은 상기 희생패턴과 분리되고,
    상기 희생패턴을 제거하고,
    상기 반도체기판에 불순물이온들을 주입하는 것을 포함하는 반도체소자 형성방법.
  2. 제 1항에 있어서,
    상기 패시티드 측벽은 상기 반도체기판의 주 표면에 대하여 50도 내지 59도의 교각을 이루는 반도체소자 형성방법.
  3. 제 1항에 있어서,
    상기 패시티드 측벽은 상기 반도체기판의 주 표면에 대하여 51도 내지 55도의 교각을 이루는 반도체소자 형성방법.
  4. 제 1항에 있어서,
    상기 캐핑막은 상기 희생패턴과 분리되도록 형성하는 반도체소자 형성방법.
  5. 제 1항에 있어서,
    상기 캐핑막을 형성하는 것은 싸이클릭 에스이지 공정(Cyclic SEG process)을 1회 또는 다수 회 수행하는 것을 포함하되,
    상기 싸이클릭 에스이지 공정은
    상기 반도체기판에 실리콘소스 가스, B2H6, H2, 및 HCl을 공급하여 반도체막을 형성하고,
    상기 반도체막을 갖는 상기 반도체기판 상에 H2 를 공급하여 퍼지(purge)하고,
    상기 반도체막을 갖는 상기 반도체기판 상에 H2 및 HCl을 함유하는 선택적 에칭가스(selective etching gas)를 공급하는 것을 포함하는 반도체소자 형성방법.
  6. 제 1항에 있어서,
    상기 캐핑막을 형성하는 것은,
    상기 반도체기판에 실리콘소스 가스, B2H6, H2, 및 HCl을 공급하는 것을 포함하는 반도체소자 형성방법.
  7. 반도체기판에 게이트 전극을 형성하고,
    상기 게이트 전극의 측벽을 덮는 희생 스페이서를 형성하고,
    상기 게이트 전극 및 상기 희생 스페이서에 인접한 상기 반도체기판에 트렌치를 형성하고,
    상기 트렌치를 채우는 리세스드 소스/드레인(recessed source/drain)을 형성하고,
    선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술을 이용하여 상기 리세스드 소스/드레인 상에 패시티드 측벽(faceted sidewall)을 갖는 캐핑막(capping layer)을 형성하되, 상기 패시티드 측벽은 상기 희생 스페이서와 분리되고,
    상기 희생 스페이서를 제거하고,
    상기 반도체기판에 불순물이온들을 주입하는 것을 포함하는 반도체소자 형성방법.
  8. 제 7항에 있어서,
    상기 희생 스페이서는 "L" 모양인 반도체소자 형성방법.
  9. 제 7항에 있어서,
    상기 리세스드 소스/드레인은 B(boron)을 함유하는 SiGe 막인 반도체소자 형성방법.
  10. 제 7항에 있어서,
    상기 패시티드 측벽은 상기 반도체기판의 주 표면에 대하여 50도 내지 59도의 교각을 이루는 반도체소자 형성방법.
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