KR100307636B1 - 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
선택적 에피층 성장(SEG)으로 소오스/드레인 영역을 형성할 때 발생하는 패싯(facet)을 방지하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법을 개시한다. 본 발명에서는 소자분리막이 형성된 반도체 기판에 게이트 스택(stack)을 형성하고, 게이트 스택이 형성된 반도체 기판의 전면에 게이트 스페이서 형성을 위한 절연막을 형성한다. 그리고 상기 반도체 기판이 표면 이하로 식각되도록 상기 절연막을 과도식각하면서 상기 게이트 스택의 측면에 게이트 스페이서를 형성한 후, 과도식각에 의해 노출된 반도체의 기판 측면과 바닥면에서 동시에 선택적 에피층을 성장시킨다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 올라간 구조(Elevated structure)의 전계효과 트랜지스터(FET: Field Effect Transistor, 이하 'FET'라 칭함) 및 그 제조방법에 관한 것이다.
반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 반도체 소자를 구성하는 중요한 요소인 MOSFET(Metal Oxide Semiconductor FET)의 크기 축소(scale down)도 점차 가속화되고 있다. 그러나 MOSFET의 크기 감소는 게이트 유효 채널 길이(gate effect channel length)를 감소시켜 소오스와 드레인 사이의 펀치쓰루(punch through) 및 단채널효과(SCE: Short channel effect)를 유발시킨다. 이러한 펀치쓰루 및 단채널효과를 개선하기 위해 선택적 에피층 성장(Selective Epitaxial Growth, 이하 'SEG'라 칭함)을 이용한 반도체 소자에 대한 연구가 진행되고 있다. 이때, SEG를 이용한 올라간 구조(elevated source/drain)의 에피층을 형성할 때, 자연적으로 발생하는 에피층의 가장자리 패싯(facet) 때문에, 후속되는 소오스/드레인 형성을 위한 이온주입 및 열처리 공정에서 반도체 소자의 전기적인 특성이 저하되는 문제가 발생한다.
도 1은 종래기술에 있어서 올라간 구조의 FET 제조공정의 문제점을 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 소자분리(isolation) 공정에 의해 소자분리막(53)이 구성된 반도체 기판(51)에 게이트산화막(55), 게이트전극(57) 및 게이트스페이서(61)로 이루어진 게이트 패턴이 구성되어 있고, 상기 게이트 패턴 양옆의 반도체 기판(51) 위에는 SEG에 의한 에피층(59)이 구성되어 있다. 참조부호 63은 상기 게이트 패턴을 이온주입 마스크로 소오스/드레인 형성을 위한 이온주입을 진행하고, 주입된 불순물의 활성화를 위해 열처리를 진행하였을 때, 소오스/드레인 영역의 불순물 프로파일(profile)이다.
상술한 종래 기술에 따른 올라간 구조의 FET 제조공정에 있어서의 문제점은, 상기 에피층의 가장자리 패싯(도면의 A) 때문에 소오스/드레인 영역의 불순물 프로파일(63)에서 국부적으로 깊은 접합을 갖는 불균일한 불순물 영역(도면의 B)이 형성되어 반도체 소자의 전기적 특성을 저하시키는 것이다. 즉, FET의 단채널효과를 심화시키고 펀치쓰루를 야기할 수 있다.
이러한 에피층의 가장자리 패싯(facet)에 의한 악영향을 막기 위하여 에피층을 성장시킨 후, 별도의 추가 공정을 진행하여 추가 게이트 스페이서로 에피층의 가장자리 패싯(facet)을 덮는 방식의 올라간 구조의 FET 제조방법이 존재한다. 이러한 올라간 구조의 FET 제조방법은 미합중국 특허 제4,998,150호(Title: Raised source/ drain transistor, date: March 5, 1991)로 특허등록 된 바 있다.
그러나, 상술한 올라간 구조의 FET 제조방법 역시 추가 게이트 스페이서가 차지하는 면적에 의해 소오스/드레인 영역이 감소하게 되며, 또한 추가 게이트 스페이서 형성을 위한 공정을 더 진행해야 하기 때문에 공정이 복잡해지게 된다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴과 인접한 영역에서 패싯(facet)이 형성되는 것을 방지하여 단채널효과를 억제하고, 얕은 접합을 실현하여 누설전류 특성을 개선할 수 있는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터(FET)를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 있어서 올라간 구조의 FET 제조공정의 문제점을 설명하기 위해 도시한 단면도이다.
도 2 내지 도 7은 본 발명에 의한 올라간 구조의 FET 제조공정을 설명하기 위하여 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 소자분리막,
104: 게이트 산화막, 106: 게이트 전극,
108: 캡핑층(capping), 110: 게이트 스페이서용 절연막,
112: 제1 소오스/드레인 영역, 114: 제2 소오스/드레인 영역,
116: 가장자리 패싯(facet), 118: 실리사이드층.
상기 기술적 과제를 달성하기 위하여 본 발명에 의한 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터는, 소자분리막에 의해 활성영역이 정의된 반도체 기판과, 상기 활성영역에 구성되고 게이트 스택과 게이트 스페이서로 이루어진 게이트 패턴과, 상기 게이트 패턴의 양측면에서 에피층의 선택적 성장에 의해 형성되고 최초 반도체 기판보다 올라간 구조의 제1 소오스/드레인 영역과, 상기 제1 소오스/드레인 영역에서 게이트 패턴과 인접한 영역에 구성되고 상기 제1 소오스/드레인과 동일 높이이거나 더욱 올라간 구조를 갖는 제2 소오스/드레인 영역을 구비한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 소오스/드레인 영역은 게이트 패턴을 중심으로 서로 대칭이고, 상기 게이트 스택은 게이트 산화막, 게이트 전극 및 캡핑층이 순차적으로 적층된 구조인 것이 바람직하다.
또한, 상기 게이트 스택은 게이트 산화막, 게이트 전극 및 실리사이드층이 순차적으로 적층된 구조일 수도 있다. 이 경우, 상기 제1 및 제2 소오스/드레인 영역 위에는 실리사이드층이 추가로 구성될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 공정과, 상기 활성영역에 게이트 스택(stack)을 형성하는 공정과, 상기 게이트 스택이 형성된 반도체 기판의 전면에게이트 스페이서 형성을 위한 절연막을 형성하는 공정과, 상기 반도체 기판이 표면 이하로 식각되도록 상기 절연막을 과도식각하면서 상기 게이트 스택의 측면에 게이트 스페이서를 형성하는 공정과, 상기 과도식각에 의해 노출된 반도체 기판에 선택적 에피층을 성장시키는 공정을 구비하는 것을 특징으로 하는 올라간 소오스/드레인 구조의 전계효과 트랜지스터의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 게이트 스택은 게이트 산화막과 게이트 전극과 캡핑층을 순차적으로 적층하여 형성하는 것이 적합하고, 상기 게이트 스택을 형성한 후, 상기 게이트 스택을 이온주입 마스크로 얕은 접합(LDD)을 위한 1차 이온주입 공정을 더 진행하는 것이 적합하다.
바람직하게는, 상기 반도체 기판이 표면 이하로 식각되도록 식각하는 깊이는, 상기 식각에 의해 노출된 반도체 기판의 바닥면과 측면에서 에피층의 선택적 성장(SEG)을 진행하였을 때, 게이트 스페이서가 있는 영역의 높이가 다른 영역의 높이와 동일하거나 더 높아질 수 있는 정도인 것이 적합하다.
상기 게이트 스페이서를 형성한 후, 소오스/드레인 영역 형성을 위한 2차 이온주입 공정을 더 진행하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 선택적 에피층 성장을 진행하는 방법은 성장된 에피층 내에 불순물이 포함되도록 하는 것이 바람직하면, 이때, 상기 에피층 내에 불순물중 하부의 농도가 상부의 농도보다 더 높도록 하는 것이 적합하다.
또한, 상기 선택적 에피층 성장을 진행한 후에 상기 게이트 스택의 캡핑층을제거하는 공정과, 상기 캡핑층의 제거에 의해 노출된 게이트 전극과, 상기 선택적 에피층 성장에 의해 형성된 소오스/드레인 영역 상부에, 실리사이드층을 형성하는 공정을 더 진행하는 것이 적합하다.
본 발명에 따르면, 제2 소오스/드레인 영역을 이용하여 게이트 패턴과 인접한 영역에서 생성되는 패싯(facet)을 방지함으로써, 트랜지스터의 채널이 형성되는 영역에서 원치 않는 불순물 프로파일이 생기는 것을 개선하여 올라간 구조의 FET 소자에 대한 전기적 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 명세서에서 말하는 게이트 패턴은 가장 넓은 의미로 사용하고 있으며 아래의 바람직한 실시예에 도시된 것과 같은 특정 형상을 한정하는 것이 아니다.
본 발명은 그 정신 및 필수의 특징사항으로부터 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 게이트 패턴의 형상이 게이트 산화막, 게이트전극 및 캡핑층이 순차적으로 적층되고 그 측면에 게이트 스페이서가 형성된 모양이지만, 특정 목적으로 다른 구조로 변형해도 무방하다. 또는 게이트 스택의 캡핑층은 아래의 실시예에서는 산화막이지만, 이것은 다른 절연막으로 치환할 수 있다. 그리고 게이트 스페이서용 절연막 역시 다른 막질로 대체할 수 있는 것이다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
도 2 내지 도 7은 본 발명에 의한 올라간 구조의 FET 제조공정을 설명하기위하여 도시한 단면도들이다.
도 2를 참조하면, 통상의 방법으로 반도체 기판(100)에 소자분리막(102)을 형성하고, 상기 소자분리막(102)에 의하여 정의되는 활성영역에 게이트 산화막(104)과, 게이트 전극(106)과, 캡핑층(108)으로 이루어진 게이트 스택을 형성한다. 이때, 게이트 전극(106)으로는 불순물이 도핑된 폴리실리콘을 사용할 수 있고, 상기 캡핑층(108)으로는 산화막 또는 산화막을 포함하는 복합막(multiple layer)을 사용할 수 있다. 이어서, 상기 게이트 스택을 이온주입 마스크로 1차 이온주입을 진행하여 얕은 접합을 갖는 엘. 디. 디(LDD: Lightly Doped Drain) 영역을 반도체 기판의 표면에 형성한다.
이어서, 상기 게이트 스택이 형성된 반도체 기판의 전면(全面)에 게이트 스페이서 형성을 위한 절연막(110)을 균일한 두께로 형성한다. 상기 절연막(110)은 질화막, 산화막, 산화질화막(SiON)중에서 어느 하나를 포함하는 단일막 또는 복합막을 사용하여 구성하는 것이 적합하다.
도 3을 참조하면, 상기 게이트 스페이서 형성을 위한 절연막(110)이 형성된 반도체 기판에 이방성 식각을 과도하게 진행하여 게이트 스페이서(110')를 형성하면서 소오스/드레인 영역에서는 반도체 기판(100) 일부가 표면 이하로 식각되도록 한다. 이렇게 게이트 스페이서(110')를 형성할 때 과도한 이방성 식각을 진행하여 반도체 기판(100) 일부를 제거하는 이유는, 후속되는 선택적 에피층 성장시 실리콘이 성장되는 근원(seed)을 측면과 바닥면의 두 영역으로 확장하기 위해서이다.
상기 반도체 기판(100)의 일부가 표면 이하로 식각하는 방법은 식각방법의조절, 캡핑층(100)의 재질 및 두께의 조절을 통하여 달성할 수 있다. 이어서 상기 게이트 스페이서(110')가 형성된 게이트 패턴을 이온주입 마스크로 소오스/드레인 영역의 불순물 프로파일을 형성하기 위한 2차 이온주입 공정을 진행한다. 상기 1차 및 2차 이온주입 공정은 후속되는 선택적 에피층 성장공정에서 인-시튜(In-situ)로 불순물이 포함된 에피층을 성장시켜 불순물 프로파일을 형성할 경우에는 생략이 가능하다.
도 4를 참조하면, 상기 도 4에서 게이트 패턴 부분의 확대도로서, 반도체 기판(100)의 일부를 표면 이하로 식각했기 때문에 선택적 에피층 성장시에 실리콘이 성장될 수 있는 근원(seed)이 두 지점이 된다. 하나는 게이트 패턴의 하부 측면(①)이고, 또 하나는 바닥면(②)이다. 여기서 반도체 기판(100)이 식각되는 깊이는, 상기 측면(①)과 바닥면(②)에서 동시에 선택적으로 에피층을 성장했을 때, 최종적으로 성장된 에피층의 모양이 게이트 패턴과 인접한 영역에서 수평을 이루거나, 또는 게이트 패턴 방향으로 더 올라가는 깊이이다. 즉, 측면(①)에서 성장된 에피층의 높이가 바닥면(②)에서 성장된 에피층의 높이와 적어도 같거나 더 높아야 한다.
도 5를 참조하면, 상기 반도체 기판(100)의 일부가 식각된 바닥면(②)과 측면(①)에서 선택적 에피층 성장에 의해 소오스/드레인 영역을 성장시킨다. 이때, 에피층 성장을 위한 챔버(chamber)에서 인-시튜 방식으로 불순물을 첨가하여 에피층을 성장시킬 수 있다. 상기 에피층은 에피층 하부의 불순물 농도를 높게 조절하고, 상부에서는 L.D.D(Lightly Doped Drain) 영역과 동일한 정도로 불순물 농도를낮게 조절할 수 있다. 즉, 에피층의 하부에서는 상기 2차 이온주입시에 반도체 기판 표면에 주입되는 도즈(dose)와 동일한 불순물이 포함되도록 하고, 상부에서는 상기 1차 이온주입시에 반도체 기판 표면에 주입되는 도즈와 동일한 정도의 불순물이 포함되도록 하는 것이다. 만약, 상기 이방성 과도식각에 의해 식각된 깊이가 웰(well) 영역까지 내려갔다면, 하부에서는 웰 영역에 해당되는 도즈의 불순물이 포함되도록 에피층을 성장시켜야 한다.
따라서, 상기 측면(①)에서 성장되는 에피층에 의해 게이트 패턴과 인접한 영역에서는 제2 소오스/드레인 영역(114)이 형성되고, 나머지 부분에서는 일정한 높이를 갖는 제1 소오스/드레인 영역(112)이 형성된다. 그러나, 소자분리막(102)과 접한 부분에서는 소자분리막(102)의 재질이 실리콘이 아니므로 선택적으로 성장된 에피층은 기존과 같이 패싯(facet, 116)이 형성되게 된다. 따라서, 본 발명에서는 선택적 에피층 성장에 의해 형성된 제2 소오스/드레인 영역(114)의 높이가 제1 드레인 영역(112)의 높이와 동일하거나 더 높도록 하는 것이 바람직하다.
도 6을 참조하면, 상기 제1 및 제2 소오스/드레인 영역(112, 114)이 형성된 반도체 기판에서 게이트 패턴에 포함된 캡핑층(도5의 108)만을 식각하여 제거함으로써 게이트 전극(106)을 구성하는 폴리실리콘이 노출되도록 한다.
도 7을 참조하면, 상기 캡핍층이 제거된 반도체 기판의 전면(全面)에 실리사이드 형성을 위한 금속층을 도포하고 열처리를 수행한다. 상기 열처리에 의하여 실리콘이 노출되는 영역인 게이트 전극(106), 제1 및 제2 소오스/드레인 영역(112, 114)에서는 실리사이드층(118)이 형성되고 절연막이 있는 게이트 스페이서(110')부분에서는 실리사이드층이 형성되지 않는다. 상기 실리사이드층(118)이 형성되지 않은 부분의 금속층은 연속되는 세정공정을 통하여 제거한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 게이트 패턴과 인접한 영역에서 성장된 에피층의 형상을 개선함으로써 소오스/드레인 영역의 불순물 프로파일이 비정상적으로 형성되는 문제를 방지할 수 있다. 또한, 상기 소오스/드레인 영역에서의 불순물 프로파일의 개선에 의하여 단채널효과(SCE)를 줄이고, 소오스/드레인 영역에서 얕은 접합(shallow junction)을 보다 효율적으로 달성할 수 있다. 이와 동시에 패싯이 심하게 발생하는 높은 성장률을 갖는 선택적 에피층 성장 방식을 전계효과 트랜지스터의 형성공정에 적용할 수 있어 공정 진행시간(throughput time)을 줄일 수 있다.
Claims (16)
- 소자분리막에 의해 활성영역이 정의된 반도체 기판;상기 활성영역에 구성되고 게이트 스택과 게이트 스페이서로 이루어진 게이트 패턴;상기 게이트 패턴의 양측면에서 에피층의 선택적 성장에 의해 형성되고 최초 반도체 기판보다 올라간 구조의 제1 소오스/드레인 영역;상기 제1 소오스/드레인 영역에서 게이트 패턴과 인접한 영역에 구성되고 상기 제1 소오스/드레인과 동일 높이이거나 더욱 올라간 구조를 갖는 제2 소오스/드레인 영역을 구비하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터(FET).
- 제1항에 있어서,상기 제1 소오스/드레인 영역은 상기 소자분리막과 인접한 영역에서는 패싯 구조를 갖는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터.
- 제1항에 있어서,상기 제2 소오스/드레인 영역은 게이트 패턴을 중심으로 서로 대칭인 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터.
- 제1항에 있어서,상기 게이트 스택은 게이트 산화막, 게이트 전극 및 캡핑층이 순차적으로 적층된 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터.
- 제1항에 있어서,상기 게이트 스택은 게이트 산화막, 게이트 전극 및 실리사이드층이 순차적으로 적층된 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터.
- 제5항에 있어서,상기 제1 및 제2 소오스/드레인 영역은 상부에 실리사이드층이 더 구성된 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터.
- 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 공정;상기 활성영역에 게이트 스택(stack)을 형성하는 공정;상기 게이트 스택이 형성된 반도체 기판의 전면에 게이트 스페이서 형성을 위한 절연막을 형성하는 공정;상기 반도체 기판이 표면 이하로 식각되도록 상기 절연막을 과도식각하면서 상기 게이트 스택의 측면에 게이트 스페이서를 형성하는 공정; 및상기 과도식각에 의해 노출된 반도체 기판에 선택적 에피층을 성장시키는 공정을 구비하는 것을 특징으로 하는 올라간 소오스/드레인 구조의 전계효과 트랜지스터의 제조방법.
- 제7항에 있어서,상기 게이트 스택은 게이트 산화막과 게이트 전극과 캡핑층이 순차적으로 적층하여 형성하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
- 제7항에 있어서,상기 게이트 스택을 형성한 후, 상기 게이트 스택을 이온주입 마스크로 얕은 접합(LDD)을 위한 1차 이온주입 공정을 더 진행하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
- 제7항에 있어서,상기 게이트 스페이서 형성을 위한 절연막은 산화막 또는 질화막 및 산화질화막중 어느 하나를 포함하는 단일막 또는 복합막을 사용하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
- 제7항에 있어서,상기 반도체 기판이 표면 이하로 식각되도록 식각하는 깊이는,상기 식각에 의해 노출된 반도체 기판의 바닥면과 측면에서 에피층의 선택적 성장(SEG)을 진행하였을 때, 게이트 스페이서와 인접한 영역의 높이가 다른 영역의 높이와 동일하거나 더 높아질 수 있는 정도인 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
- 제7항에 있어서,상기 게이트 스페이서를 형성한 후, 소오스/드레인 영역 형성을 위한 2차 이온주입 공정을 더 진행하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
- 제7항에 있어서,상기 선택적 에피층 성장을 진행하는 방법은 성장된 에피층 내에 불순물이 포함되도록 하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
- 제13항에 있어서,상기 에피층 내에 불순물은 하부의 농도가 상부의 농도보다 더 높도록 하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
- 제8항에 있어서,상기 선택적 에피층 성장을 진행한 후에 상기 게이트 스택의 캡핑층을 제거하는 공정을 더 진행하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
- 제15항에 있어서,상기 캡핑층의 제거에 의해 노출된 게이트 전극과,상기 선택적 에피층 성장에 의해 형성된 소오스/드레인 영역 상부에,실리사이드층을 형성하는 공정을 더 진행하는 것을 특징으로 하는 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터의 제조방법.
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