KR20150125333A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20150125333A
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Abstract

소오스/드레인이 형성되는 다채널 액티브 패턴의 부분을 필드 절연막 및/또는 핀 스페이서 위로 돌출시킴으로써, 돌출된 다채널 액티브 패턴에 형성되는 소오스/드레인의 부피를 증가시켜 소자 특성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 필드 절연막에 의해 정의되고, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 제1 다채널 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되고, 상기 제2 부분은 상기 제1 부분보다 리세스되고, 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출되고, 상기 제2 부분의 측벽의 프로파일은 연속되는 제1 다채널 액티브 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극, 및 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 둘레를 따라 형성되고, 상기 필드 절연막과 접하는 제1 소오스/드레인을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소오스/드레인이 형성되는 다채널 액티브 패턴의 부분을 필드 절연막 및/또는 핀 스페이서 위로 돌출시킴으로써, 돌출된 다채널 액티브 패턴에 형성되는 소오스/드레인의 부피를 증가시켜 소자 특성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 필드 절연막에 의해 정의되고, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 제1 다채널 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되고, 상기 제2 부분은 상기 제1 부분보다 리세스되고, 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출되고, 상기 제2 부분의 측벽의 프로파일은 연속되는 제1 다채널 액티브 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극, 및 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 둘레를 따라 형성되고, 상기 필드 절연막과 접하는 제1 소오스/드레인을 포함한다.
본 발명의 몇몇 실시예들에서, 상기 제1 소오스/드레인은 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 상면 및 측벽 상에 형성된다.
본 발명의 몇몇 실시예들에서, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분은 전체적으로 상기 제1 소오스/드레인과 직접 접촉한다.
본 발명의 몇몇 실시예들에서, 상기 제1 소오스/드레인은 상기 필드 절연막의 상면을 따라 상기 필드 절연막과 접촉한다.
본 발명의 몇몇 실시예들에서, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 일부에 형성된 핀 스페이서를 더 포함한다.
본 발명의 몇몇 실시예들에서, 상기 제2 부분의 일부는 상기 핀 스페이서 위로 돌출된다.
본 발명의 몇몇 실시예들에서, 상기 핀 스페이서는 상기 제2 부분에 인접하는 내측면과, 상기 내측면에 대향되는 외측면을 포함하고, 상기 제1 소오스/드레인은 상기 핀 스페이서의 외측면을 따라 상기 핀 스페이서와 접촉한다.
본 발명의 몇몇 실시예들에서, 상기 제1 소오스/드레인은 상기 필드 절연막의 상면을 따라 상기 필드 절연막과 접촉한다.
본 발명의 몇몇 실시예들에서, 상기 제1 방향으로 연장되고, 제3 부분 및 제4 부분을 포함하고, 상기 제4 부분은 상기 제3 부분보다 리세스되고, 상기 제3 부분의 상면과 상기 제4 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출되고, 상기 제1 다채널 액티브 패턴과 인접하는 제2 다채널 액티브 패턴과, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제4 부분의 둘레를 따라 형성되고, 상기 필드 절연막과 접촉하는 제2 소오스/드레인을 더 포함하고, 상기 게이트 전극은 상기 제3 부분 상에 형성되고, 상기 제2 소오스/드레인은 상기 게이트 전극의 양측에 형성된다.
본 발명의 몇몇 실시예들에서, 상기 제2 소오스/드레인은 상기 제1 소오스/드레인과 접촉한다.
본 발명의 몇몇 실시예들에서, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인은 각각 상기 필드 절연막의 상면을 따라 상기 필드 절연막과 접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 필드 절연막에 의해 정의되고, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 다채널 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되고, 상기 제2 부분은 상기 제1 부분보다 리세스되고, 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 다채널 액티브 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 일부에 형성된 핀 스페이서, 및 상기 핀 스페이서의 적어도 일부를 감싸고, 상기 핀 스페이서보다 돌출된 상기 제2 부분의 상면 및 측벽에 접하는 소오스/드레인을 포함한다.
본 발명의 몇몇 실시예들에서, 상기 소오스/드레인은 상기 핀 스페이서의 일부를 감싼다.
본 발명의 몇몇 실시예들에서, 상기 게이트 전극의 측벽 상에 형성되는 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서 및 상기 핀 스페이서는 서로 연결된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제1 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측에 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 상면 및 측면에 접하도록 형성되고 상기 필드 절연막과 접촉하는 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 필드 절연막에 의해 정의되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분보다 리세스되고 상기 제3 부분의 상면과 상기 제4 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제2 다채널 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 상기 필드 절연막의 상면보다 돌출된 상기 제4 부분의 상면 및 측면에 접하도록 형성되고 상기 필드 절연막과 접촉하고 상기 제1 소오스/드레인과 다른 도전형인 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하되, 상기 제2 부분의 측벽의 프로파일은 연속되고, 상기 제4 부분의 측벽의 프로파일은 연속된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제1 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 필드 절연막의 상면보다 돌출된 상기 제2 부분의 측벽 일부에 형성된 제1 핀 스페이서와, 상기 제1 게이트 전극의 양측에 상기 제1 핀 스페이서보다 돌출된 상기 제2 부분의 상면 및 측면에 접하도록 형성된 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 필드 절연막에 의해 정의되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분보다 리세스되고 상기 제3 부분의 상면과 상기 제4 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제2 다채널 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제4 부분의 측벽 일부에 형성된 제2 핀 스페이서와, 상기 제2 게이트 전극의 양측에 상기 제2 핀 스페이서의 적어도 일부를 감싸고 상기 제2 핀 스페이서보다 돌출된 상기 제4 부분의 상면 및 측면에 접하도록 형성되고 상기 제1 소오스/드레인과 다른 도전형인 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함한다.
본 발명의 몇몇 실시예들에서, 상기 제1 소오스/드레인의 최하부는 상기 제1 핀 스페이서의 최상부를 따라 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제1 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측에 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 상면 및 측면에 접하도록 형성되고 상기 필드 절연막과 접촉하는 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 필드 절연막에 의해 정의되고 상기 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제3 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출되고 상기 제4 부분의 상면은 상기 필드 절연막의 상면보다 위로 비돌출된 제2 다채널 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하되, 상기 제2 부분의 측벽의 프로파일은 연속된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제1 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 일부에 형성된 제1 핀 스페이서와, 상기 제1 게이트 전극의 양측에 상기 제1 핀 스페이서의 적어도 일부를 감싸고, 상기 제1 핀 스페이서보다 위로 돌출된 상기 제2 부분의 상면 및 측면에 접하도록 형성된 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 필드 절연막에 의해 정의되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제3 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제2 다채널 액티브 패턴과, 상기 제3 방향과 다른 상기 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분의 측벽에 형성된 제2 핀 스페이서와, 상기 제2 게이트 전극의 양측에 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하고, 상기 제4 부분의 상면은 상기 제2 핀 스페이서보다 위로 비돌출되는 제2 트랜지스터를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에서 상기 다채널 액티브 패턴과 교차하는 게이트 전극과, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽에 프리 핀 스페이서를 형성하고, 상기 프리 핀 스페이서의 적어도 일부를 제거하여, 상기 필드 절연막의 상면보다 돌출된 상기 제2 부분의 측벽의 적어도 일부를 노출시키고, 노출된 상기 제2 부분의 측벽과 상기 제2 부분의 상면에 접하도록 소오스/드레인을 형성하는 것을 포함한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2, 도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C를 따라 절단한 단면도이다.
도 5는 도 1의 반도체 장치의 효과를 설명하기 위한 도면이다.
도 6 내지 도 7b는 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 9는 도 8의 C - C를 따라서 절단한 단면도이다.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11는 도 10의 C - C를 따라서 절단한 단면도이다.
도 12은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 13는 도 12의 C - C를 따라서 절단한 단면도이다.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 도 14의 B1 - B1 및 B2 - B2를 따라서 절단한 단면도이다.
도 16은 도 14의 C - C를 따라서 절단한 단면도이다.
도 17은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 21는 도 20의 C - C 및 D - D를 따라 절단한 단면도이다.
도 22는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 23 도 22의 C - C 및 D - D를 따라 절단한 단면도이다.
도 24는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 25는 도 24의 C - C 및 D - D를 따라 절단한 단면도이다.
도 26은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 27은 도 26의 C - C 및 D - D를 따라 절단한 단면도이다.
도 28은 본 발명의 제13 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 29는 도 28의 C - C 및 D - D를 따라서 절단한 단면도이다.
도 30은 도 28의 E - E를 따라서 절단한 단면도이다.
도 31은 본 발명의 제14 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 32는 본 발명의 제15 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 33은 도 32의 C - C 및 D - D를 따라서 절단한 단면도이다.
도 34은 본 발명의 제16 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 35 및 도 36은 본 발명의 제17 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 37 및 도 38은 본 발명의 제18 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 39 내지 도 49는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 50 및 도 51은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 52는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 53 및 도 54는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2, 도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C를 따라 절단한 단면도이다. 설명의 편의를 위해서, 도 1에서는 층간 절연막(150)을 도시하지 않았다.
도 1 내지 도 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 필드 절연막(103), 제1 다채널 액티브 패턴(105), 제1 게이트 전극(120), 제1 게이트 스페이서(130), 제1 소오스/드레인(140) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 다채널 액티브 패턴(105)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(103)은 제1 다채널 액티브 패턴(105)의 측면 일부를 덮고 있기 때문에, 제1 다채널 액티브 패턴(105)은 기판(100) 상에 형성된 필드 절연막(103) 위로 돌출되어 있다. 제1 다채널 액티브 패턴(105)은 필드 절연막(103)에 의해 정의된다.
제1 다채널 액티브 패턴(105)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 다채널 액티브 패턴(105)은 제1 부분(105a) 및 제2 부분(105b)을 포함한다. 제1 다채널 액티브 패턴의 제2 부분(105b)은 제1 다채널 액티브 패턴의 제1 부분(105a)을 중심으로 제1 방향(X1)으로 양측에 배치된다.
제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1)과 제1 다채널 액티브 패턴의 제1 부분(105a)의 상면(105a-1)은 필드 절연막의 상면(103u)보다 위로 돌출되어 있다. 즉, 제1 다채널 액티브 패턴의 제1 부분(105a) 및 제1 다채널 액티브 패턴의 제2 부분(105b)은 필드 절연막(103) 위로 돌출되어 있다.
제1 다채널 액티브 패턴의 제2 부분(105b)은 제1 다채널 액티브 패턴의 제1 부분(105a)보다 리세스되어 있다. 다시 말하면, 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1)은 제1 다채널 액티브 패턴의 제1 부분(105a)의 상면(105a-1)보다 필드 절연막의 상면(103u)에 인접하여 위치된다. 필드 절연막의 상면(103u)으로부터 제1 다채널 액티브 패턴의 제1 부분(105a)의 상면(105a-1)까지의 높이는 제1 높이(h1)이고, 필드 절연막의 상면(103u)으로부터 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1)까지의 높이는 제2 높이(h1)일 때, 제1 높이(h1)은 제2 높이(h2)보다 높다.
설명의 편의성을 위해서, 필드 절연막의 상면(103u)은 평평한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 실시예들에 따른 반도체 장치에서, 제1 높이(h1) 및 제2 높이(h2)는 제1 다채널 액티브 패턴(105)과 필드 절연막(103)이 접하는 지점을 기준으로 측정한다.
제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽의 프로파일은 연속적이다.
구체적으로, 제1 다채널 액티브 패턴의 제2 부분(105b)은 필드 절연막(103)과 접촉하는 부분과, 필드 절연막(103)과 접촉하지 않고, 필드 절연막(103) 위로 돌출된 부분을 포함한다. 이 때, 필드 절연막(103)과 접촉하는 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽의 프로파일과, 필드 절연막(103) 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2)의 프로파일은 연속된다.
다시 말하면, 제1 다채널 액티브 패턴의 제2 부분(105b)과 필드 절연막의 상면(103u)이 만나는 경계에서, 필드 절연막(103) 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 폭은 필드 절연막(103)과 접촉하는 제1 다채널 액티브 패턴의 제2 부분(105b)의 폭과 동일하다.
제1 다채널 액티브 패턴(105)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 다채널 액티브 패턴(105)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 다채널 액티브 패턴(105)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 다채널 액티브 패턴(105)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 다채널 액티브 패턴(105)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 다채널 액티브 패턴(105)은 실리콘을 포함하는 것으로 설명한다.
또한, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 다채널 액티브 패턴(105)은 핀형 액티브 패턴일 수 있지만, 이에 제한되는 것은 아니다. 제1 다채널 액티브 패턴(105)이 핀형 액티브 패턴이 아닌 경우는 도 6을 참고하여 후술한다.
제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 다채널 액티브 패턴(105)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 다채널 액티브 패턴(105) 및 필드 절연막(103) 상에 형성될 수 있다. 좀 더 구체적으로, 제1 게이트 전극(120)은 제1 다채널 액티브 패턴의 제1 부분(105a) 상에 형성된다.
제1 게이트 전극(120)은 금속층(122, 124)을 포함할 수 있다. 제1 게이트 전극(120)은 도시된 것과 같이, 2층 이상의 금속층(122, 124)이 적층될 수 있다. 제1 금속층(122)은 일함수 조절을 하고, 제2 금속층(124)은 제1 금속층(122)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(122) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(124)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(120)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(120)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(110)은 제1 다채널 액티브 패턴(105)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(110)은 제1 다채널 액티브 패턴의 제1 부분(105a)의 상면과 측면에 형성될 수 있다. 또한, 제1 게이트 절연막(110)은 제1 게이트 전극(120)과 필드 절연막(110) 사이에 배치될 수 있다. 이러한 제1 게이트 절연막(110)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(110)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(130)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(130)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(130)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 소오스/드레인(140)은 제1 게이트 전극(120)의 양측에, 제1 다채널 액티브 패턴(105) 상에 형성된다. 다시 말하면, 제1 소오스/드레인(140)은 제1 다채널 액티브 패턴의 제2 부분(105b) 상에 형성된다.
제1 소오스/드레인(140)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 소오스/드레인(140)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 1 및 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 소오스/드레인(140)은 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 둘레를 따라 형성된다. 좀 더 구체적으로, 제1 소오스/드레인(140)은 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1) 및 측벽(105b-2) 상에 형성된다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)은 전체적으로 제1 소오스/드레인(140)과 직접 접촉한다. 즉, 제1 소오스/드레인(140)과 제1 다채널 액티브 패턴(105)이 접하는 높이는 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2)의 높이와 실질적으로 동일하다.
제1 소오스/드레인(140)은 필드 절연막(103)과 접한다. 제1 소오스/드레인(140)은 제1 다채널 액티브 패턴(105)과 필드 절연막(103)의 경계보다 위쪽 방향(Z1)으로 형성된다. 제1 소오스/드레인(140)의 최하부는 필드 절연막(103)과 제1 다채널 액티브 패턴(105) 사이의 경계를 따라 형성된다. 따라서, 제1 다채널 액티브 패턴의 제2 부분(105b)과 접하는 제1 소오스/드레인(140)의 내주면은 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1) 및 측벽(105b-2)을 따라서 형성된다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인(140)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 다채널 액티브 패턴(105)(예를 들어, 제1 다채널 액티브 패턴의 제1 부분(105a))에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인(140)은 제1 다채널 액티브 패턴(105)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 제1 다채널 액티브 패턴(105)이 Si일 때, 제1 소오스/드레인(140)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
덧붙여, 도 1 내지 도 4에서 도시하지 않았지만, 제1 소오스/드레인(140)과 제1 다채널 액티브 패턴의 제2 부분(105b) 사이에 씨드층(seed layer)이 형성되어 있을 수 있다. 이 때, 씨드층은 제1 소오스/드레인(140)에 포함되는 층일 수 있다.
또한, 도 1, 도 3 및 도 4에서 도시하지 않았지만, 본 발명의 실시예들에 따른 반도체 장치에서, 소오스/드레인은 소오스/드레인 상에 형성되는 금속 실리사이드층을 더 포함할 수 있다.
이어서, 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 효과를 설명한다.
본 발명의 제1 실시예에 따른 반도체 장치(1)의 효과에 대해 설명하기 앞서, 다음과 같은 사항을 가정한다. 기판(100)으로부터 제1 소오스/드레인(140)의 최상면까지의 높이와 기판(100)으로부터 기준 소오스/드레인(140r)의 최상면까지의 높이는 동일하다고 가정한다. 또한, 도 1에서 도시된 것과 달리, 설명의 편의성을 위해, 제1 소오스/드레인(140)의 최상면과 기준 소오스/드레인(140r)의 최상면은 기판(100)과 동일한 결정면이 발달되어 있다고 가정한다.
또한, 기판(100)으로부터 제1 다채널 액티브 패턴(105)의 상면까지의 높이는 기판(100)으로부터 기준 액티브 패턴(105r)의 상면까지의 높이와 실질적으로 동일하다고 가정한다.
또한, 기판(100)은 (100) 결정면을 갖는 실리콘 기판을 사용하고, 제1 다채널 액티브 패턴(105) 및 기준 다채널 액티브 패턴(105r)은 기판(100)의 일부를 이용하여 제조한 것이라고 가정한다. 덧붙여, 제1 소오스/드레인(140)과 기준 소오스/드레인(105r)은 실리콘-게르마늄(SiGe)를 포함하는 것으로 가정한다.
도 5를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)(왼쪽에 도시됨)에서, 제1 다채널 액티브 패턴(105)은 필드 절연막(103)의 상면보다 위로 돌출되어 있다. 제1 다채널 액티브 패턴(105)이 필드 절연막(103) 위로 돌출된 높이는 b이다. 또한, 제1 다채널 액티브 패턴(105) 상에 형성된 제1 소오스/드레인(140)의 폭은 w1이다.
반면, 비교 대상 장치(오른쪽에 도시됨)에서, 기준 다채널 액티브 패턴(105r)은 기준 필드 절연막(103r)의 상면보다 위로 돌출되어 있지 않다. 즉, 기준 다채널 액티브 패턴(105r)의 상면과 기준 필드 절연막(103r)의 상면은 실질적으로 동일 평면상에 있다. 또한, 기준 다채널 액티브 패턴(105r) 상에 형성된 기준 소오스/드레인(140r)의 폭은 w2이다.
기준 다채널 액티브 패턴(105r)의 상면에서 성장되는 기준 소오스/드레인(140r)의 측면과 기준 필드 절연막(103r)의 상면 사이의 각도는 a이다. 예를 들어, 기준 다채널 액티브 패턴(105r)의 상면은 기판(100)의 결정면과 동일하므로, 기준 다채널 액티브 패턴(105r)의 상면은 (100) 결정면을 갖는다. 하지만, 기준 소오스/드레인(140r)이 측방 성장(lateral growth)되어 나타나는 기준 소오스/드레인(140r)의 측면은 {111} 결정면 그룹을 갖는다. 즉, 기준 다채널 액티브 패턴(105r)의 상면과 기준 소오스/드레인(140r)의 측면 사이의 각도 a는 약 54.7°이다.
비교 대상 장치와 마찬가지로, 제1 다채널 액티브 패턴(105)의 상면 및 측면에서 성장되는 제1 소오스/드레인(140)의 측면과 필드 절연막(103)의 상면 사이의 각도는 a이고, 즉, 약 54.7°이다.
비교 대상 장치의 기준 소오스/드레인(140r)은 오로지 기준 다채널 액티브 패턴(105r)의 상면으로부터 성장된다. 하지만, 본 발명의 제1 실시예에 따른 반도체 장치의 제1 소오스/드레인(140)은 돌출된 제1 다채널 액티브 패턴(105)의 상면뿐만 아니라, 제1 다채널 액티브 패턴(105)의 측면으로부터 성장된다. 즉, 제1 소오스/드레인(140)의 에피택셜 성장이 시작되는 지점은 기준 소오스/드레인(140r)의 에피택셜 성장이 시작되는 지점보다 b만큼 낮다.
따라서, 필드 절연막(103)의 상면보다 위로 돌출된 제1 다채널 액티브 패턴(105)으로 인하여, 제1 소오스/드레인(140)은 기준 소오스/드레인(140r)보다 추가적인 측면 성장이 이루어진다. 좀 더 구체적으로, 제1 소오스/드레인(140)은 기준 소오스/드레인(140r)보다 2×c 만큼의 추가적인 측면 성장이 이루어진다.
추가적인 측면 성장되는 양을 계산하면 다음과 같다. 기하학적으로 보면, 필드 절연막(103)보다 돌출된 제1 다채널 액티브 패턴(105)의 높이 b와 제1 소오스/드레인(140)의 추가적인 측면 성장량 c 사이에는 tan(a)〓b÷c라는 관계가 성립한다. 즉, b÷c〓tan(54.7°)≒1.4가 된다.
따라서, 제1 소오스/드레인(140)의 추가적인 측면 성장량 추가적으로 2×c 〓2×b÷1.4가 된다. 결론적으로, 제1 소오스/드레인(140)의 폭(w1)과 기준 소오스/드레인(140r)의 폭(w2) 사이에는, w1〓w2+2×b÷1.4의 수학적인 관계식이 성립한다.
본 발명의 제1 실시예에 따른 반도체 장치의 제1 다채널 액티브 패턴(105)을 필드 절연막(103) 위로 돌출시킴으로써, 제1 소오스/드레인(140)의 폭은 기준 소오스/드레인(140r)의 폭보다 증가하게 된다. 이를 통해, 제1 소오스/드레인(140)의 부피가 증가하게 된다. 기준 소오스/드레인(140r)보다 큰 부피를 갖는 제1 소오스/드레인(140)은 제1 소오스/드레인(140) 상에 형성되는 컨택과의 컨택 저항을 감소시켜, 소자 특성을 개선할 수 있다.
도 6 내지 도 7b는 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 단면도이다. 구체적으로, 도 6은 도 1의 A - A를 따라서 절단한 단면도이다. 도 7a 및 도 7b는 도 1의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
먼저, 도 6을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 변형예에서, 제1 다채널 액티브 패턴의 제1 부분(105a)은 나노 와이어를 포함한다.
나노 와이어는 원형의 단면을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 나노 와이어는 사각형의 단면 등을 가질 수 있다. 또한, 나노 와이어는 하나인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 절연막(110)은 필드 절연막의 상면(103u) 상에 형성될 뿐만 아니라, 제1 다채널 액티브 패턴의 제1 부분(105a)의 둘레를 전체적으로 감쌀 수 있다. 또한, 제1 게이트 전극(120) 중 제1 금속층(122)은 제1 게이트 절연막(110) 상에 형성될 뿐만 아니라, 제1 게이트 절연막(110)이 형성된 제1 다채널 액티브 패턴의 제1 부분(105a)의 둘레를 전체적으로 감쌀 수 있다.
제1 게이트 전극(120) 중 제2 금속층(124)은 제1 게이트 절연막(110)과 제1 금속층(122)이 형성되고 남은 공간을 채울 수 있다. 즉, 제2 금속층(124)는 필드 절연막(103)과 제1 다채널 액티브 패턴의 제1 부분(105a) 사이의 공간도 채운다.
도 7a를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 변형예에서, 제1 소오스/드레인(140)의 외주면은 원 형상일 수 있다.
도 7b를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 변형예에서, 제1 소오스/드레인(140)의 외주면은 직사각형 형상일 수 있다. 직사각형의 외주면을 갖는 제1 소오스/드레인(140)은 필드 절연막의 상면(103u)을 따라 필드 절연막(103)과 접할 수 있지만, 이에 제한되는 것은 아니다.
이 후에 설명하는 실시예들에서는, 제1 소오스/드레인(140)의 외주면은 다이아몬드 형상을 갖는 것으로 설명한다.
도 8 및 도 9를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 9는 도 8의 C - C를 따라서 절단한 단면도이다.
도 8 및 도 9를 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 소오스/드레인(140)은 필드 절연막의 상면(103u)을 따라 필드 절연막(103)과 접촉한다.
구체적으로, 제1 소오스/드레인(140)은 제1 소오스/드레인(140)은 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1) 및 측벽(105b-2) 상에 형성되고, 필드 절연막의 상면(103u) 상에도 형성된다.
따라서, 제1 소오스/드레인(140)은 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)뿐만 아니라, 필드 절연막의 상면(103u) 일부와도 접촉한다. 제1 소오스/드레인(140)은 제1 소오스/드레인(140)에 인접한 필드 절연막의 상면(103u)을 따라 측면 성장이 이루어질 수 있기 때문에, 필드 절연막(103)과 대응되는 제1 소오스/드레인(140)의 면은 필드 절연막의 상면(103u)을 따라서 일부 연장된다.
제1 다채널 액티브 패턴의 제2 부분(105b)과 접하는 제1 소오스/드레인(140)의 내주면은 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1) 및 측벽(105b-2)과 필드 절연막의 상면(103u)을 따라서 형성된다.
본 발명의 제1 실시예에 따른 반도체 장치(1)의 제1 소오스/드레인(140)과 비교하여, 본 발명의 제2 실시예에 따른 반도체 장치(2)의 제1 소오스/드레인(140)은 필드 절연막(103)과 보다 넓은 면적에서 접촉한다.
도 10 및 도 11을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 11는 도 10의 C - C를 따라서 절단한 단면도이다.
도 10 및 도 11을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제1 핀 스페이서(135)를 더 포함한다.
제1 핀 스페이서(135)는 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2) 일부에 형성된다. 따라서, 제1 다채널 액티브 패턴의 제2 부분(105b)의 일부는 제1 핀 스페이서(135) 위로 돌출된다. 즉, 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2) 일부는 제1 핀 스페이서(135)에 의해 덮이지 않는다.
제1 핀 스페이서(135)는 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2)에 형성되므로, 제1 핀 스페이서(135)는 제1 방향(X1)으로 연장된다. 제1 핀 스페이서(135)는 제1 다채널 액티브 패턴의 제2 부분(105b)에 인접하는 내측면(135a)와, 내측면(135a)에 대향되는 외측면(135b)를 포함한다.
제1 핀 스페이서(135)는 제1 게이트 전극(120)의 측벽에 형성된 제1 게이트 스페이서(130)와 물리적으로 서로 연결된다. 제1 핀 스페이서(135) 및 제1 게이트 스페이서(130)가 서로 연결되는 것은 제1 핀 스페이서(135) 및 제1 게이트 스페이서(130)가 동일 레벨에서 형성되기 때문이다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제1 핀 스페이서(135)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 핀 스페이서(135)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 소오스/드레인(140)은 제1 핀 스페이서(135)의 일부를 감싼다. 또한, 제1 소오스/드레인(140)은 제1 핀 스페이서(135)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1) 및 측벽(105b-2)에 접하도록 형성된다.
제1 소오스/드레인(140)은 제1 핀 스페이서(135)의 외측면(135b)을 따라 제1 핀 스페이서(135)와 접촉한다. 제1 소오스/드레인(140)은 제1 핀 스페이서(135)의 일부를 감싸므로, 제1 소오스/드레인(140)은 제1 핀 스페이서(135)의 외측면(135b)의 일부를 따라 연장된다. 즉, 제1 핀 스페이서(135)의 외측면(135b)의 상부는 제1 소오스/드레인(140)과 접촉하고, 제1 핀 스페이서(135)의 외측면(135b)의 하부는 제1 소오스/드레인(140)과 접촉하지 않는다.
제1 다채널 액티브 패턴의 제2 부분(105b)과 접하는 제1 소오스/드레인(140)의 내주면은 제1 핀 스페이서(135)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1) 및 측벽(105b-2)과 제1 핀 스페이서(135)의 외측면(135b)의 일부를 따라서 형성된다.
본 발명의 제3 실시예에 따른 반도체 장치에서, 제1 소오스/드레인(140)은 필드 절연막(103)과 접하지 않는다. 즉, 제1 소오스/드레인(140)과 필드 절연막(103)은 이격되어 있다.
도 12 및 도 13을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 10 및 도 11을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 12은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 13는 도 12의 C - C를 따라서 절단한 단면도이다.
도 12 및 도 13을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 소오스/드레인(140)은 제1 핀 스페이서(135)를 전체적으로 감싼다.
구체적으로, 제1 소오스/드레인(140)은 제1 핀 스페이서(135)의 외측면(135b)를 전체적으로 감싼다. 따라서, 제1 소오스/드레인(140)은 필드 절연막(103)과 접할 수 있다.
또한, 제1 소오스/드레인(140)은 필드 절연막의 상면(103u)을 따라서 필드 절연막(103)과 접촉한다. 즉, 제1 핀 스페이서(135)를 전체적으로 감싸는 제1 소오스/드레인(140)은 제1 핀 스페이서(135)의 외측면(135b)에 인접한 필드 절연막의 상면(103u)을 따라 측면 성장이 이루어질 수 있다. 따라서, 제1 소오스/드레인(140)은 필드 절연막의 상면(103u)과 대응되는 제1 소오스/드레인(140)의 면은 필드 절연막의 상면(103u)을 따라서 일부 연장된다.
제1 다채널 액티브 패턴의 제2 부분(105b)과 접하는 제1 소오스/드레인(140)의 내주면은 제1 핀 스페이서(135)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1) 및 측벽(105b-2)과, 제1 핀 스페이서(135)의 외측면(135b)와, 필드 절연막의 상면(103u)을 따라서 형성된다.
도 12 및 도 13에서, 제1 소오스/드레인(140)은 필드 절연막의 상면(103u)을 따라서 일부 연장되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 제1 소오스/드레인(140)의 최하부는 필드 절연막(103)과 제1 핀 스페이서(135)의 외측면(135b) 사이의 경계를 따라 위쪽 방향(Z1)으로만 형성될 수 있다. 덧붙여, 제1 소오스/드레인(140)의 최하부는 필드 절연막의 상면(103u)과 접촉하지만, 필드 절연막의 상면(103u)를 따라서 측면 성장이 이루어지지 않을 수 있다.
도 14 내지 도 16를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 15는 도 14의 B1 - B1 및 B2 - B2를 따라서 절단한 단면도이다. 도 16은 도 14의 C - C를 따라서 절단한 단면도이다.
도 14 내지 도 16을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제1 다채널 액티브 패턴(105) 및 제5 다채널 액티브 패턴(505)은 기판(100) 상에 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 다채널 액티브 패턴(105)과 제5 다채널 액티브 패턴(505)은 필드 절연막(103)을 사이에 두고, 인접하여 형성된다.
제5 다채널 액티브 패턴(505)은 기판(100) 상에 형성된 필드 절연막(103) 위로 돌출되어 있다. 제5 다채널 액티브 패턴(505)은 제1 다채널 액티브 패턴(105)과 마찬가지로 필드 절연막(103)에 의해 정의된다.
제5 다채널 액티브 패턴(505)은 제1 부분(505a) 및 제2 부분(505b)을 포함한다. 제5 다채널 액티브 패턴의 제2 부분(505b)은 제5 다채널 액티브 패턴의 제1 부분(505a)을 중심으로 제1 방향(X1)으로 양측에 배치된다.
제5 다채널 액티브 패턴의 제2 부분(505b)의 상면(505b-1)과 제5 다채널 액티브 패턴의 제1 부분(505a)의 상면(505a-1)은 필드 절연막의 상면(103u)보다 위로 돌출되어 있다. 즉, 제5 다채널 액티브 패턴의 제1 부분(505a) 및 제5 다채널 액티브 패턴의 제2 부분(505b)은 필드 절연막(103) 위로 돌출되어 있다. 제5 다채널 액티브 패턴의 제2 부분(505b)은 제5 다채널 액티브 패턴의 제1 부분(505a)보다 리세스되어 있다.
제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 다채널 액티브 패턴(105) 및 제5 다채널 액티브 패턴(505)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 다채널 액티브 패턴(105)과, 제5 다채널 액티브 패턴(505)과, 필드 절연막(103) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 다채널 액티브 패턴의 제1 부분(105a) 및 제5 다채널 액티브 패턴의 제1 부분(505a) 상에 형성된다.
제5 소오스/드레인(540)은 제1 게이트 전극(120)의 양측에, 제5 다채널 액티브 패턴(505) 상에 형성된다. 다시 말하면, 제5 소오스/드레인(540)은 제5 다채널 액티브 패턴의 제2 부분(505b) 상에 형성된다. 제5 소오스/드레인(540)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제5 소오스/드레인(540)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 14에서는 예시적으로 다이아몬드 형상(또는 오각형 형상)을 도시하였으나, 이에 한정되지 않는다.
제5 소오스/드레인(540)은 필드 절연막의 상면(103u)보다 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)의 둘레를 따라 형성된다. 좀 더 구체적으로, 제5 소오스/드레인(540)은 필드 절연막의 상면(103u)보다 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)의 상면(505b-1) 및 측벽(505b-2) 상에 형성된다.
필드 절연막의 상면(103u)보다 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)은 전체적으로 제5 소오스/드레인(540)과 직접 접촉한다. 또한, 제5 소오스/드레인(540)은 필드 절연막(103)과 접한다.
제5 소오스/드레인(540)은 제1 소오스/드레인(140)과 동일한 도전형을 가질 수 있다. 또한, 제5 소오스/드레인(540)은 제1 소오스/드레인(140)과 동일한 물질을 포함할 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제5 소오스/드레인(540)은 제1 소오스/드레인(140)과 접촉하여 연결될 수 있다. 즉, 제5 소오스/드레인(540)은 제1 소오스/드레인(140)과 전기적으로 연결될 수 있다.
제1 소오스/드레인(140)과 제5 소오스/드레인(540)이 접하므로, 제1 소오스/드레인(140)과 제5 소오스/드레인(540) 사이에는, 층간 절연막(150)이 형성되지 않아서, 에어갭(air gap)(145)이 배치될 수 있다.
본 발명의 제5 실시예와 같이, 다수의 다채널 액티브 패턴의 일부를 노출시킨 후, 각각의 다채널 액티브 패턴 상에 소오스/드레인을 형성시키는 것의 효과에 대해서 설명한다.
다수의 다채널 액티브 패턴의 측면의 일부 및 상면을 노출시키고, 노출된 측면 및 상면에 소오스/드레인을 형성함으로써, 소오스/드레인 각각의 크기 통제(size controllability)를 향상시킬 수 있다. 즉, 인접한 각각의 소오스/드레인은 균일한 크기를 가지고 성장될 수 있다.
도 17은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 14 내지 도 16을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 17을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 소오스/드레인(140) 및 제5 소오스/드레인(540)은 각각 필드 절연막의 상면(103u)을 따라 필드 절연막(103)과 접촉한다.
제1 소오스/드레인(140)은 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)뿐만 아니라, 필드 절연막의 상면(103u) 일부와도 접촉한다. 제1 소오스/드레인(140)과 마찬가지로, 제5 소오스/드레인(540)은 필드 절연막(103) 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)뿐만 아니라, 필드 절연막의 상면(103u) 일부와도 접촉한다. 필드 절연막(103)과 대응되는 제1 소오스/드레인(140)의 면 및 제5 소오스/드레인(540)의 면은 필드 절연막의 상면(103u)을 따라서 일부 연장된다.
도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 10, 도 11, 도 14 내지 도 16을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 18을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)은 제1 핀 스페이서(135) 및 제5 핀 스페이서(535)를 더 포함한다.
제1 핀 스페이서(135)는 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2) 일부에 형성되어, 제1 다채널 액티브 패턴의 제2 부분(105b)의 일부는 제1 핀 스페이서(135) 위로 돌출된다. 제5 핀 스페이서(535)는 필드 절연막의 상면(103u)보다 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)의 측벽(505b-2) 일부에 형성되어, 제5 다채널 액티브 패턴의 제2 부분(505b)의 일부는 제5 핀 스페이서(535) 위로 돌출된다.
제1 핀 스페이서(135) 및 제5 핀 스페이서(535)는 제1 방향(X1)으로 연장된다. 또한, 제1 핀 스페이서(135) 및 제5 핀 스페이서(535)는 동일 레벨에서 형성된다.
제1 소오스/드레인(140)은 제1 핀 스페이서(135)의 일부와, 제1 핀 스페이서(135)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 둘레를 따라 형성된다. 제5 소오스/드레인(540)은 제5 핀 스페이서(535)의 일부와, 제5 핀 스페이서(535)보다 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)의 둘레를 따라 형성된다.
본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제1 소오스/드레인(140) 및 제5 소오스/드레인(540)은 서로 간에 접한다. 하지만, 제1 소오스/드레인(140) 및 제5 소오스/드레인(540)은 각각 필드 절연막(103)과 접촉하지 않고, 이격되어 있다.
단면도 상에서, 제1 소오스/드레인(140)과 제5 소오스/드레인(540) 사이에 배치될 수 있는 에어갭(145)는 필드 절연막(103), 제1 핀 스페이서(135), 제5 핀 스페이서(535), 제1 소오스/드레인(140) 및 제5 소오스/드레인(540)에 의해 둘러싸여 있을 수 있다.
도 19는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 18을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 19를 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 제1 소오스/드레인(140)은 제1 핀 스페이서(135)를 전체적으로 감싸고, 제5 소오스/드레인(540)은 제5 핀 스페이서(535)를 전체적으로 감싼다.
따라서, 제1 소오스/드레인(140) 및 제5 소오스/드레인(540)은 필드 절연막(103)과 접할 수 있다. 도 19에서, 제1 소오스/드레인(140) 및 제5 소오스/드레인(540)은 측면 성장이 이루어져, 필드 절연막의 상면(103u)과 대응되는 제1 소오스/드레인(140)의 면 및 제5 소오스/드레인(540)의 면은 필드 절연막의 상면(103u)을 따라서 일부 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 소오스/드레인(140)의 최하부는 필드 절연막(103)과 제1 핀 스페이서(135) 사이의 경계를 따라 위쪽 방향(Z1)으로만 형성될 수 있다. 덧붙여, 제1 소오스/드레인(140)의 최하부는 필드 절연막의 상면(103u)과 접촉하지만, 필드 절연막의 상면(103u)를 따라서 측면 성장이 이루어지지 않을 수 있다. 제1 소오스/드레인(140)과 마찬가지로, 제5 소오스/드레인(540)은 필드 절연막의 상면(103u)과 접촉하지만, 필드 절연막의 상면(103u)을 따라서 측면 성장이 이루어지지 않을 수 있다.
도 20 및 도 21을 참조하여, 본 발명의 제9 실시예에 따른 반도체 장치에 대해 설명한다.
도 20은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 21는 도 20의 C - C 및 D - D를 따라 절단한 단면도이다.
도 20 및 도 21을 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 기판(100), 제2 다채널 액티브 패턴(205), 제3 다채널 액티브 패턴(305), 제2 게이트 전극(220), 제3 게이트 전극(320), 제2 소오스/드레인(240) 및 제3 소오스/드레인(340) 등을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 영역(I)은 P형 트랜지스터 영역을 포함할 수 있고, 제2 영역(II)은 N형 트랜지스터 영역을 포함할 수 있다. 즉, 제1 트랜지스터(201)는 P형 트랜지스터일 수 있고, 제2 트랜지스터(301)는 N형 트랜지스터일 수 있다. 따라서, 제1 트랜지스터(201)는 제1 영역(I)에 형성되고, 제2 트랜지스터(301)는 제2 영역(II)에 형성된다.
제1 트랜지스터(201)은 제2 다채널 액티브 패턴(205)과, 제2 게이트 전극(220)과, 제2 소오스/드레인(240)을 포함한다.
제2 다채널 액티브 패턴(205)은 필드 절연막(103)에 의해 정의되고, 제3 방향(X2)을 따라서 길게 연장될 수 있다. 도 3에서 도시되는 것과 유사하게, 제2 다채널 액티브 패턴(205)은 제1 부분(205a) 및 제2 부분(205b)을 포함한다. 제2 다채널 액티브 패턴의 제2 부분(205b)은 제2 다채널 액티브 패턴의 제1 부분(205a)을 중심으로 제3 방향(X2)으로 양측에 배치된다.
제2 다채널 액티브 패턴의 제2 부분(205b)의 상면(205b-1)과 제2 다채널 액티브 패턴의 제1 부분(205a)의 상면(205a-1)은 필드 절연막의 상면(103u)보다 위로 돌출되어 있다. 즉, 제2 다채널 액티브 패턴의 제1 부분(205a) 및 제2 다채널 액티브 패턴의 제2 부분(205b)은 필드 절연막(103) 위로 돌출되어 있다. 제2 다채널 액티브 패턴의 제2 부분(205b)은 제2 다채널 액티브 패턴의 제1 부분(205a)보다 리세스되어 있다.
제2 다채널 액티브 패턴의 제2 부분(205b)의 측벽의 프로파일은 연속적이다. 제2 다채널 액티브 패턴의 제2 부분(205b)은 필드 절연막(103)과 접촉하는 부분과, 필드 절연막(103)과 접촉하지 않고, 필드 절연막(103) 위로 돌출된 부분을 포함한다. 이 때, 필드 절연막(103)과 접촉하는 제2 다채널 액티브 패턴의 제2 부분(205b)의 측벽의 프로파일과, 필드 절연막(103) 위로 돌출된 제2 다채널 액티브 패턴의 제2 부분(205b)의 측벽(205b-2)의 프로파일은 연속된다.
제2 게이트 전극(220)은 제4 방향(Y2)으로 연장되어, 제2 다채널 액티브 패턴(205)과 교차하도록 형성될 수 있다. 제2 게이트 전극(220)은 제2 다채널 액티브 패턴(205), 좀 더 구체적으로, 제2 다채널 액티브 패턴의 제1 부분(205a) 상에 형성된다. 제2 게이트 전극(220)은 금속층(222, 224)을 포함할 수 있다. 제2 게이트 전극(220)은 도시된 것과 같이, 2층 이상의 금속층(222, 224)이 적층될 수 있다. 제2 게이트 전극(220)은 도 1 내지 도 4를 통해 설명한 제1 게이트 전극(120)에 포함되는 물질을 포함할 수 있다.
제2 소오스/드레인(240)은 제2 게이트 전극(220)의 양측에, 제2 다채널 액티브 패턴(205) 상에 형성된다. 다시 말하면, 제2 소오스/드레인(240)은 제2 다채널 액티브 패턴의 제2 부분(205b) 상에 형성된다.
제2 소오스/드레인(240)은 필드 절연막의 상면(103u)보다 위로 돌출된 제2 다채널 액티브 패턴의 제2 부분(205b)의 둘레를 따라 형성된다. 좀 더 구체적으로, 제2 소오스/드레인(240)은 필드 절연막의 상면(103u)보다 위로 돌출된 제2 다채널 액티브 패턴의 제2 부분(205b)의 상면(205b-1) 및 측벽(205b-2) 상에 형성된다.
필드 절연막의 상면(103u)보다 위로 돌출된 제2 다채널 액티브 패턴의 제2 부분(205b)은 전체적으로 제2 소오스/드레인(240)과 접한다. 또한, 제2 소오스/드레인(240)은 필드 절연막(103)과 접촉한다.
제2 트랜지스터(301)은 제3 다채널 액티브 패턴(305)과, 제3 게이트 전극(320)과, 제3 소오스/드레인(340)을 포함한다.
제3 다채널 액티브 패턴(305)은 필드 절연막(103)에 의해 정의되고, 제5 방향(X3)을 따라서 길게 연장될 수 있다. 도 3에서 도시되는 것과 유사하게, 제3 다채널 액티브 패턴(305)은 제1 부분(305a) 및 제2 부분(305b)을 포함한다. 제3 다채널 액티브 패턴의 제2 부분(305b)은 제3 다채널 액티브 패턴의 제1 부분(305a)을 중심으로 제5 방향(X3)으로 양측에 배치된다.
제3 다채널 액티브 패턴의 제2 부분(305b)의 상면(305b-1)과 제3 다채널 액티브 패턴의 제1 부분(305a)의 상면(305a-1)은 필드 절연막의 상면(103u)보다 위로 돌출되어 있다. 덧붙여, 제3 다채널 액티브 패턴의 제2 부분(305b)은 제3 다채널 액티브 패턴의 제1 부분(305a)보다 리세스되어 있다.
제3 다채널 액티브 패턴의 제2 부분(305b)의 측벽의 프로파일은 연속적이다. 제3 다채널 액티브 패턴의 제2 부분(305b)은 필드 절연막(103)과 접촉하는 부분과, 필드 절연막(103)과 접촉하지 않고, 필드 절연막(103) 위로 돌출된 부분을 포함한다. 이 때, 필드 절연막(103)과 접촉하는 제3 다채널 액티브 패턴의 제2 부분(305b)의 측벽의 프로파일과, 필드 절연막(103) 위로 돌출된 제3 다채널 액티브 패턴의 제2 부분(305b)의 측벽(305b-2)의 프로파일은 연속된다.
제3 게이트 전극(320)은 제6 방향(Y3)으로 연장되어, 제3 다채널 액티브 패턴(305)과 교차하도록 형성될 수 있다. 제3 게이트 전극(320)은 제3 다채널 액티브 패턴의 제1 부분(305a) 상에 형성된다. 제3 게이트 전극(320)은 금속층(322, 324)을 포함할 수 있다. 제3 게이트 전극(320)은 도시된 것과 같이, 2층 이상의 금속층(322, 324)이 적층될 수 있다. 제3 게이트 전극(320)은 도 1 내지 도 4를 통해 설명한 제1 게이트 전극(120)에 포함되는 물질을 포함할 수 있다.
제3 소오스/드레인(340)은 제3 게이트 전극(320)의 양측에, 제3 다채널 액티브 패턴(305) 상에 형성된다. 다시 말하면, 제3 소오스/드레인(340)은 제3 다채널 액티브 패턴의 제2 부분(305b) 상에 형성된다. 제3 소오스/드레인(340)은 제2 소오스/드레인과 서로 다른 도전형을 갖는다.
제3 소오스/드레인(340)은 필드 절연막의 상면(103u)보다 위로 돌출된 제3 다채널 액티브 패턴의 제2 부분(305b)의 둘레를 따라 형성된다. 좀 더 구체적으로, 제3 소오스/드레인(340)은 필드 절연막의 상면(103u)보다 위로 돌출된 제3 다채널 액티브 패턴의 제2 부분(305b)의 상면(305b-1) 및 측벽(305b-2) 상에 형성된다.
필드 절연막의 상면(103u)보다 위로 돌출된 제3 다채널 액티브 패턴의 제2 부분(305b)은 전체적으로 제3 소오스/드레인(340)과 접한다. 또한, 제3 소오스/드레인(340)은 필드 절연막(103)과 접촉한다.
본 발명의 제9 실시예에 따른 반도체 장치에서, 필드 절연막(103)과 접하는 제2 소오스/드레인(240)은 제2 다채널 액티브 패턴(205)과 필드 절연막(103)의 경계보다 위쪽 방향(Z2)으로 형성된다. 즉, 제2 소오스/드레인(240)의 최하부는 필드 절연막(103)과 제2 다채널 액티브 패턴(205) 사이의 경계를 따라 형성된다. 덧붙여, 필드 절연막(103)과 접하는 제3 소오스/드레인(340)은 제3 다채널 액티브 패턴(305)과 필드 절연막(103)의 경계보다 위쪽 방향(Z3)으로 형성된다. 즉, 제3 소오스/드레인(340)의 최하부는 필드 절연막(103)과 제3 다채널 액티브 패턴(305) 사이의 경계를 따라 형성된다.
도 22는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 23 도 22의 C - C 및 D - D를 따라 절단한 단면도이다. 설명의 편의상, 도 20 및 도 21을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 22 및 도 23을 참고하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)에서, 제3 소오스/드레인(340)은 필드 절연막의 상면(103u)을 따라 필드 절연막(103)과 접촉한다.
제3 소오스/드레인(340)은 필드 절연막의 상면(103u)보다 위로 돌출된 제3 다채널 액티브 패턴의 제2 부분(305b)뿐만 아니라, 필드 절연막의 상면(103u) 일부와도 접촉한다. 필드 절연막(103)과 대응되는 제3 소오스/드레인(340)의 면은 필드 절연막의 상면(103u)을 따라서 일부 연장된다. 즉, 제3 소오스/드레인(340)의 최하면은 필드 절연막의 상면(103u)의 일부를 따라서 발생되는 측면 성장에 의해 형성될 수 있다.
하지만, 제2 소오스/드레인(240)의 최하부는 필드 절연막(103)과 제2 다채널 액티브 패턴(205) 사이의 경계를 따라 형성된다. 즉, 제2 소오스/드레인(240)의 최하부는 필드 절연막의 상면(103u)을 따라서 측면 성장이 이루어지지 않는다.
따라서, 본 발명의 제10 실시예에 따른 반도체 장치에서, 제2 소오스/드레인(240)과 필드 절연막(103)이 접촉하는 제1 영역의 넓이는 제3 소오스/드레인(340)과 필드 절연막(103)이 접촉하는 제2 영역의 넓이가 서로 다르다. 예를 들어, 제3 소오스/드레인(340)과 필드 절연막(103)이 접촉하는 제2 영역의 넓이는 제2 소오스/드레인(240)과 필드 절연막(103)이 접촉하는 제1 영역의 넓이보다 크다. 이와 같은 접촉 면적의 차이는 제2 소오스/드레인(240)과 제3 소오스/드레인(340)이 필드 절연막의 상면(103u)을 따라서 측면 성장이 되는지 여부에 따라 달라지게 된다.
도 24는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 25는 도 24의 C - C 및 D - D를 따라 절단한 단면도이다. 설명의 편의상, 도 20 및 도 21을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 24 및 도 25를 참고하면, 본 발명의 제11 실시예에 따른 반도체 장치(11)에서, 제1 트랜지스터(201)은 제2 핀 스페이서(235)를 더 포함하고, 제2 트랜지스터(301)는 제3 핀 스페이서(335)를 더 포함한다.
제1 트랜지스터(201)에서, 제2 핀 스페이서(235)는 필드 절연막의 상면(103u)보다 위로 돌출된 제2 다채널 액티브 패턴의 제2 부분(205b)의 측벽(205b-2) 일부에 형성된다. 따라서, 제2 다채널 액티브 패턴의 제2 부분(205b)의 일부는 제2 핀 스페이서(235) 위로 돌출된다.
제2 핀 스페이서(235) 및 제2 게이트 스페이서(230)은 동일 레벨에서 형성되고, 서로 연결된다.
제2 소오스/드레인(240)은 제2 핀 스페이서(235)보다 돌출된 제2 다채널 액티브 패턴의 제2 부분(205b)의 상면(205b-1) 및 측벽(205b-2) 상에 형성된다. 제2 소오스/드레인(240)은 제2 핀 스페이서(235)보다 돌출된 제2 다채널 액티브 패턴의 제2 부분(205b)의 둘레에 접촉하여 형성된다.
본 발명의 제11 실시예에 따른 반도체 장치(11)에서, 제2 소오스/드레인(240)의 최하부(240b)는 제2 핀 스페이서(235)의 최상부(235t)를 따라서 형성될 수 있다. 즉, 제2 소오스/드레인(240)은 제2 핀 스페이서(235)의 외측면을 따라서 연장되지 않을 수 있다.
제2 트랜지스터(301)에서, 제3 핀 스페이서(335)는 필드 절연막의 상면(103u)보다 위로 돌출된 제3 다채널 액티브 패턴의 제2 부분(305b)의 측벽(305b-2) 일부에 형성된다. 따라서, 제3 다채널 액티브 패턴의 제2 부분(305b)의 일부는 제3 핀 스페이서(335) 위로 돌출된다.
제3 핀 스페이서(335) 및 제3 게이트 스페이서(330)은 동일 레벨에서 형성되고, 서로 연결된다.
제2 트랜지스터(301)에서, 제3 소오스/드레인(340)은 제3 핀 스페이서(335)의 일부를 감싼다. 또한, 제3 소오스/드레인(340)은 제3 핀 스페이서(335)보다 위로 돌출된 제3 다채널 액티브 패턴의 제2 부분(305b)의 상면(305b-1) 및 측벽(305b-2)에 접하도록 형성된다. 제3 소오스/드레인(340)은 제3 핀 스페이서(335)보다 위로 돌출된 제3 다채널 액티브 패턴의 제2 부분(305b)의 둘레에 접하도록 형성된다.
제3 소오스/드레인(340)은 제3 핀 스페이서(335)의 외측면을 따라 제3 핀 스페이서(335)와 접촉한다. 제3 소오스/드레인(340)은 제3 핀 스페이서(335)의 일부를 감싸므로, 제3 소오스/드레인(340)은 제3 핀 스페이서(335)의 외측면의 일부를 따라 연장된다.
본 발명의 제11 실시예에 따른 반도체 장치(11)에서, 제2 소오스/드레인(240) 및 제3 소오스/드레인(340)은 필드 절연막(103)과 접촉하지 않고, 이격되어 있다. 다만, 필드 절연막의 상면(103u)으로부터 제2 핀 스페이서(235) 및 제3 핀 스페이서(335)의 최상부까지의 높이가 동일하다고 가정하면, 제2 소오스/드레인(240)이 필드 절연막(103)으로부터 이격된 높이는 제3 소오스/드레인(340)이 필드 절연막(103)으로부터 이격된 높이보다 높다.
도 26은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 27은 도 26의 C - C 및 D - D를 따라 절단한 단면도이다. 설명의 편의상, 도 24 및 도 25를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 26 및 도 27을 참고하면, 본 발명의 제12 실시예에 따른 반도체 장치(12)에서, 제3 소오스/드레인(340)은 제3 핀 스페이서(335)를 전체적으로 감싸고, 필드 절연막(103)과 접촉할 수 있다.
도 27에서, 제2 트랜지스터(301)에서, 제3 소오스/드레인(340))은 측면 성장이 이루어져, 필드 절연막의 상면(103u)과 대응되는 제3 소오스/드레인(340)의 면은 필드 절연막의 상면(103u)을 따라서 일부 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제3 소오스/드레인(340)의 최하부는 필드 절연막의 상면(103u)과 접촉하지만, 필드 절연막의 상면(103u)를 따라서 측면 성장이 이루어지지 않을 수 있다.
도 28 내지 도 30을 참조하여, 본 발명의 제13 실시예에 따른 반도체 장치에 대해서 설명한다.
도 28은 본 발명의 제13 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 29는 도 28의 C - C 및 D - D를 따라서 절단한 단면도이다. 도 30은 도 28의 E - E를 따라서 절단한 단면도이다.
좀 더 구체적으로, 도 28의 제3 영역(III)에 형성되는 제3 트랜지스터(101)는 본 발명의 제1 및 제2 실시예에 따른 반도체 장치 중 하나일 수 있다. 예시적으로, 도 28의 제3 영역(III)에 형성되는 제3 트랜지스터(101)는 본 발명의 제1 실시예에 따른 반도체 장치인 것으로 설명한다.
도 28 내지 도 30을 참고하면, 본 발명의 제13 실시예에 따른 반도체 장치(13)는 기판(100), 제1 다채널 액티브 패턴(105), 제4 다채널 액티브 패턴(405), 제1 게이트 전극(120), 제4 게이트 전극(420), 제1 소오스/드레인(140) 및 제4 소오스/드레인(440) 등을 포함할 수 있다.
기판(100)은 제3 영역(III) 및 제4 영역(IV)을 포함할 수 있다. 제3 영역(III)과 제4 영역(IV)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 또한, 제3 영역(III) 및 제4 영역(IV)은 서로 다른 형의 트랜지스터 영역을 포함할 수도 있고, 서로 동일한 형의 트랜지스터 영역을 포함할 수도 있다.
제3 트랜지스터(101)는 제1 다채널 액티브 패턴(105), 제1 게이트 전극(120) 및 제1 소오스/드레인(140)을 포함한다. 제3 트랜지스터(101)에 대한 설명은 도 1 내지 4를 통해 설명한 것과 중복되므로, 생략한다.
제4 트랜지스터(401)는 제4 다채널 액티브 패턴(405), 제4 게이트 전극(420) 및 제4 소오스/드레인(440)을 포함한다.
제4 다채널 액티브 패턴(405)은 필드 절연막(103)에 의해 정의되고, 제7 방향(X4)을 따라서 길게 연장될 수 있다. 제4 다채널 액티브 패턴(405)은 제1 부분(405a) 및 제2 부분(405b)을 포함한다. 제4 다채널 액티브 패턴의 제2 부분(405b)은 제4 다채널 액티브 패턴의 제1 부분(405a)을 중심으로 제7 방향(X4)으로 양측에 배치된다.
제4 다채널 액티브 패턴의 제1 부분(405a)의 상면(405a-1)은 필드 절연막의 상면(103u)보다 위로 돌출되어 있다. 하지만, 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)은 필드 절연막의 상면(103u) 위로 돌출되지 않는다.
설명의 편의성을 위해서, 필드 절연막의 상면(103u)은 평평하고, 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)은 필드 절연막의 상면(103u)과 동일 평면 상에 놓여 있는 것으로 도시하였다.
하지만, 필드 절연막의 상면(103u)이 평평하지 않을 경우, 필드 절연막(103)과 제4 다채널 액티브 패턴(405) 사이의 경계선이 기판(100)으로부터 이격된 거리는 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)의 높이와 실질적으로 동일하다.
제4 게이트 전극(420)은 제8 방향(Y4)으로 연장되어, 제4 다채널 액티브 패턴(405)과 교차하도록 형성될 수 있다. 제4 게이트 전극(420)은 제4 다채널 액티브 패턴의 제1 부분(405a) 상에 형성된다.
제4 소오스/드레인(440)은 제4 게이트 전극(420)의 양측에, 제4 다채널 액티브 패턴(405) 상에 형성된다. 제4 소오스/드레인(440)은 필드 절연막(103)과 접할 수 있다.
도 31은 본 발명의 제14 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 28 내지 도 30을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 31을 참고하면, 본 발명의 제14 실시예에 따른 반도체 장치(14)에서, 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)는 필드 절연막의 상면(103u)보다 리세스되어 있다.
즉, 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)과 필드 절연막의 상면(103u) 사이에는 단차가 있어, 불연속적이다.
제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1) 상에 형성되는 제4 소오스/드레인(440)의 일부는 필드 절연막(103)에 의해 둘러싸여 있다.
도 32는 본 발명의 제15 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 33은 도 32의 C - C 및 D - D를 따라서 절단한 단면도이다. 설명의 편의상, 도 28 내지 도 30을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
좀 더 구체적으로, 도 32의 제3 영역(III)에 형성되는 제3 트랜지스터(101)는 본 발명의 제3 및 제4 실시예에 따른 반도체 장치 중 하나일 수 있다. 예시적으로, 도 32의 제3 영역(III)에 형성되는 제3 트랜지스터(101)는 본 발명의 제4 실시예에 따른 반도체 장치인 것으로 설명한다.
도 32 및 도 33을 참고하면, 본 발명의 제15 실시예에 따른 반도체 장치(15)에서, 제3 트랜지스터(101)은 제1 핀 스페이서(135)를 더 포함하고, 제4 트랜지스터(401)는 제4 핀 스페이서(435)를 더 포함한다.
제4 트랜지스터(401)는 제4 다채널 액티브 패턴(405), 제4 게이트 전극(420), 제4 핀 스페이서(435) 및 제4 소오스/드레인(440)을 포함한다.
제4 트랜지스터(401)에서, 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)과 제4 다채널 액티브 패턴의 제1 부분(405a)의 상면(405a-1)은 필드 절연막의 상면(103u)보다 위로 돌출되어 있다. 즉, 제4 다채널 액티브 패턴의 제1 부분(405a) 및 제4 다채널 액티브 패턴의 제2 부분(405b)은 필드 절연막(103) 위로 돌출되어 있다.
제4 핀 스페이서(435)는 필드 절연막의 상면(103u)보다 위로 돌출된 제4 다채널 액티브 패턴의 제2 부분(405b)의 측벽(405b-2)에 형성된다.
본 발명의 제15 실시예에 따른 반도체 장치(15)에서, 제4 핀 스페이서(435)의 제3 높이(h3)은 필드 절연막의 상면(103u)으로부터 돌출된 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)까지의 높이와 실질적으로 동일하다. 따라서, 필드 절연막의 상면(103u)보다 위로 돌출된 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)은 제4 핀 스페이서(435)보다 위로 돌출되지 않는다.
제4 핀 스페이서(435) 및 제4 게이트 스페이서(430)은 동일 레벨에서 형성되고, 서로 연결된다.
제4 소오스/드레인(440)은 제4 게이트 전극(420)의 양측에, 제4 다채널 액티브 패턴(405) 상에 형성된다. 제4 소오스/드레인(440)은 제4 핀 스페이서(435)와 접할 수 있다.
도 33에서, 제4 소오스/드레인(440)의 최하부는 제4 핀 스페이서(435)의 최상부를 따라서 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제4 소오스/드레인(440)은 제4 핀 스페이서(435)의 적어도 일부를 감쌀 수 있음은 물론이다.
도 34은 본 발명의 제16 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 32 및 도 33을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 34를 참고하면, 본 발명의 제16 실시예에 따른 반도체 장치(16)에서, 제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1)는 제4 핀 스페이서(435)의 최상부(435t)보다 리세스되어 있다.
제4 다채널 액티브 패턴의 제2 부분(405b)의 상면(405b-1) 상에 형성되는 제4 소오스/드레인(440)의 일부는 제4 핀 스페이서(435)에 의해 둘러싸여 있다.
도 35 및 도 36은 본 발명의 제17 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 구체적으로, 도 35는 본 발명의 제17 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 36은 도 35의 C - C 및 D - D를 따라서 절단한 단면도이다.
도 35 및 도 36을 참고하면, 본 발명의 제17 실시예에 따른 반도체 장치(17)는 기판(100), 제5 다채널 액티브 패턴(505), 제6 다채널 액티브 패턴(605), 제5 게이트 전극(520), 제6 게이트 전극(620), 제5 소오스/드레인(540), 제6 소오스/드레인(640) 및 제5 핀 스페이서(635) 등을 포함할 수 있다.
기판(100)은 제5 영역(V) 및 제6 영역(VI)을 포함할 수 있다. 제5 영역(V)과 제6 영역(VI)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 또한, 제5 영역(V) 및 제6 영역(VI)은 서로 다른 형의 트랜지스터 영역을 포함할 수도 있고, 서로 동일한 형의 트랜지스터 영역을 포함할 수도 있다.
제5 트랜지스터(501)는 기판(100)의 제5 영역(V)에 형성되고, 제6 트랜지스터(601)는 기판(100)의 제6 영역(VI)에 형성될 수 있다.
제5 트랜지스터(501)는 제5 다채널 액티브 패턴(505), 제5 게이트 전극(520) 및 제5 소오스/드레인(540) 등을 포함한다.
제5 다채널 액티브 패턴(505)은 필드 절연막(103)에 의해 정의되고, 제9 방향(X5)을 따라서 길게 연장될 수 있다. 도 3에서 도시되는 것과 유사하게, 제5 다채널 액티브 패턴(505)은 제1 부분(505a) 및 제2 부분(505b)을 포함한다. 제5 다채널 액티브 패턴의 제2 부분(505b)은 제5 다채널 액티브 패턴의 제1 부분(505a)을 중심으로 제9 방향(X2)으로 양측에 배치된다.
제5 다채널 액티브 패턴의 제2 부분(505b)의 상면(505b-1)과 제5 다채널 액티브 패턴의 제1 부분(505a)의 상면(505a-1)은 필드 절연막의 상면(103u)보다 위로 돌출되어 있다. 즉, 제5 다채널 액티브 패턴의 제1 부분(505a) 및 제5 다채널 액티브 패턴의 제2 부분(505b)은 필드 절연막(103) 위로 돌출되어 있다. 제5 다채널 액티브 패턴의 제2 부분(505b)은 제5 다채널 액티브 패턴의 제1 부분(505a)보다 리세스되어 있다.
제5 다채널 액티브 패턴의 제2 부분(505b)의 측벽의 프로파일은 연속적이다. 제5 다채널 액티브 패턴의 제2 부분(505b)은 필드 절연막(103)과 접촉하는 부분과, 필드 절연막(503)과 접촉하지 않고, 필드 절연막(103) 위로 돌출된 부분을 포함한다. 이 때, 필드 절연막(103)과 접촉하는 제5 다채널 액티브 패턴의 제2 부분(505b)의 측벽의 프로파일과, 필드 절연막(103) 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)의 측벽(505b-2)의 프로파일은 연속된다.
제5 게이트 전극(520)은 제10 방향(Y5)으로 연장되어, 제5 다채널 액티브 패턴(505)과 교차하도록 형성될 수 있다. 제5 게이트 전극(520)은 제5 다채널 액티브 패턴(505), 좀 더 구체적으로, 제5 다채널 액티브 패턴의 제1 부분(505a) 상에 형성된다. 제5 게이트 전극(520)은 금속층(522, 524)을 포함할 수 있다. 제5 게이트 전극(520)은 도시된 것과 같이, 2층 이상의 금속층(522, 524)이 적층될 수 있다.
제5 소오스/드레인(540)은 제5 게이트 전극(520)의 양측에, 제5 다채널 액티브 패턴(505) 상에 형성된다. 다시 말하면, 제5 소오스/드레인(540)은 제5 다채널 액티브 패턴의 제2 부분(505b) 상에 형성된다.
제5 소오스/드레인(540)은 필드 절연막의 상면(103u)보다 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)의 둘레를 따라 형성된다. 좀 더 구체적으로, 제5 소오스/드레인(540)은 필드 절연막의 상면(103u)보다 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)의 상면(505b-1) 및 측벽(505b-2) 상에 형성된다.
필드 절연막의 상면(103u)보다 위로 돌출된 제5 다채널 액티브 패턴의 제2 부분(505b)은 전체적으로 제5 소오스/드레인(540)과 접한다. 또한, 제5 소오스/드레인(540)은 필드 절연막(103)과 접촉한다.
도 36에서, 제5 소오스/드레인(540)의 최하부는 필드 절연막의 상면(103u)를 따라서 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도 9에서 도시되는 것과 같이, 제5 소오스/드레인(540)은 인접하는 필드 절연막의 상면(103u)을 따라 측면 성장이 이루어질 수 있음은 물론이다.
제6 트랜지스터(601)는 제6 다채널 액티브 패턴(605), 제6 게이트 전극(620), 제5 핀 스페이서(635) 및 제6 소오스/드레인(640) 등을 포함한다. 제6 다채널 액티브 패턴(605) 및 제6 게이트 전극(620)에 대한 설명은 제5 다채널 액티브 패턴(505) 및 제5 게이트 전극(520)에 대한 설명과 실질적으로 동일하므로, 생략한다.
제5 핀 스페이서(635)는 필드 절연막의 상면(103u)보다 위로 돌출된 제6 다채널 액티브 패턴의 제2 부분(605b)의 측벽(605b-2) 일부에 형성된다. 따라서, 제6 다채널 액티브 패턴의 제2 부분(605b)의 일부는 제5 핀 스페이서(635) 위로 돌출된다.
제5 핀 스페이서(635) 및 제6 게이트 스페이서(630)은 동일 레벨에서 형성되고, 서로 연결된다.
제6 소오스/드레인(640)은 제5 핀 스페이서(635)보다 돌출된 제6 다채널 액티브 패턴의 제2 부분(605b)의 상면(605b-1) 및 측벽(605b-2) 상에 형성된다. 제6 소오스/드레인(640)은 제5 핀 스페이서(635)보다 돌출된 제6 다채널 액티브 패턴의 제2 부분(605b)의 둘레에 접촉하여 형성된다.
본 발명의 제17 실시예에 따른 반도체 장치(17)에서, 제6 소오스/드레인(640)의 최하부(640b)는 제5 핀 스페이서(635)의 최상부(635t)를 따라서 형성될 수 있다. 즉, 제6 소오스/드레인(640)은 제5 핀 스페이서(635)의 외측면을 따라서 연장되지 않을 수 있다.
도 37 및 도 38은 본 발명의 제18 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의를 위해, 도 35 및 도 36를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 37 및 도 38을 참고하면, 제6 소오스/드레인(640)은 제5 핀 스페이서(635)의 적어도 일부를 감싼다.
제6 소오스/드레인(640)은 제5 핀 스페이서(635)의 외측면의 적어도 일부를 따라 연장될 수 있다. 또한, 제6 소오스/드레인(640)은 제5 핀 스페이서(635)의 외측면을 따라 제5 핀 스페이서(635)와 접촉할 수 있다.
도 37 및 도 38에서, 제6 소오스/드레인(640)은 제5 핀 스페이서(635)의 일부를 감싸고, 필드 절연막(103)과 접촉하지 않고 이격되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 제6 소오스/드레인(640)은 제5 핀 스페이서(635)를 전체적으로 감싸고, 필드 절연막(103)과 접촉할 수 있음은 물론이다.
도 39 내지 도 49를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 39 내지 도 45의 과정을 통해 형성되는 반도체 장치는 도 1 내지 도 4, 도 8 및 도 9를 통해 설명한 반도체 장치(1, 2)이다.
도 39 내지 도 49는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 39를 참고하면, 기판(100) 상에 프리 다채널 액티브 패턴(105p)을 형성한다.
구체적으로, 기판(100) 상에 마스크 패턴(2103)을 형성한 후, 식각 공정을 진행하여 프리 다채널 액티브 패턴(105p)을 형성한다. 프리 다채널 액티브 패턴(105p)은 제1 방향(X1)을 따라 연장될 수 있다. 프리 다채널 액티브 패턴(105p) 주변에는 트렌치(106)가 형성된다. 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 40을 참고하면, 트렌치(106)를 채우는 필드 절연막(103)을 형성한다. 필드 절연막(103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
평탄화 공정을 통해, 프리 다채널 액티브 패턴(105p) 및 필드 절연막(103)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 마스크 패턴(2103)은 제거될 수 있지만, 이에 제한되는 것은 아니다. 즉, 마스크 패턴(2103)은 필드 절연막(103)의 형성 이전에 제거되거나, 도 37을 통해 설명하는 리세스 공정 이후에 제거될 수 있다.
도 41을 참고하면, 필드 절연막(103)의 상부를 리세스하여, 프리 다채널 액티브 패턴(105p)의 일부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 즉, 필드 절연막(103) 상으로 돌출되는 프리 다채널 액티브 패턴(105p)이 형성된다. 즉, 프리 다채널 액티브 패턴(105p)의 하부는 필드 절연막(103)과 접촉하여, 필드 절연막(103)에 의해 둘러싸이고, 프리 다채널 액티브 패턴(105p)의 상부는 필드 절연막(103)과 접촉하지 않아, 필드 절연막(103) 위로 돌출될 수 있다.
한편, 필드 절연막(103) 위로 돌출된 프리 다채널 액티브 패턴(105p)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 필드 절연막(103) 형성 후, 리세스 공정 없이 필드 절연막(103)에 의하여 노출된 프리 다채널 액티브 패턴(105p)의 상면을 씨드로 하는 에피 공정에 의하여 프리 다채널 액티브 패턴(105p)의 일부가 형성될 수 있다.
또한, 프리 다채널 액티브 패턴(105p)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 장치(1, 2, 3, 4)가 NMOS 핀형 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 장치(1, 2, 3, 4)가 PMOS 핀형 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 42를 참고하면, 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 프리 다채널 액티브 패턴(105p)과 교차하여 제2 방향(Y1)으로 연장되는 더미 게이트 패턴(125)을 형성할 수 있다.
이를 통해, 더미 게이트 패턴(125)은 프리 다채널 액티브 패턴(105p) 상에 형성된다. 더미 게이트 패턴(125)은 필드 절연막(103) 상에 프리 다채널 액티브 패턴(105p)의 일부와 오버랩될 수 있다. 프리 다채널 액티브 패턴(105p)은 더미 게이트 패턴(125)에 의해 덮이는 부분과, 더미 게이트 패턴(125)에 의해 노출되는 부분을 포함한다.
더미 게이트 패턴(125)은 더미 게이트 절연막(126)과 더미 게이트 전극(127)을 포함한다. 예를 들어, 더미 게이트 절연막(126)은 실리콘 산화막일 수 있고, 더미 게이트 전극(127)은 폴리 실리콘일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 리플레이스먼트 게이트 전극을 형성하기 위해 더미 게이트 패턴(125)을 형성하는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 더미 게이트 패턴이 아닌, 트랜지스터의 게이트 절연막 및 게이트 전극으로 사용될 물질을 이용하여 게이트 패턴을 형성할 수 있음은 물론이다.
도 43을 참고하면, 더미 게이트 패턴(125) 및 프리 다채널 액티브 패턴(105p)을 덮는 스페이서막(1311)을 필드 절연막(110) 상에 형성한다.
스페이서막(1311)은 더미 게이트 패턴(125) 및 프리 다채널 액티브 패턴(105p) 상에 컨포말하게 형성될 수 있다. 스페이서막(1311)은 필드 절연막(103) 상으로 돌출되어 있는 프리 다채널 액티브 패턴(105p)의 상에 형성된다.
스페이서막(1311)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 스페이서막(1311)은 예를 들어, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있다.
도 44를 참고하면, 스페이서막(1311)과, 필드 절연막(103) 상으로 돌출된 프리 다채널 액티브 패턴(105p)의 일부를 식각하여, 제1 다채널 액티브 패턴(105)과 제1 게이트 스페이서(130)와 프리 핀 스페이서(135p)를 형성한다.
구체적으로, 더미 게이트 패턴(125)을 식각 마스크로 식각하여, 더미 게이트 패턴(125)과 오버랩되지 않는 프리 다채널 액티브 패턴(105p)을 리세스한다. 더미 게이트 패턴(125)과 오버랩되지 않는 프리 다채널 액티브 패턴(105p)을 리세스하는 과정에서, 더미 게이트 전극(127)의 측벽에 제1 게이트 스페이서(130)가 형성되고, 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽에 프리 핀 스페이서(135p)가 형성된다.
제1 게이트 스페이서(130) 및 프리 핀 스페이서(135p)가 형성되는 과정에서 형성되는 제1 다채널 액티브 패턴(105)은 필드 절연막(103)에 의해 정의되고, 제1 방향(X1)으로 연장된다. 제1 다채널 액티브 패턴(105)은 제1 부분(105a)과 제2 부분(105b)를 포함한다. 제1 다채널 액티브 패턴의 제1 부분(105a) 상에, 더미 게이트 전극(127)은 형성된다.
더미 게이트 전극(127)을 식각 마스크로 이용하여, 더미 게이트 전극(127)과 오버랩되지 않는 프리 다채널 액티브 패턴(105p)의 일부를 식각함으로써, 제1 다채널 액티브 패턴의 제2 부분(105b)을 형성한다. 따라서, 제1 다채널 액티브 패턴의 제2 부분(105b)은 제1 다채널 액티브 패턴의 제1 부분(105a)보다 리세스된다. 즉, 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1)은 제1 다채널 액티브 패턴의 제1 부분(105a)의 상면보다 리세스된다.
또한, 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1)과 제1 다채널 액티브 패턴의 제1 부분(105a)의 상면은 필드 절연막의 상면(103u)보다 위로 돌출되어 있다.
도 45를 참고하면, 프리 핀 스페이서(135p)를 전부 제거하여, 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2)을 전부 노출시킨다.
이를 통해, 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2) 및 상면(105b-1)은 노출된다.
프리 핀 스페이서(135p)를 제거하는 것은 예를 들어, 식각 공정을 이용할 수 있다.
프리 핀 스페이서(135p)와 제1 게이트 스페이서(130)는 동일 물질로 이루어질 수 있으므로, 프리 핀 스페이서(135p)를 제거하는 동안, 제1 게이트 스페이서(130)의 일부가 제거될 수 있다.
도 46을 참고하면, 필드 절연막의 상면(103u)보다 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2) 및 상면(105b-1)에 접하도록 제1 소오스/드레인(140)을 형성한다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)은 전체적으로 제1 소오스/드레인(140)과 직접 접촉한다.
제1 소오스/드레인(140)은 에피 공정에 의해서 형성할 수 있다. 본 발명의 실시예에 따른 반도체 장치(1, 2, 3, 4)가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 제1 소오스/드레인(140)의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
제1 소오스/드레인(140)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 46에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
도 47을 참고하면, 제1 소오스/드레인(140), 제1 게이트 스페이서(130) 및 더미 게이트 패턴(125) 등을 덮는 층간 절연막(150)을 형성한다.
층간 절연막(150)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 더미 게이트 전극(127)의 상면이 노출될 때까지, 층간 절연막(150)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 전극(127)의 상면이 노출될 수 있다.
도 48을 참고하면, 더미 게이트 패턴(125) 즉, 더미 게이트 절연막(126) 및 더미 게이트 전극(127)을 제거한다.
더미 게이트 절연막(126) 및 더미 게이트 전극(127)의 제거함에 따라, 필드 절연막(103) 및 제1 다채널 액티브 패턴의 제1 부분(105a)의 일부를 노출하는 트렌치(123)가 형성된다.
도 49를 참고하면, 트렌치(123) 내에 제1 게이트 절연막(110) 및 제1 게이트 전극(120)을 형성한다.
제1 게이트 절연막(110)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 제1 게이트 절연막(110)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
제1 게이트 전극(120)은 금속층(122, 124)을 포함할 수 있다. 제1 게이트 전극(120)은 도시된 것과 같이, 2층 이상의 금속층(122, 124)이 적층될 수 있다.
도 39 내지 도 44 및 도 47 내지 도 51을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 39 내지 도 44 및 도 47 내지 도 51의 과정을 통해 형성되는 반도체 장치는 도 10 내지 도 13를 통해 설명한 반도체 장치(3, 4)이다.
도 50 및 도 51은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 50을 참고하면, 프리 핀 스페이서(135p)를 일부 제거하여, 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2)을 일부 노출시킨다.
또한, 프리 핀 스페이서(135p)의 일부가 제거됨으로써, 필드 절연막의 상면(103u)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2)의 일부에 제1 핀 스페이서(135)가 형성된다. 따라서, 제1 다채널 액티브 패턴의 제2 부분(105b)의 일부는 제1 핀 스페이서(135) 위로 돌출된다.
도 51을 참고하면, 제1 핀 스페이서(135)보다 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 측벽(105b-2) 및 상면(105b-1)에 접하도록 제1 소오스/드레인(140)을 형성한다.
제1 소오스/드레인(140)은 제1 핀 스페이서(135)의 적어도 일부를 감싼다. 또한, 제1 소오스/드레인(140)은 제1 핀 스페이서(135)보다 위로 돌출된 제1 다채널 액티브 패턴의 제2 부분(105b)의 상면(105b-1) 및 측벽(105b-2)에 접하도록 형성된다.
이어서, 도 1 내지 도 38을 이용하여 설명한 반도체 장치를 이용하는 전자 시스템의 예를 설명한다.
도 52는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 52를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 53 및 도 54는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 49는 태블릿 PC이고, 도 50은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 103: 필드 절연막
105, 205, 305, 405, 505: 다채널 액티브 패턴
110, 210, 310, 410: 게이트 절연막
120, 220, 320, 420: 게이트 전극
130, 230, 330, 430: 게이트 스페이서
135, 235, 335, 435, 535: 핀 스페이서
140, 240, 340, 440, 540: 소오스/드레인

Claims (20)

  1. 필드 절연막에 의해 정의되고, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 제1 다채널 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되고, 상기 제2 부분은 상기 제1 부분보다 리세스되고, 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출되고, 상기 제2 부분의 측벽의 프로파일은 연속되는 제1 다채널 액티브 패턴;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극; 및
    상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 둘레를 따라 형성되고, 상기 필드 절연막과 접하는 제1 소오스/드레인을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 소오스/드레인은 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 상면 및 측벽 상에 형성되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분은 전체적으로 상기 제1 소오스/드레인과 직접 접촉하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 소오스/드레인은 상기 필드 절연막의 상면을 따라 상기 필드 절연막과 접촉하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 일부에 형성된 핀 스페이서를 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 부분의 일부는 상기 핀 스페이서 위로 돌출되는 반도체 장치.
  7. 제5 항에 있어서,
    상기 핀 스페이서는 상기 제2 부분에 인접하는 내측면과, 상기 내측면에 대향되는 외측면을 포함하고,
    상기 제1 소오스/드레인은 상기 핀 스페이서의 외측면을 따라 상기 핀 스페이서와 접촉하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 소오스/드레인은 상기 필드 절연막의 상면을 따라 상기 필드 절연막과 접촉하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 방향으로 연장되고, 제3 부분 및 제4 부분을 포함하고, 상기 제4 부분은 상기 제3 부분보다 리세스되고, 상기 제3 부분의 상면과 상기 제4 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출되고, 상기 제1 다채널 액티브 패턴과 인접하는 제2 다채널 액티브 패턴과,
    상기 필드 절연막의 상면보다 위로 돌출된 상기 제4 부분의 둘레를 따라 형성되고, 상기 필드 절연막과 접촉하는 제2 소오스/드레인을 더 포함하고,
    상기 게이트 전극은 상기 제3 부분 상에 형성되고,
    상기 제2 소오스/드레인은 상기 게이트 전극의 양측에 형성되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 소오스/드레인은 상기 제1 소오스/드레인과 접촉하는 반도체 장치.
  11. 제9 항에 있어서,
    상기 제1 소오스/드레인 및 상기 제2 소오스/드레인은 각각 상기 필드 절연막의 상면을 따라 상기 필드 절연막과 접촉하는 반도체 장치.
  12. 필드 절연막에 의해 정의되고, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 다채널 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되고, 상기 제2 부분은 상기 제1 부분보다 리세스되고, 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 다채널 액티브 패턴;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극;
    상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 일부에 형성된 핀 스페이서; 및
    상기 핀 스페이서의 적어도 일부를 감싸고, 상기 핀 스페이서보다 돌출된 상기 제2 부분의 상면 및 측벽에 접하는 소오스/드레인을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 소오스/드레인은 상기 핀 스페이서의 일부를 감싸는 반도체 장치.
  14. 제12 항에 있어서,
    상기 게이트 전극의 측벽 상에 형성되는 게이트 스페이서를 더 포함하고,
    상기 게이트 스페이서 및 상기 핀 스페이서는 서로 연결되는 반도체 장치.
  15. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제1 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측에 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 상면 및 측면에 접하도록 형성되고 상기 필드 절연막과 접촉하는 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 필드 절연막에 의해 정의되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분보다 리세스되고 상기 제3 부분의 상면과 상기 제4 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제2 다채널 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 상기 필드 절연막의 상면보다 돌출된 상기 제4 부분의 상면 및 측면에 접하도록 형성되고 상기 필드 절연막과 접촉하고 상기 제1 소오스/드레인과 다른 도전형인 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하되,
    상기 제2 부분의 측벽의 프로파일은 연속되고, 상기 제4 부분의 측벽의 프로파일은 연속되는 반도체 장치.
  16. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제1 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 필드 절연막의 상면보다 돌출된 상기 제2 부분의 측벽 일부에 형성된 제1 핀 스페이서와, 상기 제1 게이트 전극의 양측에 상기 제1 핀 스페이서보다 돌출된 상기 제2 부분의 상면 및 측면에 접하도록 형성된 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 필드 절연막에 의해 정의되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분보다 리세스되고 상기 제3 부분의 상면과 상기 제4 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제2 다채널 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제4 부분의 측벽 일부에 형성된 제2 핀 스페이서와, 상기 제2 게이트 전극의 양측에 상기 제2 핀 스페이서의 적어도 일부를 감싸고 상기 제2 핀 스페이서보다 돌출된 상기 제4 부분의 상면 및 측면에 접하도록 형성되고 상기 제1 소오스/드레인과 다른 도전형인 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 소오스/드레인의 최하부는 상기 제1 핀 스페이서의 최상부를 따라 형성되는 반도체 장치.
  18. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제1 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측에 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 상면 및 측면에 접하도록 형성되고 상기 필드 절연막과 접촉하는 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 필드 절연막에 의해 정의되고 상기 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제3 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출되고 상기 제4 부분의 상면은 상기 필드 절연막의 상면보다 위로 비돌출된 제2 다채널 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하되,
    상기 제2 부분의 측벽의 프로파일은 연속되는 반도체 장치.
  19. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제1 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 일부에 형성된 제1 핀 스페이서와, 상기 제1 게이트 전극의 양측에 상기 제1 핀 스페이서의 적어도 일부를 감싸고, 상기 제1 핀 스페이서보다 위로 돌출된 상기 제2 부분의 상면 및 측면에 접하도록 형성된 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
    상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 필드 절연막에 의해 정의되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제3 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 제2 다채널 액티브 패턴과, 상기 제3 방향과 다른 상기 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분의 측벽에 형성된 제2 핀 스페이서와, 상기 제2 게이트 전극의 양측에 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하고, 상기 제4 부분의 상면은 상기 제2 핀 스페이서보다 위로 비돌출되는 제2 트랜지스터를 포함하는 반도체 장치.
  20. 필드 절연막에 의해 정의되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분보다 리세스되고 상기 제1 부분의 상면과 상기 제2 부분의 상면은 상기 필드 절연막의 상면보다 위로 돌출된 다채널 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에서 상기 다채널 액티브 패턴과 교차하는 게이트 전극과, 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽에 프리 핀 스페이서를 형성하고,
    상기 프리 핀 스페이서의 적어도 일부를 제거하여, 상기 필드 절연막의 상면보다 돌출된 상기 제2 부분의 측벽의 적어도 일부를 노출시키고,
    노출된 상기 제2 부분의 측벽과 상기 제2 부분의 상면에 접하도록 소오스/드레인을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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