CN103794558B - 一种半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 138
- 238000000034 method Methods 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 75
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims description 73
- 238000005516 engineering process Methods 0.000 claims description 16
- 238000001312 dry etching Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 230000003667 anti-reflective effect Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000003292 glue Substances 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 claims description 4
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 4
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Abstract
本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。该半导体器件的制造方法，包括在半导体衬底上形成用于容置锗硅层的凹槽的步骤，所述凹槽包括Σ型凹槽以及位于所述Σ型凹槽底部且凹陷入所述半导体衬底的至少一个台阶。本发明的半导体器件，包括半导体衬底和位于其上的PMOS，该PMOS的栅极结构两侧的半导体衬底上形成有Σ型凹槽，所述Σ型凹槽底部具有凹陷入所述半导体衬底的至少一个台阶，所述Σ型凹槽和所述凹陷入所述半导体衬底的至少一个台阶内形成有锗硅层。该制造方法通过将凹槽形状改变为底部具有台阶的Σ型，克服了锗硅堆叠不理想的问题，提高了器件性能。本发明的半导体器件，同样具有上述优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
在半导体技术领域中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术(stressengineering)越来越受到业界的关注。
应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。
在现有技术中，一般通过外延锗硅(SiGe)源漏引入沟道压应力(即锗硅技术)，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率，来提高PMOS的性能。对于应用锗硅技术的半导体器件而言，锗硅堆叠(stack)的质量直接关系着施加在PMOS的沟道区域的压应力的大小，进而直接影响到PMOS的器件性能。
在现有技术中，在应用锗硅技术的半导体器件的制程中，一般通过如下步骤来形成锗硅层：首先，在PMOS的栅极两侧的半导体衬底上刻蚀出凹槽，该凹槽为U型或Σ型等；然后，在凹槽内进行锗硅沉积以形成锗硅层(一般采用外延生长法)。由于锗硅在凹槽内在不同方向上的生长速率(指形成的速率)并不一致，因此，当凹槽为Σ型或U型时，现有技术中的前述形成锗硅层的技术方案形成的锗硅层往往并不理想(锗硅堆叠质量不理想)，比如，形成的锗硅层一般离PMOS的沟道区域比较远，导致锗硅层对压应力的增强作用受到影响，进而导致PMOS的性能不理想，因而造成整个半导体器件的性能不理想。
随着产业应用中对半导体器件的性能要求越来越高，现有技术中的锗硅技术存在的上述问题也越来越凸显。因此，需要提出一种新的半导体器件及其制造方法，满足PMOS对压应力的要求，提高半导体器件的性能。
发明内容
针对现有技术的不足，本发明提供了一种半导体器件及其制造方法。
本发明实施例提供一种半导体器件的制造方法，其中，所述方法包括在半导体衬底上形成用于容置锗硅层的凹槽的步骤，所述凹槽包括Σ型凹槽以及位于所述Σ型凹槽底部且凹陷入所述半导体衬底的至少一个台阶。
进一步的，所述方法包括如下步骤：
步骤S101：提供包括PMOS的栅极结构的半导体衬底，刻蚀所述半导体衬底以在所述PMOS的栅极结构的两侧形成Σ型凹槽；
步骤S102：在所述Σ型凹槽内填充第一牺牲材料层，在所述PMOS的栅极结构的外侧形成第一间隔层；
步骤S103：以所述第一间隔层为掩膜对所述第一牺牲材料层以及位于其下方的所述半导体衬底进行刻蚀，在所述第一牺牲材料层和所述半导体衬底内刻蚀出第一柱状空腔，以在所述Σ型凹槽的底部形成凹陷入所述半导体衬底的第一台阶。
进一步的，在所述步骤S103之后还包括如下步骤：
步骤S104：在所述第一柱状空腔内填充第二牺牲材料层，在所述第一间隔层的外侧形成第二间隔层；
步骤S105：以所述第二间隔层为掩膜对所述第二牺牲材料层以及位于其下方的所述半导体衬底进行刻蚀，在所述第二牺牲材料层和所述半导体衬底内刻蚀出第二柱状空腔，以在所述第一台阶的底部形成凹陷入所述半导体衬底的第二台阶。
进一步的，在所述方法中，多次重复所述步骤S104和S105以形成多个台阶。
进一步的，所述方法还包括：去除所述间隔层和所述牺牲材料层的步骤。其中，该步骤在形成台阶的步骤完成之后。
进一步的，在去除所述间隔层和所述牺牲材料层的步骤之后，还包括在所述Σ型凹槽内形成锗硅层的步骤。
其中，在所述步骤S101中形成的所述Σ型凹槽的深度为60～80nm。
其中优选的，所形成的各个台阶的深度均为5～10nm。
其中，所述牺牲材料层的材料均为底部抗反射层或者光刻胶。
其中，所述步骤S102包括：在所述Σ型凹槽内沉积一层底部抗反射层材料，通过干法刻蚀去除多余的底部抗反射层材料以形成所述第一牺牲材料层；或者，在所述Σ型凹槽内沉积一层光刻胶，通过干法刻蚀或湿法剥离去除多余的光刻胶以形成所述第一牺牲材料层。
其中，所述形成锗硅层的方法为外延生长工艺。
其中，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
其中，所述外延生长工艺包括如下步骤：形成种籽层、大量沉积锗硅、形成锗硅盖帽层。
本发明实施例还提供一种半导体器件，该器件包括半导体衬底和位于其上的PMOS，其中，所述PMOS的栅极结构两侧的半导体衬底上形成有Σ型凹槽，所述Σ型凹槽底部具有凹陷入所述半导体衬底的至少一个台阶，所述Σ型凹槽和所述凹陷入所述半导体衬底的至少一个台阶内形成有锗硅层。
优选的，所述Σ型凹槽底部的台阶为两个，包括第一台阶和第二台阶，所述第一台阶位于所述Σ型凹槽的底部并凹陷入所述半导体衬底，所述第二台阶位于所述第一台阶的底部并凹陷入所述半导体衬底。
其中，所述Σ型凹槽的深度为60～80nm。
其中，所述各个台阶的深度均为5～10nm。
本发明实施例的半导体器件的制造方法，通过将凹槽形状改变为底部具有台阶的Σ型，克服了现有技术中锗硅堆叠质量不理想的问题，并且形成的底部具有至少一个台阶的Σ型的锗硅层，可以实现更好的压应力增强效果，提高了PMOS的性能，进而提高了整个半导体器件的性能。本发明实施例的半导体器件，锗硅层的形状为底部具有至少一个台阶的Σ型，这一结构可以克服现有技术中锗硅堆叠质量不理想的问题，该底部具有台阶的Σ型锗硅层，可以实现更好的压应力增强效果，提高了PMOS的性能，进而提高整个半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1G为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；
其中，图1G为本发明实施例的一种半导体器件的典型结构的剖面图。
图2为本发明实施例提出的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，部件(层、区等)的比例关系并不代表各部件的真实尺寸和比例；为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件及其制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例1
本发明实施例提供一种半导体器件的制造方法。下面，参照图1A-1G和图2来描述本发明提出的半导体器件的制造方法的一个示例性方法的详细步骤。其中，图1A-图1G为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；图2为本发明实施例提出的一种半导体器件的制造方法的流程图。
本发明实施例提供的半导体器件的制造方法，具体包括如下步骤：
步骤1、提供一半导体衬底100，该半导体衬底100包括PMOS的栅极结构101；刻蚀该半导体衬底100以在PMOS的栅极结构101的两侧形成Σ型凹槽102，如图1A所示。
其中，该PMOS的栅极结构101可以为普通栅极，也可以为金属栅极，还可以为用于形成金属栅极的伪栅极，此处不作限定。
本发明实施例中，各示意图(图1A至图1G)仅示出了半导体器件的一部分，该部分包括两个PMOS；在本发明实施例的半导体器件中，还可以包括NMOS、STI等器件，因与本发明实施例的发明点无关，故不作限定和阐述。
作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS区和PMOS区。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
其中，形成凹槽102的方法，可以采用任何可以形成Σ型凹槽的方法，比如，可以通过干法刻蚀形成类似碗状的凹槽，再通过湿法刻蚀改变凹槽形状以形成Σ型的凹槽，在此并不对Σ型的凹槽102的形成方法进行限定。其中，Σ型指的是凹槽的截面形状。
其中，所述Σ型凹槽102的深度为60～80nm，这一深度尤其适用于半导体器件制造技术的工艺节点为28nm的情况。
步骤2、在凹槽102内填充第一牺牲材料层1031，形成的图形如图1B所示。
其中，第一牺牲材料层1031优选采用易于实现填充和去除的材料，比如可以选用底部抗反射层(BARC)或者光刻胶(PR)等。
其中，在凹槽102内填充第一牺牲材料层1031的方法，可以为：在凹槽102内沉积一层底部抗反射层材料，通过干法刻蚀去除多余的底部抗反射层材料，形成第一牺牲材料层1031。在凹槽102内填充第一牺牲材料层1031的方法，还可以为：在凹槽102内沉积一层光刻胶，通过干法刻蚀或湿法剥离去除多余的光刻胶，形成第一牺牲材料层1031。在本发明实施例中，并不对在凹槽102内填充第一牺牲材料层1031的方式进行限定。
步骤3、在所述PMOS的栅极结构101的外侧形成第一间隔层1041，所述第一间隔层1041覆盖所述PMOS的栅极结构101的顶部和侧壁；以所述第一间隔层1041为掩膜，对所述第一牺牲材料层1041以及其下方的半导体衬底进行刻蚀，在所述第一牺牲材料层1041以及其下方的半导体衬底内刻蚀出第一柱状空腔1021，以在所述凹槽102的底部形成凹陷入所述半导体衬底100的第一台阶1051，如图1C所示。
其中，第一柱状空腔1021的形状可以为圆柱、棱柱或其他合适的形状。
优选的，当所述Σ型凹槽102的深度为60～80nm时，第一台阶1051的深度(即凹槽102的底部凹陷入半导体衬底的深度)为5～10nm。
其中，对第一牺牲材料层1041以及其下方的半导体衬底进行刻蚀，所采用的方法可以为干法刻蚀。当然，当第一牺牲材料层1031使用的材料发生变化时，可能需要采用先湿法刻蚀(刻蚀第一牺牲材料层)再干法刻蚀(刻蚀半导体衬底)的方式。
步骤4、在第一柱状空腔1021内填充第二牺牲材料层1032，形成的图形如图1D所示。
其中，第二牺牲材料层1032可以与第一牺牲材料层1031的材料相同，优选采用易于实现填充和去除的材料，比如可以选用底部抗反射层(BARC)或者光刻胶(PR)等。
其中，在第一柱状空腔1021内填充第二牺牲材料层1032的方法，可以为：在第一柱状空腔1021内沉积一层底部抗反射层材料，通过干法刻蚀去除多余的底部抗反射层材料，形成第二牺牲材料层1032。在第一柱状空腔1021内填充第二牺牲材料层1032的方法，还可以为：在第一柱状空腔1021内沉积一层光刻胶，通过干法刻蚀或湿法剥离去除多余的光刻胶，形成第二牺牲材料层1032。在本发明实施例中，并不对在第一柱状空腔1021内填充第二牺牲材料层1032的方式进行限定。
步骤5、在所述PMOS的栅极结构101的外侧(具体地，为第一间隔层1041的外侧)形成第二间隔层1042，所述第二间隔层1042覆盖所述PMOS的栅极结构101的顶部和侧壁；以所述第二间隔层1042为掩膜，对所述第二牺牲材料层1042以及其下方的半导体衬底进行刻蚀，在所述第二牺牲材料层1042以及位于其下方的半导体衬底内刻蚀出第二柱状空腔1022，以在所述第一台阶1051的底部形成凹陷入所述半导体衬底的凹槽102的第二台阶1052，如图1E所示。
其中，优选的，第二台阶1052位于第一台阶1051的底部中间位置。
当所述Σ型凹槽102的深度为60～80nm，且第一台阶1051的深度(即凹槽102的底部凹陷入半导体衬底的深度)为5～10nm时，第二台阶1052的深度(即第一台阶1051的底部凹陷入半导体衬底的深度)为5～10nm。
其中，第二柱状空腔1022的形状可以为圆柱、棱柱或其他合适的形状。
其中，对第二牺牲材料层1042以及其下方的半导体衬底进行刻蚀，所采用的方法可以为干法刻蚀。当然，如果第二牺牲材料层1032使用的材料位适合湿法刻蚀的材料，则可以采用先湿法刻蚀(刻蚀第二牺牲材料层)再干法刻蚀(刻蚀半导体衬底)的方式进行刻蚀。
本领域的技术人员可以理解，前述步骤4与步骤5，实际上相当于重复实施了一遍步骤2和步骤3，以形成第二台阶1052。如果需要在凹槽102的底部实现更多级的台阶结构，可以通过重复前述步骤来实现，此处不再赘述。
步骤6：去除所述第一间隔层1041、第二间隔层1042以及第一牺牲材料层1031和第二牺牲材料层1032，暴露出所述Σ型凹槽102以及位于其底部的第一台阶1051和第二台阶1052，其中，原来的Σ型凹槽102与位于其底部的第一台阶1051、第二台阶1052共同构成了新的增强型Σ型凹槽102’，如图1F所示。
其中，所述凹槽102’，实际即为在原来的Σ型凹槽102的底部形成了两级台阶(第一台阶1051和第二台阶1052)。这一结构可以提高最终形成的锗硅层的应力增强效果。实际上，在Σ型凹槽的底部增加一级台阶(第一台阶)设计，即可起到应力增强的效果，增加三级及以上台阶，亦可以起到应力增强的效果。本发明实施例的两级台阶结构(第一台阶和第二台阶)，仅仅是本发明的一个示例性的优选实施例。
步骤7：在所述增强型的Σ型凹槽102’内形成锗硅层106，如图1G所示。
具体地，在凹槽102’内形成锗硅层106的方法，可以采用外延生长工艺。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。具体地，所述外延形成锗硅(EpiSiGe)的方法，可以包括如下步骤：形成种籽层(seed)的步骤；大量沉积锗硅的步骤(bulk)；形成锗硅盖帽层的步骤(cap)。
在本步骤中，由于凹槽102’的底部具有台阶结构，即在原有的Σ型凹槽102的底部增加了台阶结构，因而可以使在锗硅形成工艺过程中形成的锗硅层堆叠质量更加理想；并且，形成的锗硅层由于具有台阶形状(形成了底部具有台阶的Σ型的锗硅层)，可以具有更好的应力增强效果。
至此，完成了本发明实施例的示例性的半导体器件的制造方法的介绍。本领域的技术人员可以理解，本发明实施例的方法并不以此为限；虽然本发明实施例对与发明点无关的半导体器件制程中的其他步骤并未进行描述，但这并不代表本发明实施例的半导体器件的制造方法不包括这些步骤，而是由于这些工艺步骤与传统的半导体器件加工工艺完全相同而不再赘述。
本发明实施例的半导体器件的制造方法，通过将凹槽形状改变为底部具有台阶的Σ型，克服了现有技术中锗硅堆叠质量不理想的问题，并且形成的底部具有台阶的Σ型的锗硅层，可以实现更好的压应力增强效果，提高了PMOS的性能，进而提高了整个半导体器件的性能。
参照图2，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。该方法具体包括：
步骤S101：提供包括PMOS的栅极结构的半导体衬底，刻蚀所述半导体衬底以在所述PMOS的栅极结构的两侧形成Σ型凹槽；
步骤S102：在所述Σ型凹槽内填充第一牺牲材料层，在所述PMOS的栅极结构的外侧形成第一间隔层；
步骤S103：以所述第一间隔层为掩膜对所述第一牺牲材料层以及位于其下方的所述半导体衬底进行刻蚀，在所述第一牺牲材料层和所述半导体衬底内刻蚀出第一柱状空腔，以在所述Σ型凹槽的底部形成凹陷入所述半导体衬底的第一台阶；
步骤S104：在所述第一柱状空腔内填充第二牺牲材料层，在所述第一间隔层的外侧形成第二间隔层；
步骤S105：以所述第二间隔层为掩膜对所述第二牺牲材料层以及位于其下方的所述半导体衬底进行刻蚀，在所述第二牺牲材料层和所述半导体衬底内刻蚀出第二柱状空腔，以在所述第一台阶的底部形成凹陷入所述半导体衬底的第二台阶；
步骤S106：去除所述第一间隔层、第二间隔层、第一牺牲材料层和第二牺牲材料层，暴露出所述Σ型凹槽以及位于其底部的第一台阶和第二台阶；
步骤S107：在所述Σ型凹槽内形成锗硅层。本领域的技术人员可以理解，在本步骤中，在所述Σ型凹槽内形成锗硅层，必然同时在第一台阶和第二台阶内形成锗硅层。
实施例2
本发明实施例提供一种半导体器件，可以采用实施例1的方法制造。具体结构如下：
本发明实施例的半导体器件，包括半导体衬底100和位于其上的PMOS，其中，所述PMOS的栅极结构两侧的半导体衬底上形成有Σ型凹槽，所述Σ型凹槽底部具有凹陷入所述半导体衬底的至少一个台阶，所述Σ型凹槽和所述凹陷入所述半导体衬底的至少一个台阶内形成有锗硅层。
对应实施例1，以所述Σ型凹槽的底部具有两个台阶为例(第一台阶和第二台阶)进行说明。如图1G所述，本发明实施例的半导体器件，包括半导体衬底100和位于其上的PMOS，其中，所述PMOS的栅极结构101两侧的半导体衬底上形成有Σ型凹槽102，所述Σ型凹槽102底部具有凹陷入所述半导体衬底100的第一台阶1051，所述第一台阶1051的底部具有凹陷入所述半导体衬底100的第二台阶1052。其中，第一台阶1051、第二台阶1052和Σ型凹槽102，共同构成了新的增强型Σ型凹槽102’。在所述增强型Σ型凹槽102’内形成有锗硅层106。
优选的，Σ型凹槽102的深度为60～80nm。
进一步的，第一台阶1051的深度为5～10nm。
进一步优选的，第二台阶1052的深度为5～10nm。
在本实施例中，无论台阶个数为一个或两个及两个以上，优选的，各个台阶的深度均为5～10nm。
关于本发明实施例的半导体器件的具体结构及相关部件(膜层)的作用，可以参见实施例1，此处不再赘述。
本发明实施例的半导体器件，锗硅层的形状为底部具有台阶的Σ型，这一结构可以克服现有技术中锗硅堆叠质量不理想的问题，该底部具有台阶的Σ型锗硅层，可以实现更好的压应力增强效果，提高了PMOS的性能，进而提高整个半导体器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (16)
1.一种半导体器件的制造方法，其特征在于，所述方法包括在半导体衬底上形成用于容置锗硅层的凹槽的步骤，所述凹槽包括Σ型凹槽以及位于所述Σ型凹槽底部且凹陷入所述半导体衬底的至少一个台阶，
其中，所述方法包括如下步骤：
步骤S101：提供包括PMOS的栅极结构的半导体衬底，刻蚀所述半导体衬底以在所述PMOS的栅极结构的两侧形成Σ型凹槽；
步骤S102：在所述Σ型凹槽内填充第一牺牲材料层，在所述PMOS的栅极结构的外侧形成第一间隔层；
步骤S103：以所述第一间隔层为掩膜对所述第一牺牲材料层以及位于其下方的所述半导体衬底进行刻蚀，在所述第一牺牲材料层和所述半导体衬底内刻蚀出第一柱状空腔，以在所述Σ型凹槽的底部形成凹陷入所述半导体衬底的第一台阶。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括如下步骤：
步骤S104：在所述第一柱状空腔内填充第二牺牲材料层，在所述第一间隔层的外侧形成第二间隔层；
步骤S105：以所述第二间隔层为掩膜对所述第二牺牲材料层以及位于其下方的所述半导体衬底进行刻蚀，在所述第二牺牲材料层和所述半导体衬底内刻蚀出第二柱状空腔，以在所述第一台阶的底部形成凹陷入所述半导体衬底的第二台阶。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述方法中，多次重复所述步骤S104和S105以形成多个台阶。
4.如权利要求1～3任一项所述的半导体器件的制造方法，其特征在于，所述方法还包括：去除所述间隔层和所述牺牲材料层的步骤。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，在去除所述间隔层和所述牺牲材料层的步骤之后，还包括在所述Σ型凹槽内形成锗硅层的步骤。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中形成的所述Σ型凹槽的深度为60～80nm。
7.如权利要求1～3任一项所述的半导体器件的制造方法，其特征在于，所形成的各个台阶的深度均为5～10nm。
8.如权利要求1～3任一项所述的半导体器件的制造方法，其特征在于，所述牺牲材料层的材料均为底部抗反射层或者光刻胶。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：在所述Σ型凹槽内沉积一层底部抗反射层材料，通过干法刻蚀去除多余的底部抗反射层材料以形成所述第一牺牲材料层；
或者，在所述Σ型凹槽内沉积一层光刻胶，通过干法刻蚀或湿法剥离去除多余的光刻胶以形成所述第一牺牲材料层。
10.如权利要求5所述的半导体器件的制造方法，其特征在于，所述形成锗硅层的方法为外延生长工艺。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
12.如权利要求10所述的半导体器件的制造方法，其特征在于，所述外延生长工艺包括如下步骤：形成种籽层、大量沉积锗硅、形成锗硅盖帽层。
13.一种半导体器件，包括半导体衬底和位于其上的PMOS，其特征在于，所述PMOS的栅极结构两侧的半导体衬底上形成有Σ型凹槽，所述Σ型凹槽底部具有凹陷入所述半导体衬底的至少一个台阶，所述Σ型凹槽和所述凹陷入所述半导体衬底的至少一个台阶内形成有锗硅层。
14.如权利要求13所述的半导体器件，其特征在于，所述Σ型凹槽底部的台阶为两个，包括第一台阶和第二台阶，所述第一台阶位于所述Σ型凹槽的底部并凹陷入所述半导体衬底，所述第二台阶位于所述第一台阶的底部并凹陷入所述半导体衬底。
15.如权利要求13所述的半导体器件，其特征在于，所述Σ型凹槽的深度为60～80nm。
16.如权利要求13所述的半导体器件，其特征在于，所述各个台阶的深度均为5～10nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210422156.XA CN103794558B (zh) | 2012-10-29 | 2012-10-29 | 一种半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210422156.XA CN103794558B (zh) | 2012-10-29 | 2012-10-29 | 一种半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103794558A CN103794558A (zh) | 2014-05-14 |
| CN103794558B true CN103794558B (zh) | 2016-06-08 |
Family
ID=50670093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210422156.XA Active CN103794558B (zh) | 2012-10-29 | 2012-10-29 | 一种半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103794558B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108109910B (zh) * | 2017-12-08 | 2020-08-28 | 南京溧水高新创业投资管理有限公司 | 在半导体基底形成台阶的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101133482A (zh) * | 2005-01-06 | 2008-02-27 | 英特尔公司 | 具有台阶型源/漏区的器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070284668A1 (en) * | 2006-04-26 | 2007-12-13 | Applied Materials, Inc., A Delaware Corporation | CMOS S/D SiGe DEVICE MADE WITH ALTERNATIVE INTEGRATION PROCESS |
| US20090302348A1 (en) * | 2008-06-10 | 2009-12-10 | International Business Machines Corporation | Stress enhanced transistor devices and methods of making |
| US8647952B2 (en) * | 2010-12-21 | 2014-02-11 | Globalfoundries Inc. | Encapsulation of closely spaced gate electrode structures |
-
2012
- 2012-10-29 CN CN201210422156.XA patent/CN103794558B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101133482A (zh) * | 2005-01-06 | 2008-02-27 | 英特尔公司 | 具有台阶型源/漏区的器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103794558A (zh) | 2014-05-14 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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