CN104064465B - 半导体器件的形成方法 - Google Patents
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- CN104064465B CN104064465B CN201310092800.6A CN201310092800A CN104064465B CN 104064465 B CN104064465 B CN 104064465B CN 201310092800 A CN201310092800 A CN 201310092800A CN 104064465 B CN104064465 B CN 104064465B
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 166
- 238000000034 method Methods 0.000 title claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 239000000463 material Substances 0.000 claims abstract description 58
- 238000002955 isolation Methods 0.000 claims abstract description 54
- 230000026267 regulation of growth Effects 0.000 claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 61
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 60
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 58
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 35
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 239000000243 solution Substances 0.000 claims description 17
- 238000001039 wet etching Methods 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 9
- 239000003518 caustics Substances 0.000 claims description 8
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 6
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 claims description 3
- 239000007864 aqueous solution Substances 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 238000005406 washing Methods 0.000 claims description 3
- 229910003978 SiClx Inorganic materials 0.000 claims description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims 1
- DUFGEJIQSSMEIU-UHFFFAOYSA-N [N].[Si]=O Chemical compound [N].[Si]=O DUFGEJIQSSMEIU-UHFFFAOYSA-N 0.000 claims 1
- 229910021529 ammonia Inorganic materials 0.000 claims 1
- 238000003682 fluorination reaction Methods 0.000 claims 1
- 125000003698 tetramethyl group Chemical group [H]C([H])([H])* 0.000 claims 1
- 238000005530 etching Methods 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 230000000694 effects Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000003139 buffering effect Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- -1 tetramethyl aqua ammonia Chemical compound 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- PBZHKWVYRQRZQC-UHFFFAOYSA-N [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O Chemical compound [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O PBZHKWVYRQRZQC-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000010436 fluorite Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Abstract
一种半导体器件的形成方法，包括：在衬底中形成隔离结构；形成第一栅极和第二栅极；形成第一帽层；图形化第一帽层，形成位于第一栅极周围的第一侧墙；在第一侧墙两侧的半导体衬底中外延生长第一半导体材料，高于衬底表面，其中，第一帽层的材料保证在第一侧墙表面不会生长第一半导体材料，且图形化第一帽层时不会损伤隔离结构；接着，去除剩余的第一帽层；形成第二帽层；图形化第二帽层，在第二栅极周围形成第二侧墙；在第二侧墙两侧的半导体衬底中外延生长第二半导体材料，高于衬底表面，其中，第二帽层材料保证在第二侧墙表面不会生长第二半导体材料，且图形化第二帽层时不会损伤隔离结构；图形化剩余的第二帽层。最终形成的半导体器件性能好。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件的形成方法。
背景技术
在现有技术中，为提高晶体管的沟道区的应力，常采用嵌入式锗硅（EmbeddedSiGe）技术引入应力以提高晶体管的性能。在2009年8月4日公开的公开号为US7569443B2的美国专利公开了一种采用嵌入式锗硅（Embedded SiGe）技术提高PMOS晶体管的性能的方法，即在需要形成源极和漏极的区域先形成锗硅（SiGe）层，然后再进行离子注入形成晶体管的源极和漏极。
随着半导体技术的工艺节点降低到28nm以下，现有技术采用形成凸出源极和漏极的技术，即在源极和漏极区域形成的锗硅层或碳硅层具有高出半导体衬底表面的凸出部分。一方面，该凸出部分可以方便作为晶体管与其他半导体器件的连接点。另一方面，该凸出部分可以降低晶体管的电阻。这进一步提高了晶体管的性能。
在现有技术中，形成带有凸出源极和漏极的晶体管的方法，包括：
参照图1，提供半导体衬底100，在半导体衬底100上形成第一栅极101和第二栅极102，形成覆盖衬底100、第一栅极101和第二栅极102的第一帽层103，在半导体衬底100中还形成有隔离结构104；
参照图1和图2，形成图形化的光刻胶层105，定义第二栅极102所在有源区的位置；以图形化的光刻胶层105为掩模，刻蚀第一帽层103，在第二栅极102侧壁形成侧墙106；接着以图形化的光刻胶层105和侧墙106为掩模，在第二栅极102两侧的衬底100中形成Σ形凹槽107；
参照图2和图3，去除图形化的光刻胶层105；接着，以剩余第一帽层103和侧墙106为掩模，在Σ形凹槽107中外延生长锗硅层108，锗硅层108高于衬底100表面；之后，去除剩余的第一帽层103；
参照图3和图4，形成第二帽层109，第二帽层109覆盖第一栅极101所在有源区和第二栅极102所在有源区；
参照图4和图5，形成图形化的光刻胶层110，定义第一栅极101所在的有源区的位置；以图形化的光刻胶层110为掩模，刻蚀第二帽层109，在第一栅极101侧壁形成侧墙111；接着以图形化的光刻胶层110和侧墙111为掩模，在第一栅极101两侧的衬底中形成Σ形凹槽112；
参照图5和图6，去除图形化的光刻胶层110；接着，以侧墙111为掩模，在Σ形凹槽112中外延生长碳硅层113，碳硅层113高于衬底100表面；之后去除图形化的光刻胶层110和剩余第二帽层109。
但是，使用现有技术的形成凸出源极和漏极的方法制造的晶体管性能不佳。
发明内容
本发明解决的问题是，使用现有技术的形成凸出源极和漏极的方法制造的晶体管性能不佳。
为解决上述问题，本发明提供一种新的半导体器件的形成方法，包括：
提供半导体衬底，在半导体衬底中形成隔离结构，所述隔离结构将半导体衬底隔开为第一有源区和第二有源区，所述第一有源区、第二有源区的类型相反；
形成位于第一有源区的第一栅极和位于第二有源区的第二栅极；
形成第一帽层，第一帽层覆盖所述半导体衬底、第一栅极和第二栅极；
图形化第一帽层，形成位于第一栅极周围的第一侧墙；
在所述第一侧墙两侧的半导体衬底中形成第一凹槽，在第一凹槽中外延生长第一半导体材料，所述第一半导体材料高于所述衬底表面，其中，第一帽层的材料保证在第一侧墙表面不会生长第一半导体材料，且图形化第一帽层时不会损伤隔离结构；
在形成第一半导体材料后，去除剩余的第一帽层；
去除剩余的第一帽层后，形成第二帽层，所述第二帽层覆盖隔离结构、第一有源区和第二有源区；
图形化所述第二帽层，在第二栅极周围形成第二侧墙；
在所述第二侧墙两侧的半导体衬底中形成第二凹槽，在第二凹槽中外延生长第二半导体材料，所述第二半导体材料高于所述衬底表面，其中，第二帽层材料保证在第二侧墙表面不会生长第二半导体材料，且图形化第二帽层时不会损伤隔离结构；
图形化剩余的第二帽层，在第一栅极周围形成第三侧墙。
可选的，当第一半导体材料为锗硅，第二半导体材料为碳硅时，第一帽层包括氮化硅层，第二帽层包括氮化硅层、位于氮化硅层上的氧化硅层；或者，当第一半导体材料为碳硅，第二半导体材料为锗硅时，第一帽层包括氮化硅层、位于氮化硅层上的氧化硅层，第二帽层包括氮化硅层。
可选的，在形成第一帽层前、形成第二帽层前，还包括：形成氧化硅层，覆盖半导体衬底、第一栅极和第二栅极，在图形化第一帽层、图形化第二帽层、图形化剩余第二帽层时，也图形化所述第一帽层下、第二帽层下的氧化硅层。
可选的，在去除剩余的第一帽层时，也去除第一侧墙。
可选的，去除剩余的第一帽层、第一侧墙的方法，为湿法腐蚀法。
可选的，当第一半导体材料为锗硅，第二半导体材料为碳硅时，第一帽层包括氮化硅层，所述湿法腐蚀法中使用的腐蚀剂为磷酸溶液；或者，当第一半导体材料为碳硅，第二半导体材料为锗硅时，第一帽层包括氮化硅层、位于氮化硅层上的氧化硅层，去除氮化硅层时使用磷酸溶液，去除氧化硅层时使用氢氟酸和氟化氨的混合水溶液、或氢氟酸溶液。
可选的，所述第一凹槽、第二凹槽均为sigma形凹槽。
可选的，当第一半导体材料为锗硅、第二半导体材料为碳硅时，第一凹槽为sigma形凹槽，第二凹槽为碗状凹槽；当第一半导体材料为碳硅、第二半导体材料为锗硅时，第一凹槽为碗状凹槽，第二凹槽为sigma形凹槽。
可选的，形成所述sigma形凹槽的方法，包括：
使用干法刻蚀工艺，在半导体衬底中形成矩形凹槽；
清洗所述矩形凹槽，以去除形成矩形凹槽过程中产生的聚合物；
在清洗之后，使用湿法腐蚀法刻蚀所述矩形凹槽形成所述sigma形凹槽。
可选的，所述湿法腐蚀法中使用的腐蚀剂包括氢氧化钾、氨水或四甲基氢氧化氨溶液。
可选的，形成所述碗状凹槽的方法，包括：
使用各向异性干法刻蚀工艺，在半导体衬底中形成矩形凹槽；
使用各向同性干法刻蚀工艺，刻蚀所述矩形凹槽，形成碗状凹槽。
可选的，所述氧化硅层、氮化硅层的厚度范围均为：
可选的，在所述第一栅极和第二栅极上形成有硬掩模层。
可选的，所述隔离结构的材料为氧化硅。
可选的，所述第一栅极、第二栅极为前栅工艺中的栅极；
或者，所述第一栅极和第二栅极均为后栅工艺的伪栅极，在去除剩余的第二帽层后，还包括：去除所述伪栅极形成沟槽；在所述沟槽中填充导电材料，形成栅极。
与现有技术相比，本发明具有以下优点：
本发明在衬底的第一有源区形成第一栅极，在衬底的第二有源区形成第二栅极。之后，形成覆盖所述半导体衬底、第一栅极和第二栅极的第一帽层；图形化第一帽层，形成位于第一栅极周围的第一侧墙；在第一侧墙两侧的半导体衬底中形成第一凹槽，在第一凹槽中外延生长第一半导体材料，所述第一半导体材料高于所述衬底表面，其中，第一帽层的材料保证在第一侧墙表面不会生长第一半导体材料，且图形化第一帽层时不会损伤隔离结构；接着，去除剩余的第一帽层；去除剩余的第一帽层后，形成第二帽层，覆盖第一有源区和第二有源区；图形化所述第二帽层，在第二栅极周围形成第二侧墙；在第二侧墙两侧的半导体衬底中形成第二凹槽，在第二凹槽中外延生长第二半导体材料，所述第二半导体材料高于所述衬底表面，其中，第二帽层材料保证在第二侧墙表面不会生长第二半导体材料，且图形化第二帽层时不会损伤隔离结构；图形化剩余的第二帽层，在第一栅极周围形成第三侧墙。由于第一帽层、第二帽层的材料相比于隔离结构的材料具有较高的刻蚀选择比，在图形化第一帽层、去除剩余第一帽层、图形化第二帽层、图形化剩余的第二帽层过程中，不会损伤隔离结构，进而保证隔离结构的电隔离性能，提升半导体器件的电学性能。另外，由于第一帽层相比于第一半导体材料具有较低的外延生长选择比，则在外延生长第一半导体材料时，除高于衬底表面的第一半导体材料部分可能接触第一侧墙表面外，第一半导体材料不会在第一侧墙表面生长；由于第二帽层相比于第二半导体材料具有较低的外延生长选择比，则在外延生长第二半导体材料时，除高于衬底表面的第二半导体材料部分可能接触第二侧墙表面外，第二半导体材料不会在第二侧墙表面生长。这样，第一半导体材料和第二半导体材料的生长区域符合预期定义，在第一有源区形成的晶体管和第二有源区形成的晶体管具有较好性能，最后形成的半导体器件具有较好性能。
进一步，第一半导体材料为碳硅或第二半导体材料为碳硅时，对应第一半导体材料的第一凹槽和对应第二半导体材料的第二凹槽设计成碗状凹槽。碗状凹槽的形成工艺简单，而且碗状凹槽中的碳硅层可以为沟道区提供更大的拉应力，提高沟道区中载流子的迁移率，进一步提高晶体管的性能。
附图说明
图1～图6是现有技术的形成带有凸出源极和漏极的晶体管的方法的剖面结构示意图；
图7是本发明具体实施例的半导体器件的形成方法的流程示意图；
图8～图20是本发明第一实施例的半导体器件的形成方法的剖面结构示意图；
图21～图25是本发明第二实施例的半导体器件的形成方法的剖面结构示意图。
具体实施方式
发明人针对现有技术中存在的问题进行了研究，发现：参照图1～图6，现有技术的第一帽层103和第二帽层109的材料相同，通常使用氧化硅（SiO2）或氮化硅（Si3N4）的单层结构，而隔离结构104通常使用氧化硅。当第一帽层103和第二帽层109均选择氧化硅时，由于氧化硅对隔离结构104的氧化硅具有接近的刻蚀选择比，在刻蚀第一帽层103形成第一侧墙106、去除剩余的第一帽层103时会损伤隔离结构104。在后续刻蚀第二帽层109形成第二侧墙111、去除剩余的第二帽层109时也会损伤隔离结构104。隔离结构104遭到损伤，会降低隔离结构104的电隔离效果，进而导致半导体元件电性能不正常，例如Id/Vg（Id为晶体管的漏电流，Vg为栅极电压）曲线产生不佳的双隆起(double hump)变异，使得晶体管性能不可靠。虽然，在现有技术中尝试图形化光刻胶层105全覆盖隔离结构104、图形化的光刻胶层110全覆盖隔离结构104，但随着半导体元件的特征尺寸越来越小，并受工艺限制，图形化的光刻胶层105、图形化的光刻胶层110并不能完全覆盖隔离结构104，会有隔离结构104部分暴露出来。因此，现有技术并没有有效解决隔离结构104遭损伤的问题。
另外，当第一帽层103和第二帽层109选择氮化硅时，可以避免损伤隔离结构104的问题。但是，参照图5，当第二帽层109选择氮化硅时，在外延生长碳硅层113时，氮化硅相比于碳硅具有接近的外延生长选择比，使得在氮化硅侧面不需要生长碳硅层的区域也生长碳硅层，进而造成晶体管性能不佳。
发明人经过创造性劳动，得到一种新的半导体器件的形成方法。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的实施例进行详细的说明。下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
本文将分两个实施例阐述本发明的技术方案。
第一实施例
参照图8，并结合参照图7，执行步骤S71，提供半导体衬底300，在半导体衬底300中形成有隔离结构303，该隔离结构303将半导体衬底300隔开为第一有源区I和第二有源区II，其中，第一有源区I和第二有源区II的类型相反。在本实施例中，第一有源区I定义为P型有源区，第二有源区II定义为N型有源区。
在具体实施例中，所述半导体衬底300为硅衬底、锗衬底、氮化硅衬底或者绝缘体上硅衬底等；或者还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本领域的技术人员可以根据半导体衬底300上形成的半导体器件选择所述半导体衬底300的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
继续参照图8，并结合参照图7，执行步骤S72，在半导体衬底300上形成位于第一有源区I的第一栅极301和位于第二有源区II的第二栅极302。
在具体实施例中，第一栅极301和第二栅极302的材料均为多晶硅。在其他实施例中，第一栅极301和第二栅极302的材料也可选择其他可作为栅极的材料。形成第一栅极301和第二栅极302的方法为：沉积栅极材料，覆盖半导体衬底300；图形化栅极材料，在隔离结构303两侧形成位于第一有源区I的第一栅极301和位于第二有源区II的第二栅极302。在具体实施例中，在沉积栅极材料时，也在栅极材料上沉积硬掩模材料；图形化栅极材料时也图形化硬掩模材料，形成位于第一栅极301上、第二栅极302上的硬掩模层304。该硬掩模层304用于保护第一栅极301、第二栅极302上表面，避免后续第一半导体材料、第二半导体材料形成在第一栅极301、第二栅极302上表面。
在具体实施例中，第一栅极301和第二栅极302为前栅工艺中的栅极，也可为后栅工艺中的伪栅极。若第一栅极301和第二栅极302为后栅工艺中的伪栅极，在后续形成源极和漏极后，去除伪栅极并接着形成金属栅极或其他材料栅极。
参照图9，并结合参照图7，执行步骤S73，形成第一帽层305，第一帽层305覆盖衬底300、第一栅极301和第二栅极302，也就是覆盖隔离结构303、第一有源区I和第二有源区II。若在第一栅极301和第二栅极302上还形成有硬掩模层304，第一帽层305覆盖硬掩模层304。
在具体实施例中，第一帽层305的形成方法可根据第一帽层的材料选择。第一帽层的材料要确保：首先，在后续图形化第一帽层、图形化剩余的第一帽层时，不会损伤隔离结构303；其次，在后续第一栅极301两侧的衬底300中外延生长第一半导体材料时，第一半导体材料不会在后续第一侧墙表面生长。而第一半导体材料是否会生长在后续第一侧墙表面，受到第一半导体材料与第一帽层之间外延生长选择比高低的影响。因此，第一帽层305的材料选择又与第一半导体材料有关。在本实施例中，在第一有源区为P型有源区，待形成的第一半导体材料为锗硅，则第一帽层305选择氮化硅层。氮化硅层的厚度范围为可以更好地实现本发明的效果。若氮化硅层的厚度小于会降低第一帽层305相比于隔离结构303的刻蚀选择比，在后续图形化第一帽层、图形化剩余的第一帽层时，有可能损伤到隔离结构303。若氮化硅层的厚度大于图形化第一帽层、图形化剩余的第一帽层时，很难刻蚀去除第一帽层、剩余第一帽层，给工艺带来难度的同时还增加了成本。
在本实施例中，第一帽层305选择氮化硅层，形成氮化硅层的方法为化学气相沉积法。可选的，在形成氮化硅层前，可以先形成一层较薄的氧化硅层306，覆盖第一有源区I和第二有源区II。形成较薄的氧化硅层306的方法可以选择沉积或热氧化生长。氧化硅层306可以在第一栅极301上表面与侧面拐角处、第二栅极302上表面与侧面拐角处、第一栅极301和第二栅极302分别与半导体衬底300的拐角处形成良好的缓冲面，后续氮化硅层可以在该缓冲面形成均匀沉积。
参照图10～图11，并结合参照图7，执行步骤S74，图形化第一帽层305，形成位于第一栅极301周围的第一侧墙315。其中，在图形化第一帽层305时，不会损伤隔离结构303。
在具体实施例中，图形化第一帽层305的方法，包括：（1）首先，参照图10，在半导体衬底300上形成图形化的掩模层307，定义第一有源区I的位置。但是，不可避免地，会有部分隔离结构303表面处于暴露状态。（2）然后，参照图11，以该图形化的掩模层307为掩模，回刻蚀去除第一帽层305部分，剩余第一栅极301侧壁的第一帽层作为第一侧墙315。在具体实施例中，难以避免地会去除隔离结构303上的第一帽层部分。在本实施例中，第一帽层305为氮化硅层，在刻蚀氮化硅层过程中，在刻蚀反应腔内通入的气体为CxFy，如CF4、C3F8、或C4F8等气体，特别的还掺杂有H2气体。由于氮化硅相比于隔离结构303的氧化硅材料具有较高的刻蚀选择比，在刻蚀去除氮化硅层时，不会损伤隔离结构303。当在第一帽层305下还形成有较薄氧化硅层306时，也刻蚀去除位于第一有源区I的半导体衬底300上、第一栅极301上的该氧化硅层306。由于该氧化硅层306较薄，因此在刻蚀氧化硅层306时，并不会损伤到隔离结构303。
参照图11～图14，并结合参照图7，并执行步骤S75，在第一侧墙315两侧的衬底300中形成第一凹槽308，在第一凹槽308中外延生长第一半导体材料309，第一半导体材料309高于衬底300表面。其中，第一帽层305的材料保证在第一半导体材料不会在第一侧墙315表面生长。参照图14，第一半导体材料309高于衬底300表面的部分为衬底300中的第一半导体材料外延生长的结果，并非第一侧墙315表面外延生长第一半导体材料。在具体实施例中，确保高于第一半导体材料309的第一侧墙315表面不会生长第一半导体材料。另外，图中的第一半导体材料309的形状只是示意图，由于第一半导体材料是沿晶向生长，不必然为图14中的形状，但这不影响到本发明的技术效果和要达到的目的。在本实施例中，第一半导体材料309为锗硅。
在具体实施例中，首先，参照图11和图12，以图形化的掩模层307和第一侧墙315为掩模，在第一侧墙315两侧的衬底300中形成第一凹槽308。若在第一栅极301上形成有硬掩模层304时，硬掩模层304起到掩模作用，避免第一栅极301上表面遭到刻蚀。第一凹槽308的形状可以为Σ（sigma）形或碗状。在本实施例中，第一半导体材料为锗硅，第一凹槽308选择Σ（sigma）形凹槽可以增大对沟道区的压应力，进而提高沟道区中载流子迁移率。然后，参照图12和图13，去除图形化的掩模层307。去除图形化的掩模层307的方法可以为湿法刻蚀、干法刻蚀或其他方法，并不构成对本发明保护范围的限制。最后，参照图13和图14，以第一侧墙315和第二有源区II中的第一帽层305为掩模，在第一凹槽308中外延生长第一半导体材料309，第一半导体材料309高于衬底300表面。第一半导体材料309为锗硅，在外延生长过程中，由于第一侧墙315的氮化硅相比于锗硅具有较低的生长选择性，则第一侧墙315表面不会生长锗硅。在第一栅极301上的硬掩模层304可保护第一栅极301上表面免于生成锗硅。其中，外延生长锗硅的工艺为本领域技术人员所熟知的技术，在此不再赘述。
在具体实施例中，在第一栅极301两侧的半导体衬底300中形成Σ形凹槽308的方法，包括：使用干法刻蚀工艺，在第一栅极301两侧的半导体衬底300中形成矩形凹槽，其中，干法刻蚀法可选择等离子体刻蚀工艺；清洗该矩形凹槽，以去除形成矩形凹槽过程中产生的聚合物，其中使用的清洗液可选择稀释的氢氟酸溶液（DHF）；在清洗之后，使用湿法腐蚀法刻蚀矩形凹槽形成Σ形凹槽，其中，使用的腐蚀剂可为氢氧化钾、氨水或四甲基氢氧化氨溶液。
在具体实施例中，在形成第一半导体材料309后，需要对第一半导体材料309进行离子注入，形成源极和漏极。此为本领域技术人员所熟知的技术，在此不再赘述。
参照图14和图15，并结合参照图7，执行步骤S76，在形成第一半导体材料309后，去除剩余的第一帽层305。
在具体实施例中，剩余的第一帽层305覆盖第二有源区II、隔离结构303。第一帽层305包括氮化硅层，则去除该氮化硅层的方法为湿法腐蚀法。在湿法腐蚀中使用的腐蚀剂为磷酸溶液。可选的，在去除剩余的第一帽层305时，也去除第一栅极301周围的第一侧墙315。之所以也去除第一侧墙315，在于：若保留第一侧墙315，后续图形化剩余第二帽层时，在第一栅极周围剩余的第二帽层保留并附着在第一侧墙表面，这使得第一栅极周围的侧墙具有较厚厚度，进而影响到晶体管的性能。在具体实施例中，若在第一帽层下形成有较薄氧化硅层306，则较薄氧化硅层306可选择去除或不去除。
参照图16，并结合参照图7，执行步骤S77，在去除剩余的第一帽层305（参照图14）后，形成第二帽层310，第二帽层310覆盖第一有源区I和第二有源区II，还覆盖隔离结构303。若第一侧墙315之前被去除，则第二帽层310占据第一侧墙315（参照图14）被去除后留下的位置。第二帽层310的材料要保证后续的外延生长第二半导体材料时，第二半导体材料不会生长在第二栅极表面，且保证后续图形化第二帽层、图形化剩余第二帽层时不会损伤隔离结构303。在本实施例中，第二有源区II为N型有源区，待形成的第二半导体材料为碳硅，第二帽层310的材料包括氮化硅层311、位于氮化硅层311上的氧化硅层312。氧化硅层312的厚度范围为可以更好地实现本发明的效果。
在具体实施例中，由于第二帽层310最里层为氮化硅层311，则在形成第二帽层310之前，先沉积一层较薄的氧化硅层（未示出），充当氮化硅层311沉积的缓冲面，进而形成样貌良好的氮化硅层311。
参照图16和图17，并结合参照图7，执行步骤S78，图形化第二帽层310，在第二栅极302周围形成第二侧墙325。第二侧墙325包括最内层的氮化硅层、位于氮化硅层外侧的氧化硅层。当然地，若在第二帽层310下还形成有氧化硅层306时，也图形化该氧化硅层306，剩余第二栅极302侧壁的氧化硅层306作为第二侧墙325的一部分。
在具体实施例中，图形化第二帽层310的方法，包括：（1）形成图形化的掩模层，定义第二有源区II的位置。（2）以该图形化的掩模层为掩模，回刻蚀去除第二帽层310，剩余第二栅极302侧壁的第二帽层，作为第二侧墙325。在本实施例中，第二帽层310为氮化硅层311、位于氮化硅层311上的氧化硅层312，在去除氮化硅层和氧化硅层时所使用的气体会有不同。去除氮化硅层的刻蚀气体可参照图7所示的步骤S74的介绍，而刻蚀氧化硅层312的刻蚀气体也包括CxFy气体，只是对x，y值的选择会不同，此为本领域技术人员熟知的技术，不再赘述。考虑到氮化硅相比于隔离结构303的氧化硅具有较高的刻蚀选择比，因此该刻蚀过程不会损伤到隔离结构303。
参照图18～图19，并结合参照图7，执行步骤S79，在第二侧墙325两侧的衬底300中形成第二凹槽313，在第二凹槽313中外延生长第二半导体材料314，第二半导体材料314高于衬底300表面。正如前文所述，第二帽层310材料保证在第二侧墙325表面不会生长第二半导体材料314。参照图19，第二半导体材料314高于衬底300表面的部分为衬底300中的第二半导体材料外延生长的结果，并非第二侧墙325表面外延生长第二半导体材料。在具体实施例中，确保高于第二半导体材料314的第二侧墙325表面不会生长第二半导体材料。另外，图中的第二半导体材料314的形状只是示意图，由于第二半导体材料是沿晶向生长，不必然为图19中的形状，但这不影响到本发明的技术效果和要达到的目的。在本实施例中，第二半导体材料314为碳硅。
在具体实施例中，首先参照图18，在第二侧墙325两侧的衬底300中形成第二凹槽313。在本实施例中，第二半导体材料为碳硅，第二凹槽313的形状设计为碗状。碗状凹槽的侧壁可以更接近沟道区，向沟道区提供更大更均匀的拉应力，提高晶体管性能。然后，结合参照图18和图19，以第二侧墙325和剩余的第二帽层310为掩模，在第二凹槽313中外延生长碳硅层，碳硅层高于衬底300表面。其中，第二栅极302上的硬掩模层304亦起到掩模作用，保护第二栅极302的上表面免于生长碳硅。考虑到第二侧墙325的最外层为氧化硅层，氧化硅相比于碳硅具有较低的生长选择性，因此碳硅不会在第二侧墙325表面生长。对碳硅的外延生长工艺为本领域技术人员所熟知的技术，在此不再赘述。
在具体实施例中，形成碗状凹槽的方法，包括：使用各向异性干法刻蚀工艺，刻蚀半导体衬底300，在半导体衬底300内形成矩形凹槽，所述各向异性的干法刻蚀工艺的刻蚀气体包括CF4和HBr；接着，使用各向同性干法刻蚀工艺，刻蚀矩形凹槽以形成碗状凹槽，各向同性的干法刻蚀工艺的刻蚀气体包括Cl2和NF3。
在具体实施中，在形成第二半导体材料314后，需要向第二半导体材料314中进行离子注入，形成源极和漏极。此为本领域技术人员熟知的技术，在此不再赘述。
参照图19和图20，并结合参照图7，执行步骤S80，图形化剩余的第二帽层310，在第一栅极301周围形成第三侧墙335。在具体实施例中，若第一侧墙315（参照图13）没有去除，则第三侧墙335包括第一侧墙315和位于第一侧墙315上的剩余第二帽层310部分；若第一侧墙315被去除，则第三侧墙335只包括在第一栅极301侧壁剩余的第二帽层310部分。
在具体实施例中，图形化剩余的第二帽层310的方法，为干法刻蚀法。最终形成第三侧墙335包括氮化硅层、位于氮化硅层上的氧化硅层。最里层的氮化硅层相比于隔离结构303的氧化硅材料，具有较高的刻蚀选择比，因此不会损伤隔离结构303。
在具体实施例中，若第一栅极301和第二栅极302均作为伪栅极，则在去除剩余的第二帽层310后，去除作为伪栅极的第一栅极301和第二栅极302，形成沟槽；在该沟槽中填充导电材料，如金属，形成栅极。
第二实施例
参照图7，执行步骤S71、步骤S72，可相应参照第一实施例的执行步骤S71、步骤S72，具体工艺、结构及结构位置相同。
参照图21，并结合参照图7，执行步骤S73，形成第一帽层505，覆盖衬底500、第一栅极501和第二栅极502。在本实施中，后续第一栅极501两侧衬底500中形成的第一半导体材料为碳硅，则第一帽层505包括氮化硅层551、位于氮化硅层551上的氧化硅层552。可选的，在形成第一帽层505之前，先形成较薄的氧化硅层506，覆盖第一有源区I和第二有源区II。较薄氧化硅层506为沉积氮化硅层551提供良好的缓冲面，具体可参见第一实施例的相关介绍。
参照图22，并结合参照图7，执行步骤S74、步骤S75，在第一栅极501两侧的衬底500中形成第一半导体材料507。在本实施例中，第一半导体材料507为碳硅，碳硅高于衬底500表面。衬底500中的碳硅层可以为碗状或sigma形，在本实施例中，衬底500中的碳硅层形状为碗状。相关工艺可参照第一实施例的碳硅层形成工艺的介绍。
在具体实施例中，在形成碳硅层后，接着对碳硅层进行离子注入，在第一栅极两侧形成源极和漏极。
参照图22和图23，并结合参照图7，执行步骤S76，在形成第一半导体材料507后，去除剩余的第一帽层505。可选的，去除剩余的第一帽层505时，也去除第一侧墙511。去除剩余的第一帽层505的方法为湿法腐蚀法。在本实施例中，第一帽层505包括氮化硅层551、位于氮化硅层551上的氧化硅层552。去除氮化硅层551的湿法腐蚀过程中使用的腐蚀剂为磷酸溶液，而去除氧化硅层552的腐蚀剂为缓冲氧化蚀刻溶液（buffer oxide etchant，BOE）。缓冲氧化蚀刻溶液是由氢氟酸（HF）和氟化氨（NH4F）按一定比例配成的蚀刻水溶液。其中HF与NH4F的比例可使用公知参数，在此不再赘述。除了缓冲氧化蚀刻溶液外，还可以使用稀释氢氟酸溶液。氮化硅层551相比于隔离结构的氧化硅具有较高的刻蚀选择比，因此在去除剩余的第一帽层505时不会损伤隔离结构。
可选的，在去除剩余的第一帽层505时，去除第一侧墙。具体可参见第一实施例的相关介绍。
参照图23和图24，并结合参照图7，执行步骤S77，去除剩余的第一帽层505后，形成覆盖第一有源区I和第二有源区II的第二帽层508。第二帽层508包括氮化硅层，形成第二帽层508的工艺具体可参见第一实施例的形成第一帽层的工艺介绍。
参照图25，并结合参照图7，执行步骤S78和S79，在第二栅极502两侧的半导体衬底500中形成第二半导体材料509，第二半导体材料509高于衬底500表面。在本实施例中，第二半导体材料509为锗硅，位于衬底500中的锗硅形状为sigma形。相关工艺可参照第一实施例的锗硅层的形成方法的介绍。
在具体实施例中，在形成锗硅层后，接着对锗硅层进行离子注入，在第二栅极两侧形成源极和漏极。
结合参照图24和图25，并结合参照图7，执行步骤S80，图形化剩余的第二帽层508，在第一栅极501周围形成第三侧墙535。若之前第一栅极501周围的第一侧墙已被去除，则第三侧墙535包括氮化硅层。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (15)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，在半导体衬底中形成隔离结构，所述隔离结构将半导体衬底隔开为第一有源区和第二有源区，所述第一有源区、第二有源区的类型相反；
形成位于第一有源区的第一栅极和位于第二有源区的第二栅极；
形成第一帽层，第一帽层覆盖所述半导体衬底、第一栅极和第二栅极；
图形化第一帽层，形成位于第一栅极周围的第一侧墙；
在所述第一侧墙两侧的半导体衬底中形成第一凹槽，在第一凹槽中外延生长第一半导体材料，所述第一半导体材料高于所述衬底表面，其中，第一帽层的材料保证在第一侧墙表面不会生长第一半导体材料，且图形化第一帽层时不会损伤隔离结构；
在形成第一半导体材料后，去除剩余的第一帽层；
去除剩余的第一帽层后，形成第二帽层，所述第二帽层覆盖隔离结构、第一有源区和第二有源区；
图形化所述第二帽层，在第二栅极周围形成第二侧墙；
在所述第二侧墙两侧的半导体衬底中形成第二凹槽，在第二凹槽中外延生长第二半导体材料，所述第二半导体材料高于所述衬底表面，其中，第二帽层的材料保证在第二侧墙表面不会生长第二半导体材料，且图形化第二帽层时不会损伤隔离结构；
图形化剩余的第二帽层，在第一栅极周围形成第三侧墙。
2.如权利要求1所述的形成方法，其特征在于，当第一半导体材料为锗硅，第二半导体材料为碳硅时，第一帽层包括氮化硅层，第二帽层包括氮化硅层、位于氮化硅层上的氧化硅层；或者，当第一半导体材料为碳硅，第二半导体材料为锗硅时，第一帽层包括氮化硅层、位于氮化硅层上的氧化硅层，第二帽层包括氮化硅层。
3.如权利要求2所述的形成方法，其特征在于，在形成第一帽层前和形成第二帽层前，还包括：形成氧化硅层，覆盖半导体衬底、第一栅极和第二栅极，在图形化第一帽层、图形化第二帽层、图形化剩余第二帽层时，也图形化所述第一帽层下、第二帽层下的氧化硅层。
4.如权利要求1所述的形成方法，其特征在于，在去除剩余的第一帽层时，也去除第一侧墙。
5.如权利要求1或4所述的形成方法，其特征在于，去除剩余的第一帽层、第一侧墙的方法，为湿法腐蚀法。
6.如权利要求5所述的形成方法，其特征在于，当第一半导体材料为锗硅，第二半导体材料为碳硅时，第一帽层包括氮化硅层，所述湿法腐蚀法中使用的腐蚀剂为磷酸溶液；或者，当第一半导体材料为碳硅，第二半导体材料为锗硅时，第一帽层包括氮化硅层、位于氮化硅层上的氧化硅层，去除氮化硅层时使用磷酸溶液，去除氧化硅层时使用氢氟酸和氟化氨的混合水溶液、或氢氟酸溶液。
7.如权利要求1所述的形成方法，其特征在于，所述第一凹槽、第二凹槽均为sigma形凹槽。
8.如权利要求1所述的形成方法，其特征在于，当第一半导体材料为锗硅、第二半导体材料为碳硅时，第一凹槽为sigma形凹槽，第二凹槽为碗状凹槽；当第一半导体材料为碳硅、第二半导体材料为锗硅时，第一凹槽为碗状凹槽，第二凹槽为sigma形凹槽。
9.如权利要求7或8所述的形成方法，其特征在于，形成所述sigma形凹槽的方法，包括：
使用干法刻蚀工艺，在半导体衬底中形成矩形凹槽；
清洗所述矩形凹槽，以去除形成矩形凹槽过程中产生的聚合物；
在清洗之后，使用湿法腐蚀法刻蚀所述矩形凹槽形成所述sigma形凹槽。
10.如权利要求9所述的形成方法，其特征在于，所述湿法腐蚀法中使用的腐蚀剂包括氢氧化钾、氨水或四甲基氢氧化氨溶液。
11.如权利要求8所述的形成方法，其特征在于，形成所述碗状凹槽的方法，包括：
使用各向异性干法刻蚀工艺，在半导体衬底中形成矩形凹槽；
使用各向同性干法刻蚀工艺，刻蚀所述矩形凹槽，形成碗状凹槽。
12.如权利要求2所述的形成方法，其特征在于，所述氧化硅层、氮化硅层的厚度范围均为：
13.如权利要求1所述的形成方法，其特征在于，在所述第一栅极和第二栅极上形成有硬掩模层。
14.如权利要求1所述的形成方法，其特征在于，所述隔离结构的材料为氧化硅。
15.如权利要求1所述的形成方法，其特征在于，所述第一栅极、第二栅极为前栅工艺中的栅极；
或者，所述第一栅极和第二栅极均为后栅工艺的伪栅极，在去除剩余的第二帽层后，还包括：去除所述伪栅极形成沟槽；在所述沟槽中填充导电材料，形成栅极。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310092800.6A CN104064465B (zh) | 2013-03-21 | 2013-03-21 | 半导体器件的形成方法 |
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| Publication Number | Publication Date |
|---|---|
| CN104064465A CN104064465A (zh) | 2014-09-24 |
| CN104064465B true CN104064465B (zh) | 2017-07-14 |
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ID=51552125
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310092800.6A Active CN104064465B (zh) | 2013-03-21 | 2013-03-21 | 半导体器件的形成方法 |
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105140108B (zh) * | 2015-09-17 | 2018-04-06 | 上海华力微电子有限公司 | 一种制作Sigma型锗硅沟槽的方法 |
| CN109427544B (zh) * | 2017-09-01 | 2021-07-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1893028A (zh) * | 2005-07-07 | 2007-01-10 | 中芯国际集成电路制造(上海)有限公司 | 具有氧化物间隔层的应变源漏cmos的集成方法 |
| CN1921087A (zh) * | 2005-08-25 | 2007-02-28 | 中芯国际集成电路制造(上海)有限公司 | 多层膜作为硬掩模和抗反射层的应变源漏cmos的制作方法 |
| CN101325203A (zh) * | 2007-06-14 | 2008-12-17 | 国际商业机器公司 | 半导体结构及其形成方法 |
| CN101483190A (zh) * | 2008-01-09 | 2009-07-15 | 国际商业机器公司 | 在沟道区中具有高应力的mosfet及其制造方法 |
| CN101573795A (zh) * | 2007-01-04 | 2009-11-04 | 国际商业机器公司 | 具有未合金硅化物的迁移率增加的结构和方法 |
| CN101584039A (zh) * | 2007-01-17 | 2009-11-18 | 国际商业机器公司 | 利用自对准的双应力膜增强nmosfet和pmosfet的性能 |
| CN102282657A (zh) * | 2005-01-04 | 2011-12-14 | 英特尔公司 | 通过cvd蚀刻与淀积顺序形成的cmos晶体管结区 |
| CN102694007A (zh) * | 2011-03-22 | 2012-09-26 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
-
2013
- 2013-03-21 CN CN201310092800.6A patent/CN104064465B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102282657A (zh) * | 2005-01-04 | 2011-12-14 | 英特尔公司 | 通过cvd蚀刻与淀积顺序形成的cmos晶体管结区 |
| CN1893028A (zh) * | 2005-07-07 | 2007-01-10 | 中芯国际集成电路制造(上海)有限公司 | 具有氧化物间隔层的应变源漏cmos的集成方法 |
| CN1921087A (zh) * | 2005-08-25 | 2007-02-28 | 中芯国际集成电路制造(上海)有限公司 | 多层膜作为硬掩模和抗反射层的应变源漏cmos的制作方法 |
| CN101573795A (zh) * | 2007-01-04 | 2009-11-04 | 国际商业机器公司 | 具有未合金硅化物的迁移率增加的结构和方法 |
| CN101584039A (zh) * | 2007-01-17 | 2009-11-18 | 国际商业机器公司 | 利用自对准的双应力膜增强nmosfet和pmosfet的性能 |
| CN101325203A (zh) * | 2007-06-14 | 2008-12-17 | 国际商业机器公司 | 半导体结构及其形成方法 |
| CN101483190A (zh) * | 2008-01-09 | 2009-07-15 | 国际商业机器公司 | 在沟道区中具有高应力的mosfet及其制造方法 |
| CN102694007A (zh) * | 2011-03-22 | 2012-09-26 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
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