KR102082157B1 - 다른 문턱 전압을 갖는 핀 트랜지스터를 포함한 집적 회로 소자의 제조 방법 - Google Patents

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Abstract

다른 문턱 전압을 갖는 핀 트랜지스터를 포함한 집적 회로 소자의 제조 방법이 제공된다. 상기 집적 회로 소자의 제조 방법은, 각각 제1 및 제2 반도체 재료를 포함하는 제1 및 제2 반도체 핀을 형성하고, 마스크를 이용하여 상기 제1 및 제2 반도체 핀 중 적어도 하나를 덮는다. 또한, 상기 마스크에 의하여 덮이지 않은 상기 제1 및 제2 반도체 핀의 측벽 상에 직접, 상기 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어를 증착하고, 상기 화합물 반도체 레이어를 산화시키는 것을 더 포함할 수 있다. 상기 산화 공정은 상기 화합물 반도체 레이어 내에 있는 상기 제2 반도체 재료를 상기 마스크에 의하여 덮이지 않은 상기 제1 및 제2 반도체 핀의 상기 측벽 내로 이동시키는 동안, 상기 화합물 반도체 레이어 내에 있는 상기 제1 반도체 재료를 산화시킨다.

Description

다른 문턱 전압을 갖는 핀 트랜지스터를 포함한 집적 회로 소자의 제조 방법{METHODS OF FABRICATING INTEGRATED CIRCUIT DEVICE WITH FIN TRANSISTORS HAVING DIFFERENT THRESHOLD VOLTAGES}
본 발명은 일반적으로, 집적 회로 소자의 필드에 관한 것이며, 특히, 필드 효과 트랜지스터에 관한 것이다.
집적 회로 소자는 서로 다른 문턱 전압을 갖는 트랜지스터가 필요하다. 따라서, 하나의 집적 회로 소자에서 채널 도핑 농도 및 게이트 일함수를 조절하는 것에 관한 몇몇 기술이, 서로 다른 문턱 전압을 갖는 트랜지스터를 구현하기 위하여 개발되었다. 게이트 일함수를 조절하기 위하여, 게이트 물질들은 서로 다른 일함수를 갖고, 서로 다른 채널 물질들이 이용될 수 있다.
본 발명이 해결하려는 과제는, 산화 공정을 이용하여 서로 다른 문턱 전압을 갖는 핀 트랜지스터를 포함하는 집적 회로 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는, 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 집적 회로 소자의 제조 방법의 일 태양은, 제1 및 제2 반도체 핀의 측벽 상에 직접적으로, 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어를 증착하되, 상기 제1 및 제2 반도체 핀 내부에 서로 다른 농도인 상기 제1 및 제2 반도체 재료를 포함하고, 상기 화합물 반도체 레이어 내에 있는 상기 제2 반도체 재료의 적어도 대부분이 상기 제1 및 제2 반도체 핀 내로 이동하기에 충분한 시간 동안, 상기 화합물 반도체 레이어 내에 있는 상기 제1 반도체 재료를 산화시키고, 상기 화합물 반도체 레이어의 산화된 부분을 제거하여, 상기 제1 및 제2 반도체 핀의 상기 측벽을 노출시키되, 상기 제1 및 제2 반도체 핀 내부에 서로 다른 농도인 상기 제2 반도체 재료를 포함한다.
상기 화합물 반도체 레이어는, Si(1-x)Gex를 포함하되, 상기 x는 0.1 내지 0.4의 범위 내에 있을 수 있다.
상기 제2 반도체 핀은, 적어도 실질적으로 상기 제2 반도체 재료를 포함하지 않을 수 있다.
상기 산화시키는 것 이전에, 상기 증착된 화합물 반도체 레이어의 적어도 일부를 단결정으로 변환시킬 수 있다.
상기 산화시키는 것은, 상기 화합물 반도체 레이어 전체를 산화시킬 수 있다.
상기 증착하는 것은, 상기 제1 및 제2 반도체 핀이 확장된 소자 분리막 상에 직접 상기 화합물 반도체 레이어를 증착하는 것을 더 포함하고, 상기 산화시키는 것은, 상기 화합물 반도체 레이어 전체를 산화시킬 수 있다.
상기 과제를 해결하기 위한 본 발명의 집적 회로 소자의 제조 방법의 다른 태양은, 기판 상에, 제1 및 제2 반도체 재료를 각각 포함하는 다수의 제1 및 제2 반도체 핀을 형성하고, 마스크를 이용하여, 상기 다수의 제1 및 제2 반도체 핀 중 적어도 하나를 덮고, 상기 마스크에 의하여 덮이지 않은 상기 다수의 제1 및 제2 반도체 핀 중 일부의 측벽 상에 직접, 상기 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어를 증착하고, 상기 화합물 반도체 레이어 내에 있는 상기 제2 반도체 재료의 적어도 대부분이, 상기 마스크에 의하여 덮이지 않은 상기 다수의 제1 및 제2 반도체 핀 중 일부의 상기 측벽 내로 이동하기에 충분한 시간 동안, 상기 화합물 반도체 레이어 내에 있는 상기 제1 반도체 재료를 산화시키고, 상기 화합물 반도체 레이어의 산화된 부분을 제거하여, 상기 마스크에 의하여 덮이지 않은 상기 다수의 제1 및 제2 반도체 핀 중 일부의 상기 측벽을 노출시킨다.
상기 제2 반도체 핀은, Si(1-x)Gex를 포함하되, 상기 x는 0.1 내지 0.3의 범위 내에 있을 수 있다.
상기 마스크에 의하여 덮이지 않은 상기 다수의 제1 및 제2 반도체 핀 중 일부의 상기 노출된 측벽 중 적어도 하나는, 상기 제2 반도체 재료의 농도가, 상기 마스크에 의하여 덮인 상기 다수의 제1 및 제2 반도체 핀 중 적어도 하나에 비하여 높을 수 있다.
상기 제거하는 것은, 상기 다수의 제1 및 제2 반도체 핀의 적어도 셋의 측벽이 노출되도록 상기 마스크를 제거하는 것을 더 포함하되, 상기 다수의 제1 및 제2 반도체 핀은 내부에 서로 다른 농도인 상기 제2 반도체 재료를 포함할 수 있다.
상기 다수의 제1 및 제2 반도체 핀의 적어도 셋 중 적어도 하나는, 상기 제1 반도체 재료만을 포함할 수 있다.
상기 덮는 것은, 상기 마스크를 이용하여, 상기 다수의 제1 및 제2 반도체 핀의 일부를 덮는 것을 더 포함할 수 있다. 상기 마스크에 의하여 덮이지 않은 상기 다수의 제1 및 제2 반도체 핀 중 일부의 상기 노출된 측벽은, 상기 제2 반도체 재료의 농도가, 상기 마스크에 의하여 덮인 상기 다수의 제1 및 제2 반도체 핀 중 일부의 측벽에 비하여 높을 수 있다.
상기 다수의 제1 및 제2 반도체 핀의 적어도 넷 중 적어도 하나는, 상기 제1 반도체 재료만을 포함할 수 있다.
상기 산화시키는 것 이전에, 상기 증착된 화합물 반도체 레이어의 적어도 일부를 단결정으로 변환시킬 수 있다.
상기 증착하는 것은, 상기 다수의 제1 및 제2 반도체 핀이 확장된 소자 분리막 상에 직접 상기 화합물 반도체 레이어를 증착하는 것을 더 포함하고, 상기 산화시키는 것은, 상기 화합물 반도체 레이어 전체를 산화시킬 수 있다.
상기 형성하는 것은, 상기 제1 및 제2 반도체 재료를 공급하여, 상기 기판 내의 다수의 시드 영역으로부터 상기 다수의 제1 및 제2 반도체 핀의 일부를 에피택셜하게 성장시키는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 집적 회로 소자의 제조 방법의 또 다른 태양은, 소자 분리막을 포함하는 기판 상에, 다수의 Si 및 SiGe 핀을 형성하되, 상기 다수의 Si 및 SiGe 핀은 상기 소자 분리막 상에 연장되고, 상기 다수의 Si 및 SiGe 핀 중 적어도 하나를 덮는 마스크 레이어를 형성하고, 상기 마스크 레이어에 의해 덮이지 않고, 상기 소자 분리막의 직접 위에 있는, 상기 다수의 Si 및 SiGe 핀의 일부의 측벽 상에 직접, Si 및 Ge을 포함하는 화합물 반도체 레이어를 형성하고, 상기 화합물 반도체 레이어 내에 있는 Ge의 적어도 대부분이, 상기 마스크에 의하여 덮이지 않은 상기 다수의 Si 및 SiGe 핀 중 일부의 상기 측벽 내로 이동하기에 충분한 시간 동안, 상기 화합물 반도체 레이어 내에 있는 Si를 산화시키기 위하여 상기 화합물 반도체 레이어 전체를 산화시키고, 상기 화합물 반도체 레이어의 산화된 부분을 제거하여, 상기 마스크에 의하여 덮이지 않은 상기 다수의 Si 및 SiGe 핀 중 일부의 상기 측벽을 노출시킨다.
상기 다수의 SiGe 핀을 형성하는 것은, Si 및 Ge을 공급하여, 상기 기판 내의 다수의 시드 영역으로부터 에피택셜하게 성장시킬 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 5는 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법의 일부로서 중간단계 구조를 도시한 단면도이다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법의 일부로서 중간단계 구조를 도시한 단면도이다.
도 9 내지 도 11은 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법의 일부로서 중간단계 구조를 도시한 단면도이다.
도 12 및 도 13은 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법을 나타낸 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 발명에 따른 실시예는 이상적인 실시예 및 실시예의 중간단계 구조를 도시한 단면도를 참조하여 설명된다. 이에 따라, 도시된 형태는 다양하게 변할 수 있으며, 예를 들어, 제조 기술 및/또는 허용 오차에 따라 변할 수 있다. 따라서, 본 발명의 실시예는 여기에서 설명된 특정한 형태로 제한하여 해석되어서는 안되며, 예를 들어, 제조 공정에 따라 형태에 편차가 있을 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
도 1 내지 도 5는 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법의 일부로서 중간단계 구조를 도시한 단면도이다.
도 1을 참조하면, 제1 및 제2 반도체 핀(102, 104)은 기판(100) 상에 제공된다. 제1 및 제2 반도체 핀(102, 104)은 부분적으로 소자 분리막(110) 내에 매몰될 수 있다. 제1 및 제2 반도체 핀(102, 104)의 높이는 20nm 내지 50nm의 범위에 있을 수 있고, 폭은 5nm 내지 20nm의 범위에 있을 수 있다.
기판(100)은, 예를 들어, 벌크(bulk) 실리콘 기판일 수 있다.
제1 및 제2 반도체 핀(102, 104)은 내부에, 서로 다른 농도인 제1 및 제2 반도체 재료를 포함한다. 제1 및 제2 반도체 핀(102, 104) 내에 있는 제1 및 제2 반도체 재료의 농도는, 제1 및 제2 반도체 핀(102, 104)을 포함한 핀 트랜지스터에서 요구되는 문턱 전압에 따라 미리 결정되어 있다. C1과 C2는 각각 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도를 나타낸다. 따라서, C1과 C2는 서로 다른 값을 갖는다.
몇몇 실시예에서, 제1 반도체 핀(102)은 기판(100)을 패터닝하여 형성된다. 예를 들어, 제1 반도체 핀(102)은 실리콘 벌크 기판의 패터닝에 의해 형성된 Si 핀이다. 따라서, 제1 반도체 핀(102)은 적어도 실질적으로 제2 반도체 재료를 포함하지 않는다. 몇몇 실시예에서, 제1 반도체 핀(102)은 제1 및 제2 반도체 재료를 포함하는 반도체 레이어를 증착하거나 에피택셜하게 성장시켜 형성된다. 예를 들어, 제1 반도체 핀(102)은 기판(100)으로부터 에피택셜하게 성장시킨 SiGe 핀이고, 제2 반도체 핀(104)과 비교하여 Si 및 Ge의 농도가 다르다.
몇몇 실시예에서, 제2 반도체 핀(104a)의 상부는 기판(100) 상에 SiGe 레이어를 증착하여 형성된 SiGe 핀이거나, 기판(100) 내의 시드 영역(104b)으로부터 에피택셜하게 성장시켜 형성된 SiGe 핀이다. 시드 영역(104b)은 기판(100)의 패터닝에 의하여 형성될 수 있다. SiGe 핀은, 일반적인 화학식 Si(1-x)Gex를 갖고, x는 0.1 내지 0.3의 범위 내에 있다.
에피택셜하게 성장된 SiGe 핀은, 실리콘 함유 가스(예를 들어, silane) 및 게르마늄 함유 가스(예를 들어, germane)의 공급에 의하여 형성될 수 있다. 상기 가스의 구성 요소는, 발생하는 반응에 충분한 열 에너지를 공급하여(예를 들어, 충분히 높은 온도로 기판(100)을 가열하여), SiGe 핀을 형성하는 것을 활성화시킬 수 있다.
도 2를 참조하면, 제1 및 제2 반도체 핀(102, 104)은, 매몰 절연막(112)과 반도체 기판(100´)을 포함하는 SOI(Silicon On Insulator) 기판 상에 제공된다. 제1 및 제2 반도체 핀(102, 104)은, 매몰 절연막(112)의 상부에 접할 수 있다.
도 3 내지 도 5는 본 발명의 몇몇 실시예에 따라, 내부에 제2 반도체 재료의 적어도 세 가지의 다른 농도를 갖는 반도체 핀을 제조하는 방법을 도시한 것이다.
도 3을 참조하면, 제1 반도체 핀(102) 중 적어도 하나를 덮는 마스크 레이어(122a)가 도 1에 도시된 구조체 상에 형성되고, 마스크 레이어(122a)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104)의 측벽 상에 직접, 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어(124a)가 형성된다. 몇몇 실시예에 따르면, 마스크 레이어(122a)와 화합물 반도체 레이어(124a)는 도 2에 도시된 구조체 상에 형성된다.
마스크 레이어(122a)는 적절한 재료를 포함할 수 있고, 단일의 레이어로 도시되어 있으나, 다수의 레이어를 포함할 수 있다. 마스크 레이어(122a)의 두께는 5 내지 20nm의 범위 내에 있을 수 있으며, 핀 사이의 피치(즉, 핀 피치)에 따라 변할 수 있다. 마스크 레이어(122a)의 두께는 핀 피치에 비례하여 결정될 수 있다. 몇몇 실시예에서, 마스크 레이어(122a)는 Si₃N₄를 포함한다.
몇몇 실시예에 따르면, 화합물 반도체 레이어(124a)는 비 선택적 증착 공정(non-selective deposition process)에 의하여 형성될 수 있고, 따라서, 화합물 반도체 레이어(124a)는 소자 분리막(110)과 마스크 레이어(122a)를 포함하는 하부 구조체의 전체 상에 형성될 수 있다. 비 선택적 증착 공정은, 후속 공정에서, 균일한 두께를 갖는 산화 화합물 반도체 레이어를 형성하는 것을 가능하게 한다. 본 발명에 의해 평가된 것과 같이, 화합물 반도체 레이어(124a)가, 마스크 레이어(122a)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104) 상에 선택적으로 형성된다면, 산화 화합물 반도체 레이어도 또한, 마스크 레이어(122a)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104) 상에 선택적으로 형성된다. 따라서, 산화 화합물 반도체 레이어를 제거하면, 마스크 레이어(122a)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104)에 인접한 소자 분리막(110)에 리세스를 형성할 수 있다. 즉, 산화 화합물 반도체 레이어를 제거하는 것은, 소자 분리막(110) 내에 디보트(divot)를 형성할 수 있다.
화합물 반도체 레이어(124a)의 두께는, 5 내지 20nm의 범위 내에 있을 수 있고, 핀 피치에 따라 변할 수 있다. 화합물 반도체 레이어(124a)의 두께는, 핀 피치에 비례하여 결정될 수 있다. 화합물 반도체 레이어(124a)는 증착된 단결정이거나, 화합물 반도체 레이어(124a)의 증착 후 낮은 온도에서 재성장 공정(re-growth process)을 통하여 변환된 단결정 레이어일 수 있다. 재성장 공정은, 화합물 반도체 레이어(124a)의 적어도 일부를 단결정으로 변환시킬 수 있다. 몇몇 실시예에서, 화합물 반도체 레이어(124a)는, 제1 반도체 재료로서 실리콘(Si)을 포함하고, 제2 반도체 재료로서 게르마늄(Ge)을 포함한다. 화합물 반도체 레이어(124a) 내의 Ge의 농도는, 10% 내지 40%의 범위 내에 있을 수 있으나, 다른 농도도 가능하다.
도 4를 참조하면, 산화 공정은 화합물 반도체 레이어(124a)를 산화시키기 위하여 수행된다. 산화 공정은 마스크 레이어(122a)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104)의 내에 있는 제2 반도체 재료의 농도를 증가시킨다. 특히, 산화 공정은 화합물 반도체 레이어(124a) 내에 있는 제1 반도체 재료(예를 들어, Si)를 산화시키고, 마스크 레이어(122a)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104)의 측벽 내로, 화합물 반도체 레이어(124a) 내에 있는 제2 반도체 재료(예를 들어, Ge)를 이동시킨다. 따라서, 산화 공정 후에, 마스크 레이어(122a)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도(C1′, C2′)는 각각, 산화 공정 전의 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도(C1, C2)보다 커진다. 다만, 마스크 레이어(122a)에 의하여 덮인 제1 반도체 핀(102) 내에 있는 제2 반도체 재료의 농도(C1)는 증가하지 않는다. 왜냐하면, 산화 공정 동안, 마스크 레이어(122a)가 화합물 반도체 레이어(124a)와 밑에 있는 제1 반도체 핀(102)의 사이에 있기 때문이다.
몇몇 실시예에 따르면, 산화 공정은 화합물 반도체 레이어(124)의 전체를 산화시키고, 산화 화합물 반도체 레이어(124a´)를 형성한다.
산화 공정의 온도는, 900℃ 내지 1500℃의 범위 내에 있을 수 있다. 몇몇 실시예에서, 산화 공정은, 화합물 반도체 레이어(124a) 내에 있는 제2 반도체 재료의 적어도 대부분이, 제1 및 제2 반도체 핀(102, 104)의 측벽 내로 이동할 때까지 계속된다.
도 5를 참조하면, 제1 및 제2 반도체 핀(102, 104)의 측벽이 노출되도록, 마스크 레이어(122)와 산화 화합물 반도체 레이어(124a′)가 제거된다. 이 때, 제1 및 제2 반도체 핀(102, 104)의 내에는, 세 가지 다른 농도(C1, C1′, 및 C2′)의 제2 반도체 재료가 있다. 마스크 레이어(122) 및 산화 화합물 반도체 레이어(124a′)는, 제1 및 제2 반도체 핀(102, 104)을 제외하고 선택적으로 식각하는, 적절한 식각 공정(습식 또는 건식)에 의하여 제거될 수 있다. 몇몇 실시예에서, 플루오린화수소산(hydrofluoric acid) 습식 식각 공정은, 산화 화합물 반도체 레이어(124a′)를 제거하기 위하여 이용된다.
위에서 언급한 것과 같이, 몇몇 실시예에 따르면, 세 가지 다른 농도(C1, C1′, 및 C2′)의 제2 반도체 재료를 내부에 포함하는 제1 및 제2 반도체 핀(102, 104)은, 제1 반도체 핀(102)들 중 하나를 덮지만 남겨진 제1 및 제2 반도체 핀(102, 104)을 노출시키는 마스크 레이어(122a)가 형성되기 때문에, 하나의 화합물 반도체 레이어(124a)로 형성될 수 있다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법의 일부로서 중간단계 구조를 도시한 단면도이다.
도 6 및 도 7을 참조하면, 제2 반도체 핀(104)들 중 하나를 덮는 마스크 레이어(122b)가, 도 1에 도시된 구조체 상에 형성된다. 또한, 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어(124b)가, 마스크 레이어(122b)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104)의 측벽의 직접 위에 형성된다. 몇몇 실시예에 따르면, 화합물 반도체 레이어(124b)는 비 선택적 증착 공정(non-selective deposition process)에 의하여 형성되고, 따라서, 화합물 반도체 레이어(124b)는 소자 분리막(110)을 포함하는 하부 구조체의 전체 상에 형성될 수 있다.
다음으로 산화 공정은, 마스크 레이어(122b)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도를 증가시키기 위하여 수행된다. 특히, 산화 공정은, 화합물 반도체 레이어(124b) 내에 있는 제1 반도체 재료(예를 들어, Si)를 산화시키고, 화합물 반도체 레이어(124b) 내에 있는 제2 반도체 재료(예를 들어, Ge)를 마스크 레이어(122b)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104)의 측벽 내로 이동시킨다. 산화 공정 후, 마스크 레이어(122b)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도(C1′′, C2′′)는, 산화 공정 이전의 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도(C1, C2)보다 높아진다. 그리고, 산화 화합물 반도체 레이어(124b′)가 형성된다. 다만, 마스크 레이어(122b)에 의하여 덮인 제2 반도체 핀(104)들 중 하나 내에 있는 제2 반도체 재료의 농도(C2)는 증가하지 않는다.
도 8을 참조하면, 내부에 세 가지 다른 농도(C1′′, C2′′, 및 C2)의 제2 반도체 재료를 포함하는 제1 및 제2 반도체 핀(102, 104)의 측벽은, 마스크 레이어(122b)와 산화 화합물 반도체 레이어(124b′)의 제거에 의하여 노출된다.
도 9 내지 도 11은 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법의 일부로서 중간단계 구조를 도시한 단면도이다.
도 9 및 도 10을 참조하면, 제1 반도체 핀(102) 중 적어도 하나와 제2 반도체 핀(104) 중 적어도 하나를 덮고 있는 마스크 레이어(122c)는, 도 1에 도시된 구조체 상에 형성된다. 다음으로, 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어(124c)는, 마스크 레이어(122c)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104)의 측벽 상에 직접 형성된다. 도 9에 도시된 것과 같이, 몇몇 실시예에서, 화합물 반도체 레이어(124c)는 비 선택적 증착 공정(non-selective deposition process)에 의하여 형성되고, 따라서, 화합물 반도체 레이어(124c)는 소자 분리막(110)과 마스크 레이어(122c)를 포함하는 하부 구조체의 전체 상에 형성될 수 있다.
다음으로 산화 공정은, 마스크 레이어(122c)에 의하여 덮이지 않은 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도를 증가시키기 위하여 수행된다. 산화 공정 후, 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도(C1′′′, C2′′′)는, 산화 공정 이전의 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도(C1, C2)보다 높아진다. 그리고, 산화 화합물 반도체 레이어(124c′)가 형성된다. 다만, 마스크 레이어(122c)에 의하여 덮인 제1 및 제2 반도체 핀(102, 104) 내에 있는 제2 반도체 재료의 농도(C1, C2)는 증가하지 않는다.
도 11을 참조하면, 내부에 네 가지 다른 농도(C1′′, C2′′, 및 C2)의 반도체 재료를 포함하는 제1 및 제2 반도체 핀(102, 104)의 측벽은, 마스크 레이어(122c)와 산화물 레이어(124c′)의 제거에 의하여 노출된다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법을 나타낸 흐름도이다. 특히, 내부에 제1 및 제2 반도체 재료의 서로 다른 농도를 갖는 반도체 핀을 제조하는 방법을 나타낸 흐름도이다.
우선, 기판 상에 제공된 제1 및 제2 반도체 핀의 측벽 상에 직접, 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어를 증착한다(1202). 제1 및 제2 반도체 핀은 내부에, 서로 다른 농도인 제1 및 제2 반도체 재료를 포함한다. 제1 및 제2 반도체 핀 내에 있는 제1 및 제2 반도체 재료의 농도는, 제1 및 제2 반도체 핀을 포함한 핀 트랜지스터에서 요구되는 문턱 전압에 따라 미리 결정되어 있다.
몇몇 실시예에서, 화합물 반도체 레이어는 비 선택적 증착 공정(non-selective deposition process)에 의하여 형성될 수 있고, 따라서, 화합물 반도체 레이어는 하부 구조체의 전체 상에 형성될 수 있다. 화합물 반도체 레이어의 두께는, 5 내지 20nm의 범위 내에 있을 수 있고, 핀 피치에 따라 변할 수 있다. 몇몇 실시예에서, 화합물 반도체 레이어는, 제1 반도체 재료로서 실리콘(Si)을 포함하고, 제2 반도체 재료로서 게르마늄(Ge)을 포함한다. 화합물 반도체 레이어 내의 Ge의 농도는, 10% 내지 40%의 범위 내에 있을 수 있다.
화합물 반도체 레이어는, 증착된 단결정이거나, 화합물 반도체 레이어의 증착 후 낮은 온도에서 재성장 공정(re-growth process)을 통하여 변환된 단결정 레이어일 수 있다. 재성장 공정은, 화합물 반도체 레이어의 적어도 일부를 단결정으로 변환시킬 수 있다.
제1 및 제2 반도체 핀의 높이는 20nm 내지 50nm의 범위에 있을 수 있고, 폭은 5nm 내지 20nm의 범위에 있을 수 있다. 제1 반도체 핀은 기판을 패터닝하여 형성될 수 있고, 제2 반도체 핀은 기판 내의 시드 영역으로부터 에피택셜하게 성장시켜 형성될 수 있다. 예를 들어, 몇몇 실시예에 따르면, 제1 반도체 핀은 실리콘 벌크 기판의 패터닝에 의해 형성된 Si 핀이고, 제2 반도체 핀은 기판 상에 SiGe 레이어를 증착하여 형성된 SiGe 핀이거나, 기판 내의 시드 영역으로부터 에피택셜하게 성장시켜 형성된 SiGe 핀이다. SiGe 핀은, 일반적인 화학식 Si(1-x)Gex를 갖고, x는 0.1 내지 0.3의 범위 내에 있다.
이어서, 화합물 반도체 레이어를 산화시킨다(1204). 산화 공정은, 제1 및 제2 반도체 핀의 측벽 내로 제2 반도체 재료가 이동하는 동안, 화합물 반도체 레이어 내에 있는 제1 반도체 재료를 산화시킨다. 따라서, 산화 공정 후, 제1 및 제2 반도체 핀 내에 있는 제2 반도체 재료의 농도는, 산화 공정 전의 제1 및 제2 반도체 핀 내에 있는 제2 반도체 재료의 농도보다 커진다.
몇몇 실시예에서, 산화 공정은, 화합물 반도체 레이어 내에 있는 제2 반도체 재료의 적어도 대부분이, 제1 및 제2 반도체 핀 내로 이동할 때까지 계속될 수 있다. 산화 공정은, 화합물 반도체 레이어 전체를 산화시킬 수 있고, 산화 화합물 반도체 레이어를 형성할 수 있다. 몇몇 실시예에 따르면, 산화 공정의 온도는, 900℃ 내지 1500℃의 범위 내에 있을 수 있다.
이어서, 화합물 반도체 레이어의 산화된 부분을 제거한다(1206). 화합물 반도체 레이어의 산화된 부분을 제거하는 것은, 내부에 서로 다른 농도인 제2 반도체 재료를 포함하는 제1 및 제2 반도체 핀의 측벽을 노출시킨다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 핀의 제조 방법을 나타낸 흐름도이다. 특히, 하나의 마스크 및 하나의 화합물 반도체 레이어를 이용하여, 내부에 제1 및 제2 반도체 재료의 서로 다른 농도를 갖는 반도체 핀을 제조하는 방법을 나타낸 흐름도이다.
우선, 기판 상에 각각 제1 및 제2 반도체 재료를 포함하는, 다수의 제1 및 제2 반도체 핀을 형성한다(1302). 몇몇 실시예에서, 제1 및 제2 반도체 핀은 내부에, 서로 다른 농도인 제1 및 제2 반도체 재료를 포함한다. 몇몇 실시예에서, 제1 반도체 핀은 Si 핀이고, 적어도 실질적으로 제2 반도체 재료를 포함하지 않는다. 제1 및 제2 반도체 핀 내에 있는 제1 및 제2 반도체 재료의 농도는, 제1 및 제2 반도체 핀을 포함한 핀 트랜지스터에서 요구되는 문턱 전압에 따라 미리 결정되어 있다.
이어서, 다수의 제1 및 제2 반도체 핀 중 적어도 하나를 마스크를 이용하여 덮는다(1304). 마스크의 두께는 5 내지 20nm의 범위 내에 있을 수 있으며, 핀 피치에 따라 변할 수 있다. 마스크는 적절한 재료를 포함할 수 있고, 다수의 레이어를 포함할 수 있다. 몇몇 실시예에서, 마스크는 Si₃N₄를 포함한다.
이어서, 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어를 마스크에 의하여 덮이지 않은 다수의 제1 및 제2 반도체 핀 중 일부의 측벽 상에 직접 증착한다(1306). 화합물 반도체 레이어의 두께는 5 내지 20nm의 범위 내에 있을 수 있으며, 핀 피치에 따라 변할 수 있다. 몇몇 실시예에서, 화합물 반도체 레이어는, 제1 반도체 재료로서 실리콘(Si)을 포함하고, 제2 반도체 재료로서 게르마늄(Ge)을 포함한다. 화합물 반도체 레이어 내의 Ge의 농도는, 10% 내지 40%의 범위 내에 있을 수 있다.
이어서, 화합물 반도체 레이어를 산화시킨다(1308). 산화 공정은 마스크에 의하여 덮이지 않은 제1 및 제2 반도체 핀의 내에 있는 제2 반도체 재료의 농도를 증가시킨다. 특히, 산화 공정은 화합물 반도체 레이어 내에 있는 제1 반도체 재료를 산화시키고, 마스크에 의하여 덮이지 않은 제1 및 제2 반도체 핀의 측벽 내로, 화합물 반도체 레이어 내에 있는 제2 반도체 재료를 이동시킨다. 따라서, 산화 공정 후에, 마스크에 의하여 덮이지 않은 제1 및 제2 반도체 핀 내에 있는 제2 반도체 재료의 농도는, 산화 공정 전의 제1 및 제2 반도체 핀 내에 있는 제2 반도체 재료의 농도보다 커진다. 다만, 마스크에 의하여 덮인 다수의 제1 및 제2 반도체 핀 중 하나의 내에 있는 제2 반도체 재료의 농도는 증가하지 않는다. 왜냐하면, 산화 공정 동안, 마스크는 화합물 반도체 레이어와 다수의 제1 및 제2 반도체 핀 중 하나의 사이에 있기 때문이다.
몇몇 실시예에 따르면, 산화 공정은 화합물 반도체 레이어의 전체를 산화시키고, 산화 화합물 반도체 레이어를 형성한다. 산화 공정의 온도는, 900℃ 내지 1500℃의 범위 내에 있을 수 있다. 산화 공정은, 화합물 반도체 레이어 내에 있는 제2 반도체 재료이 적어도 대부분이, 다수의 제1 및 제2 반도체 핀의 측벽 내로 이동할 때까지 계속될 수 있다.
이어서, 화합물 반도체 레이어의 산화된 부분을 제거한다(1310). 제1 및 제2 반도체 핀을 제외하고 선택적으로 화합물 반도체 레이어의 산화된 부분을 식각하는, 적절한 식각 공정(습식 또는 건식)이 이용될 수 있다. 몇몇 실시예에서, 플루오린화수소산(hydrofluoric acid) 습식 식각 공정은, 산화 화합물 반도체 레이어를 제거하기 위하여 이용된다. 그리고, 마스크는 제거될 수 있다.
본 발명의 몇몇 실시예에 따른 핀 트랜지스터는, SRAM(Static Random Access Memory)을 포함하는 어떠한 집적 회로 소자에도 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102, 104: 제1 및 제2 반도체 핀
110: 소자 분리막 122: 마스크 레이어
124: 화합물 반도체 레이어

Claims (20)

  1. 제1 및 제2 반도체 핀의 측벽 상에 직접적으로, 제1 및 제2 반도체 재료를 포함하는 화합물 반도체 레이어를 증착하되, 상기 제1 및 제2 반도체 핀 내부에 서로 다른 농도인 상기 제1 및 제2 반도체 재료를 포함하고, 상기 화합물 반도체 레이어를 증착하는 것은 상기 제1 및 제2 반도체 핀과 인접하게 연장되는 소자 분리막 상 및 제3 반도체 핀을 덮는 마스크 레이어 상에 상기 화합물 반도체 레이어를 직접적으로 증착하는 것을 포함하고,
    상기 화합물 반도체 레이어 내에 있는 상기 제2 반도체 재료의 적어도 일부가 상기 제1 및 제2 반도체 핀 내로 이동하기에 충분한 시간 동안, 상기 화합물 반도체 레이어 내에 있는 상기 제1 반도체 재료를 산화시키되, 상기 마스크 레이어를 이용하여 상기 화합물 반도체 레이어로부터 상기 제3 반도체 핀으로의 상기 제2 반도체 재료의 이동을 차단하고,
    상기 화합물 반도체 레이어의 산화된 부분을 제거하여, 상기 제1 및 제2 반도체 핀의 상기 측벽을 노출시키고 상기 제1 및 제2 반도체 핀에 인접하게 연장되는 상기 소자 분리막을 노출시키되, 상기 제1 및 제2 반도체 핀 내부에 서로 다른 농도인 상기 제2 반도체 재료를 포함하는 집적 회로 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 화합물 반도체 레이어는, Si(1-x)Gex를 포함하되, 상기 x는 0.1 내지 0.4의 범위 내에 있는 집적 회로 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 반도체 핀은, 상기 제2 반도체 재료를 포함하지 않는 집적 회로 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 산화시키는 것 이전에, 증착된 상기 화합물 반도체 레이어의 적어도 일부를 단결정으로 변환시키는 집적 회로 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 산화시키는 것은, 상기 화합물 반도체 레이어 전체를 산화시키는 집적 회로 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 소자 분리막은 산화물계 소자 분리막인 집적 회로 소자의 제조 방법.
  7. 제 1항에 있어서,
    증착, 산화 및 제거의 순서는 적어도 한번 반복되어, 서로에 대하여 상기 제2 반도체 재료의 농도가 동일하지 않은 적어도 4개의 반도체 핀을 정의하는 집적 회로 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 적어도 4개의 반도체 핀의 하나에는 상기 제2 반도체 재료가 존재하지 않는 집적 회로 소자의 제조 방법.
  9. 소자 분리막을 포함하는 기판 상에, 다수의 Si 및 SiGe 핀을 형성하고,
    상기 다수의 Si 및 SiGe 핀 중 적어도 하나 및 상기 소자 분리막의 적어도 일부를 덮는 마스크 레이어를 형성하고,
    상기 마스크 레이어에 의해 덮이지 않고, 상기 소자 분리막 및 상기 마스크 레이어의 직접 위에 있는, 상기 다수의 Si 및 SiGe 핀의 일부의 측벽 상에 직접, Si 및 Ge을 포함하는 화합물 반도체 레이어를 형성하고,
    상기 화합물 반도체 레이어 내에 있는 Ge의 적어도 일부가, 상기 마스크 레이어에 의하여 덮이지 않은 상기 다수의 Si 및 SiGe 핀 중 일부의 상기 측벽 내로 이동하기에 충분한 시간 동안, 상기 화합물 반도체 레이어 내에 있는 Si를 산화시키기 위하여 상기 화합물 반도체 레이어 전체를 산화시키고,
    상기 화합물 반도체 레이어의 산화된 부분을 제거하여, 상기 마스크 레이어, 상기 화합물 반도체 레이어에 의해 덮이지 않은 상기 소자 분리막 및 상기 마스크 레이어에 의하여 덮이지 않은 상기 다수의 Si 및 SiGe 핀의 일부의 상기 측벽을 노출시키는 집적 회로 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 다수의 SiGe 핀을 형성하는 것은, 상기 기판 내의 다수의 시드 영역으로부터 에피택셜하게 성장시키는 집적 회로 소자의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
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  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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