CN103117243B - 反调sti形成 - Google Patents

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Abstract

一种方法，包括：在衬底上方形成硬掩模，图案化硬掩模以形成第一多个沟槽，以及在第一多个沟槽内填充有介电材料以形成多个介电区域。从多个介电区域之间去除硬掩模，其中，通过去除硬掩模留下第二多个沟槽。实施外延步骤以在第二多个沟槽内生长半导体材料。本发明还提供了反调STI形成。

Description

反调STI形成
技术领域
本发明一般地涉及半导体领域，更具体地来说，涉及一种STI形成方法。
背景技术
在集成电路的形成中，半导体晶圆中采用浅沟槽隔离(STI)区域以限定有源区域。然后，可以在有源区域的表面处形成集成电路器件，诸如晶体管。
在现有的STI形成工艺中，通过首先在硅衬底中形成沟槽来形成STI区域。沟槽的形成包括：在硅衬底上方形成焊盘氧化物层，和在焊盘氧化物层上方形成氮化硅层。然后，蚀刻氮化硅层、焊盘氧化物层和硅衬底，从而形成沟槽。沟槽填充有介电材料。然后，实施化学机械抛光(CMP)以去除氮化硅层上方的多余的介电材料。因此，留下在硅衬底中的介电材料的部分形成STI区域。STI区域之间的硅衬底的部分为有源区域。然后，去除剩余的氮化硅层和焊盘氧化物层。已经发现，在某些工艺中，如在双图案化工艺中，STI区域的厚度不一致。较大的STI区域和较小的STI区域在厚度上可能具有显著差异。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：在衬底上方形成硬掩模；图案化所述硬掩模以形成第一多个沟槽；在所述第一多个沟槽中填充有介电材料，以形成多个介电区域；从所述多个介电区域之间去除所述硬掩模，其中，由去除的硬掩模留下第二多个沟槽；以及实施外延步骤，以在所述第二多个沟槽内生长半导体材料。
在该方法中，图案化所述硬掩模的步骤包括：在所述硬掩模上方形成芯轴层；图案化所述芯轴层，以形成多个芯轴；形成隔离层，所述隔离层包括：所述多个芯轴的顶面上方的顶部，和所述多个芯轴的侧壁上的侧壁部；蚀刻所述隔离层，以去除所述隔离层的所述顶部，其中，将所述隔离层的所述侧壁部的部分保持为未蚀刻；以及使用所述隔离层的所述侧壁部的部分作为蚀刻掩模，蚀刻所述硬掩模。
该方法进一步包括：在形成所述硬掩模的步骤之前，在所述衬底上方形成焊盘氧化物层；以及在去除所述硬掩模步骤之后，和在实施所述外延步骤之前，蚀刻所述焊盘氧化物层的部分，以暴露所述衬底的顶面。
在该方法中，所述衬底包括半导体材料。
在该方法中，所述衬底和在所述外延步骤中生长的所述半导体材料由基本上相同的材料形成。
在该方法中，所述衬底是晶体硅衬底，且所述半导体材料由晶体硅形成。
该方法进一步包括，在所述半导体材料中的一个的顶面处形成晶体管。
根据本发明的另一方面，提供了一种方法，包括：在半导体衬底上方形成焊盘氧化物层；在所述焊盘氧化物层上方形成硬掩模；在所述硬掩模上方形成芯轴层；实施第一光刻工艺，以图案化所述芯轴层，并形成多个芯轴；形成隔离层，其中，所述隔离层包括所述芯轴上方的顶部，和所述芯轴侧壁上的侧壁部；图案化所述隔离层，以留下所述隔离层的所述侧壁部；蚀刻所述硬掩模和所述焊盘氧化物层，以形成硬掩模图案和焊盘氧化物图案，其中，使用所述隔离层的所述侧壁部作为蚀刻掩模，实施所述蚀刻步骤；去除所述隔离层的所述侧壁部；在所述硬掩模图案和所述焊盘氧化物图案之间的间隙内填充有介电材料；去除所述硬掩模图案和所述焊盘氧化物图案；以及实施外延工艺，以在由去除的所述硬掩模图案和所述焊盘氧化物图案所留下的间隙中生长半导体材料。
在该方法中，图案化所述隔离层的步骤包括两次光刻工艺。
在该方法中，填充所述间隙的步骤包括：旋涂步骤，和在所述旋涂步骤之后，用于固化所述介电材料的固化步骤。
在该方法中，在所述外延步骤之后，所述半导体材料的顶面大体上与所述的介电材料的顶面平齐。
该方法进一步包括：在所述间隙填充有所述介电材料的步骤之后，实施平坦化工艺，从而使所述介电材料的顶面和所述硬掩模图案的顶面平齐；以及在所述平坦化工艺之后，实施退火工艺，以对介电材料进行退火。
在该方法中，所述硬掩模包括多晶硅。
在该方法中，所述硬掩模包括氮化硅。
根据本发明的又一方面，提供了一种方法，包括：在半导体衬底的顶面上方形成电介质图案，其中，通过所述电介质图案之间的间隙，暴露所述半导体衬底的部分；以及实施外延工艺，以在所述间隙中生长外延区域，其中，所述外延区域从所述半导体衬底生长，并且其中，所述外延区域和所述半导体衬底由基本上相同的半导体材料形成。
在该方法中，所述半导体衬底是晶体硅衬底，且所述外延区域是晶体硅区域。
在该方法中，形成所述电介质图案的步骤包括：在所述半导体衬底上方形成硬掩模图案；在所述硬掩模图案之间的间隙填充有介电材料；以及实施平坦化工艺，以使所述介电材料的顶面和所述硬掩模图案的顶面平齐；其中，在所述平坦化工艺之后，所述介电材料剩余的部分形成电介质图案。
在该方法中，形成所述硬掩模图案的步骤包括：在所述半导体衬底上方形成硬掩模；在所述硬掩模上方形成芯轴层；实施第一光刻工艺，从而图案化所述芯轴层，并形成多个芯轴；形成隔离层，其中，所述隔离层包括所述芯轴上方的顶部，和所述芯轴的侧壁上的侧壁部；图案化所述隔离层，从而至少留下所述隔离层的一些侧壁部；以及使用所述隔离层的剩余部分作为蚀刻掩模，蚀刻所述硬掩模，以形成硬掩模图案。
在该方法中，所述硬掩模图案包括多晶硅。
该方法进一步包括：在所述外延区域中的一个的顶面处形成晶体管。
附图说明
为了更完整地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1至图13是根据各个实施例制造浅沟槽隔离(STI)区域和有源区域的中间阶段的横截面图。
具体实施方式
以下详细讨论了本发明的实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅为示例性的，并且没有限定本发明的范围。
提供了在半导体衬底中形成隔离区域和在隔离区域之间形成有源区域的方法。根据实施例，示出了制造隔离区域和有源区域的中间阶段。然后，讨论了实施例的变型例。在整个附图和所描述的实施例中，将相同的参考标号用于指定相同的元件。
图1至图13示出了根据各个实施例形成有源区域和隔离区域的中间阶段的横截面图。图1示出了包括衬底20以及上覆层的结构。衬底20可以由半导体材料，如硅、硅锗等形成，可以是块状衬底或绝缘体上半导体(SOI)衬底。在一些实施例中，衬底20是晶体半导体衬底，如晶体硅衬底。在衬底20上方形成焊盘氧化物层22和硬掩模24。根据实施例，焊盘氧化物层22包括氧化硅。硬掩模24可以由氮化硅、多晶硅等形成。焊盘氧化物层22的厚度可以在约至之间。硬掩模24的厚度可以大于约0.07μm。在一些实施例中，硬掩模24和焊盘氧化物层22的组合厚度可以选择大体上等于，或大于图12中隔离区域(STI区域)65的期望厚度T2。
在衬底硬掩模24的上方形成硬掩模32。硬掩模32可以包括灰化可移除介电(AshingRemovableDielectric，ARD)材料，因此此后被称为ARD32，但是该硬掩模也可以由其他材料形成。在一些实施例中，ARD32包括无定形碳。在ARD32上方形成等离子体增强(Plasmaenhanced，PE)氧化物层34，并且该等离子体增强氧化物层34可以与ARD32邻接，其中，等离子体增强氧化物层34可以为采用等离子体增强化学气相淀积(PECVD)所形成的氧化硅。在一些实施例中，在PE氧化物层34上方形成氮氧化硅层36。PE氧化物层34和氮氧化硅层36可以用于光刻目的，例如，用于减少在上覆光刻胶暴露过程中所使用的黄光的反射。可以理解，层34和/或层36也可以由其他材料形成。
可以在氮氧化硅层36上方形成ARD38、氮氧化硅层40和底部防反射涂层(bottomanti-reflectivecoating，BARC)42。ARD38可以由与ARD32相同的材料形成。在通篇描述中，由于ARD38用于形成芯轴46(图1中未示出，请参考图2)，所以可选地，将该ARD38称为芯轴层。层38、40和42可以通过其他材料替代，且层的数量也可以与图1中示出的数量不同。
图1和图2还示出了图案化ARD38的第一光刻工艺。在BARC42上方形成光刻胶44，然后进行图案化。层38、40、42和44用于形成小间距的图案，间距可以小于用于形成集成电路的光刻工艺所允许的最小间距。层32、34和36用于将这些小间距转印至衬底20。在一些实施例中，光刻胶44的最小间距P1可以接近于，或等于用于形成光刻胶44和用于采用光刻胶44作为蚀刻掩模实施蚀刻的技术所允许的最小间距。
如图2所示，例如，使用等离子体辅助干蚀刻蚀刻BARC42、氮氧化硅层40、和ARD38，随后去除光刻胶44和BARC42。此后，将层38的剩余的部分称为芯轴46。在由此产生的结构中，氮氧化硅层40的剩余部分可能会保持在芯轴46的顶部上方。芯轴46的最小间距可能大体上等于光刻胶44的最小间距P1(图1)。
接下来，如图3所示，采用共形淀积方法淀积隔离层50。在一些实施例中，使用原子层淀积(AtomicLayerDeposition，ALD)淀积隔离层50，从而可以形成具有低蚀刻速率的高质量膜。可以采用二氯甲硅烷(DiChloroSilane，DCS)和氨作为前体实施ALD，并且由此产生的隔离层50可能包括氮化硅或富硅氮化物。在可选实施例中，可以实施其他共形淀积方法，如低压化学气相淀积(LPCVD)。隔离层50的厚度T1可以小于芯轴46的间距P1的一半，且可以接近于芯轴46的间距P1的三分之一。
图4和图5示出了图案化隔离层50的第二光刻工艺。参考图4，在隔离层50上方形成底层54。底层54可能包含极性组成成分，如羟基或苯酚基的聚合物。在实施例中，底层54包括i行光刻胶。可选地，底层54包括深紫外线(UV)光刻胶，该紫外线光刻胶包括具有羟基苯乙烯基的聚合物。然后，在底层54上方形成中间层56。中间层56可能由类氧化光刻胶(oxide-likephotoresist)形成。可以使用旋涂工艺形成底层54和中间层56。中间层56的形成之后，形成光刻胶58并进行图案化。
根据光刻胶58的图案，图案化中间层56和底层54，因此形成图5中的结构。在形成图5中的结构的示例性工艺中，首先蚀刻未被光刻胶58覆盖的中间层56和底层54的部分，直到暴露出隔离层50的顶部50A(请参考图4)。顶部50A位于芯轴46的上方并与其对准。此时，依然保持底层54的部分54A。接下来，蚀刻顶部50A和氮氧化硅层40，直到暴露出芯轴46。然后，例如，使用等离子体辅助灰化去除底层54和芯轴46的剩余部分54A。然后，去除光刻胶58以及中间层56和底层54的剩余部分。在图5中示出了的所生成的结构。可以理解，以上讨论的图案化隔离层50的工艺仅仅是示例性工艺，并且可以使用可选工艺。
图5中，隔离层50的剩余部分包括：位于如图4所示的芯轴46的相对侧壁上的一些侧壁部。任选地，可以保持隔离层50的一些顶部50A。在通篇描述中，可选地，隔离层50的侧壁部称为侧壁间隔件60。侧壁间隔件60的间距P2可以如图2中所示的芯轴46的间距P1的一半那样小。
图6和图7示出了进一步图案化隔离层50的第三光刻工艺。在图6中，形成底层64和中间层66，随后形成光刻胶68。底层64可以由选自形成底层54的相同材料组的材料形成。中间层66也可以由选自形成中间层56的相同材料组的材料形成。在一些实施例中，底层64和中间层66分别地由与底层54和中间层56相同的材料形成。
接下来，如图7所示，光刻胶68用作蚀刻掩模以去除一些侧壁间隔件60，而其他一些侧壁间隔件60依然未被去除。然后，去除底层64、中间层66和光刻胶68。
在后续步骤中，侧壁间隔件60及隔离层50的剩余部分用作蚀刻掩模，以实施图案化。在图案化期间，图案化下面的氮氧化硅层36、PE氧化物层34、ARD层32、硬掩模24和焊盘氧化物层22。相应地，将侧壁间隔件60及隔离层50的剩余部分的图案转印至硬掩模24和焊盘氧化物层22。然后，去除氮氧化硅层36、PE氧化物层34和ARD层32的剩余部分。图8示出了由此产生的结构。衬底20的顶面20A的部分可以通过剩余的硬掩模24和焊盘氧化物层22暴露出来。在可选实施例中，如虚线所示，可以保持焊盘氧化物层22的暴露部分不被蚀刻，其中，该虚线表示剩余的焊盘氧化物层22的顶面。
参考图9，在硬掩模部分24和焊盘氧化物层22之间的间隙内填充介电材料65。介电材料65的顶面可以高于硬掩模部分24的顶面。根据一些实施例，通过旋涂来填充介电材料65。然后，实施固化工艺，如热固化工艺，以固化介电材料65。在一些实施例中，介电材料65包括氧化硅。
图10示出了平坦化步骤。在实施例中，实施化学机械抛光(CMP)以去除介电材料65的多余部分，使得剩余的介电材料65的顶面与硬掩模部分24的顶面平齐。然后，可以对图10中的结构实施退火步骤。在示例性的退火工艺中，退火温度在约650℃至约1,100℃之间，退火持续时间在约30分钟至约120分钟之间。此后，由此产生的介电材料65可选地被称为隔离区域65或STI区域65。
图11示出了去除剩余的硬掩模24和下面的焊盘氧化物层22的部分。相应地，在STI区域65之间形成了沟槽67。通过STI区域65暴露出半导体衬底20的顶面20A。
参考图12，实施外延以在沟槽67中生长外延区域69，其中，外延由衬底20开始。在一些实施例中，外延是选择性的，并没有由STI区域65生长的外延区域。外延区域69可以包括晶体硅、晶体硅锗、III-V化合物半导体材料、碳化硅等。外延区域69可以包括基本上与下面的衬底20相同的材料。例如，当衬底20是晶体硅衬底时，外延区域69可以也是晶体硅区域。注意，即使外延区域69和衬底20由相同的材料形成，也可以在外延区域69和衬底20之间形成明显的界面69B。在由此产生的结构中，外延区域69用作有源区域，而STI区域65限定有源区域69的边界。外延区域69的顶面可能大体上与STI区域65的顶面平齐，或稍低于STI区域65的顶面。可选地，外延区域69的顶面低于STI区域65的顶面。
图12中所示的结构可以被用来形成有源器件。例如，可以在有源区域69上方形成平面晶体管、鳍式场效应晶体管(FinFET)、二极管等。图13示出了示例性的平面晶体管70。可以意识到，根据实施例的结构可以被用来形成FinFET。例如，可以实施蚀刻步骤从而使STI区域65的顶面凹进，直到STI区域65的顶面低于有源区域69的顶面。STI区域65的顶面上方的有源区域69的部分是鳍片，在该STI区域上方可以形成FinFET。
在实施例中，不是通过蚀刻衬底以形成沟槽并且填充沟槽以形成STI区域，来形成STI区域。相反，采用了反调(reversed-tone)方法，其中，首先通过形成STI区域限定有源区域的图案，然后实施外延从而生长有源区域。实验结果表明，通过使用根据实施例的方法，在同一芯片或同一晶圆上的大面积STI区域和小面积STI区域具有更加一致的厚度。此外，可以省略现有工艺的若干工艺步骤。例如，可以省略现场蒸汽生成(In-SituSteamGeneration，ISSG)步骤，该步骤用于去除表面硅层，通过焊盘氧化物层去除和硬掩模去除工艺对该表面硅层产生不利影响。根据实施例形成的有源区域具有高质量。
根据实施例，方法包括：在衬底上方形成硬掩模，图案化硬掩模形成第一多个沟槽，在第一多个沟槽内填充介电材料以形成多个介电区域。从多个介电区域之间去除硬掩模，其中，通过去除硬掩模留下第二多个沟槽。实施外延步骤以在第二多个沟槽内生长半导体材料。
根据其他的实施例，方法包括：在半导体衬底上方形成焊盘氧化物层，在焊盘氧化物层上方形成硬掩模，在硬掩模上方形成芯轴层，实施第一光刻工艺以图案化芯轴层，形成多个芯轴，以及形成隔离层。隔离层包括芯轴上方的顶部，和芯轴侧壁上的侧壁部。图案化隔离层以留下隔离层的侧壁部。蚀刻硬掩模和焊盘氧化物层以形成硬掩模图案和焊盘氧化物图案，其中，采用隔离层的侧壁部作为蚀刻掩模来实施蚀刻步骤。然后，去除隔离层的侧壁部。在硬掩模图案和焊盘氧化物图案之间的间隙填充有介电材料。去除硬掩模图案和焊盘氧化物图案。实施外延步骤，以在去除的硬掩模图案和焊盘氧化物图案所留下的间隙中生长半导体材料。
根据又一些实施例，方法包括：在半导体衬底的顶面上方形成电介质图案，其中，通过电介质图案之间的间隔，暴露出半导体衬底的部分。实施外延以在间隙中生长外延区域，其中，从半导体衬底生长外延区域。外延区域和半导体衬底由基本上相同的半导体材料形成。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组成成分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本公开，现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组成成分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组成成分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (18)

1.一种形成浅沟槽隔离的方法，包括：
在衬底上方形成硬掩模；
图案化所述硬掩模以形成第一多个沟槽；
在所述第一多个沟槽中填充有介电材料，实施平坦化工艺去除所述介电材料的多余部分之后，实施退火步骤，以形成多个介电区域；
从所述多个介电区域之间去除所述硬掩模，其中，由去除的硬掩模留下第二多个沟槽；以及
实施外延步骤，以在所述第二多个沟槽内生长半导体材料，
其中，所述衬底和在所述外延步骤中生长的所述半导体材料由相同的材料形成。
2.根据权利要求1所述的形成浅沟槽隔离的方法，其中，图案化所述硬掩模的步骤包括：
在所述硬掩模上方形成芯轴层；
图案化所述芯轴层，以形成多个芯轴；
形成隔离层，所述隔离层包括：所述多个芯轴的顶面上方的顶部，和所述多个芯轴的侧壁上的侧壁部；
蚀刻所述隔离层，以去除所述隔离层的所述顶部，其中，将所述隔离层的所述侧壁部的部分保持为未蚀刻；以及
使用所述隔离层的所述侧壁部的部分作为蚀刻掩模，蚀刻所述硬掩模。
3.根据权利要求1所述的形成浅沟槽隔离的方法，进一步包括：
在形成所述硬掩模的步骤之前，在所述衬底上方形成焊盘氧化物层；以及
在去除所述硬掩模步骤之后，和在实施所述外延步骤之前，蚀刻所述焊盘氧化物层的部分，以暴露所述衬底的顶面。
4.根据权利要求1所述的形成浅沟槽隔离的方法，其中，所述衬底包括半导体材料。
5.根据权利要求1所述的形成浅沟槽隔离的方法，其中，所述衬底是晶体硅衬底，且所述半导体材料由晶体硅形成。
6.根据权利要求1所述的形成浅沟槽隔离的方法，进一步包括，在所述半导体材料中的一个的顶面处形成晶体管。
7.一种形成浅沟槽隔离的方法，包括：
在半导体衬底上方形成焊盘氧化物层；
在所述焊盘氧化物层上方形成硬掩模；
在所述硬掩模上方形成芯轴层；
实施第一光刻工艺，以图案化所述芯轴层，并形成多个芯轴；
形成隔离层，其中，所述隔离层包括所述芯轴上方的顶部，和所述芯轴侧壁上的侧壁部；
图案化所述隔离层，以留下所述隔离层的所述侧壁部；
蚀刻所述硬掩模和所述焊盘氧化物层，以形成硬掩模图案和焊盘氧化物图案，其中，使用所述隔离层的所述侧壁部作为蚀刻掩模，实施所述蚀刻步骤；
去除所述隔离层的所述侧壁部；
在所述硬掩模图案和所述焊盘氧化物图案之间的间隙内填充有介电材料，实施平坦化工艺去除所述介电材料的多余部分之后，实施退火步骤；
去除所述硬掩模图案和所述焊盘氧化物图案；以及
实施外延工艺，以在由去除的所述硬掩模图案和所述焊盘氧化物图案所留下的间隙中生长半导体材料，
其中，所述衬底和在所述外延步骤中生长的所述半导体材料由相同的材料形成。
8.根据权利要求7所述的形成浅沟槽隔离的方法，其中，图案化所述隔离层的步骤包括两次光刻工艺。
9.根据权利要求7所述的形成浅沟槽隔离的方法，其中，填充所述间隙的步骤包括：旋涂步骤，和在所述旋涂步骤之后，用于固化所述介电材料的固化步骤。
10.根据权利要求7所述的形成浅沟槽隔离的方法，其中，在所述外延步骤之后，所述半导体材料的顶面大体上与所述的介电材料的顶面平齐。
11.根据权利要求7所述的形成浅沟槽隔离的方法，进一步包括，
在所述间隙填充有所述介电材料的步骤之后，实施平坦化工艺，从而使所述介电材料的顶面和所述硬掩模图案的顶面平齐；以及
在所述平坦化工艺之后，实施退火工艺，以对介电材料进行退火。
12.根据权利要求7所述的形成浅沟槽隔离的方法，其中，所述硬掩模包括多晶硅。
13.根据权利要求7所述的形成浅沟槽隔离的方法，其中，所述硬掩模包括氮化硅。
14.一种形成浅沟槽隔离的方法，包括：
在半导体衬底的顶面上方形成电介质图案，包括：
在所述半导体衬底上方形成硬掩模图案；
在所述硬掩模图案之间的间隙填充有介电材料；
实施平坦化工艺，以使所述介电材料的顶面和所述硬掩模图案的顶面平齐；以及
实施退火步骤，以形成电介质图案，其中，通过所述电介质图案之间的间隙，暴露所述半导体衬底的部分；以及
实施外延工艺，以在所述间隙中生长外延区域，其中，所述外延区域从所述半导体衬底生长，并且其中，所述外延区域和所述半导体衬底由相同的半导体材料形成。
15.根据权利要求14所述的形成浅沟槽隔离的方法，其中，所述半导体衬底是晶体硅衬底，且所述外延区域是晶体硅区域。
16.根据权利要求14所述的形成浅沟槽隔离的方法，其中，形成所述硬掩模图案的步骤包括：
在所述半导体衬底上方形成硬掩模；
在所述硬掩模上方形成芯轴层；
实施第一光刻工艺，从而图案化所述芯轴层，并形成多个芯轴；
形成隔离层，其中，所述隔离层包括所述芯轴上方的顶部，和所述芯轴的侧壁上的侧壁部；
图案化所述隔离层，从而至少留下所述隔离层的一些侧壁部；以及
使用所述隔离层的剩余部分作为蚀刻掩模，蚀刻所述硬掩模，以形成硬掩模图案。
17.根据权利要求14所述的形成浅沟槽隔离的方法，其中，所述硬掩模图案包括多晶硅。
18.根据权利要求14所述的形成浅沟槽隔离的方法，进一步包括：在所述外延区域中的一个的顶面处形成晶体管。
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