KR20130054107A - 반전 톤 ｓｔｉ 형성 - Google Patents

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Abstract

본 방법은 기판 위에 하드 마스크를 형성하는 단계, 복수의 제1 트렌치들을 형성하도록 상기 하드 마스크를 패턴화하는 단계, 및 복수의 유전체 영역들을 형성하도록 상기 복수의 제1 트렌치들내에 유전체 물질을 채우는 단계를 포함한다. 복수의 유전체 영역들 사이로부터 하드 마스크가 제거되고, 제거된 하드 마스크에 의해 복수의 제2 트렌치들이 남겨진다. 복수의 제2 트렌치들내에 반도체 물질을 성장시키기 위해 에피택시 단계가 수행된다.

Description

반전 톤 ＳＴＩ 형성{REVERSE TONE STI FORMATION}
본 발명은 반도체 기판들에서 격리 영역들 및 격리 영역들간의 활성 영역들을 형성하기 위한 방법에 관한 것이다.
집적 회로의 형성시, 활성 영역들을 정의하기 위해 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들이 반도체 웨이퍼에서 이용된다. 그런 후 트랜지스터와 같은 집적 회로 디바이스가 활성 영역들의 표면들에서 형성될 수 있다.
기존의 STI 형성 공정들에서, STI 영역들은 실리콘 기판에서 제일 먼저 트렌치들을 형성하는 것에 의해 형성된다. 트렌치들의 형성은 실리콘 기판 위에 패드 산화물층을 형성하는 단계와, 패드 산화물층 위에 실리콘 질화물층을 형성하는 단계를 포함한다. 그 후 실리콘 질화물층, 패드 산화물층, 및 실리콘 기판을 에칭하여 트렌치들을 형성한다. 트렌치들은 유전체 물질로 채워진다. 그 후 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP)이 수행되어 실리콘 질화물층 위에 있는 과잉 유전체 물질은 제거된다. 따라서 실리콘 기판에 남겨진 유전체 물질의 부분들은 STI 영역들을 형성한다. STI 영역들 사이에 있는 실리콘 기판의 부분들은 활성 영역들이다. 그 후 남아 있는 실리콘 질화물층과 패드 산화물층이 제거된다. 어떠한 공정들, 예컨대 이중 패턴화 공정들에서는, STI 영역들의 두께들이 균일하지 않다는 것이 발견되어 왔다. 큰 STI 영역과 작은 STI 영역은 상당한 두께 차이를 가질 수 있다.
본 방법은 기판 위에 하드 마스크를 형성하는 단계, 복수의 제1 트렌치들을 형성하도록 상기 하드 마스크를 패턴화하는 단계, 및 복수의 유전체 영역들을 형성하도록 상기 복수의 제1 트렌치들내에 유전체 물질을 채우는 단계를 포함한다. 복수의 유전체 영역들 사이로부터 하드 마스크가 제거되고, 제거된 하드 마스크에 의해 복수의 제2 트렌치들이 남겨진다. 복수의 제2 트렌치들내에 반도체 물질을 성장시키기 위해 에피택시 단계가 수행된다.
동일한 칩 또는 동일한 웨이퍼상의 작은 면적의 STI 영역들과 큰 면적의 STI 영역들은 보다 균일한 두께들을 가질 수 있다. 또한, 기존의 공정에서의 여러 공정 단계들이 생략될 수 있다. 실시예들에 따라 형성된 활성 영역들은 고품질을 갖는다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 13은 다양한 실시예들에 따른 얕은 트렌치 격리(STI) 영역들과 활성 영역들의 제조에서의 중간 스테이지들의 단면도들이다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 광범위한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공하는 것임을 알아야 한다. 설명하는 특정한 실시예들은 본 발명의 단순한 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
반도체 기판들에서 격리 영역들 및 격리 영역들간의 활성 영역들을 형성하기 위한 방법이 제공된다. 실시예들에 따른 격리 영역들 및 활성 영역들을 제조하기 위한 중간 스테이지들이 도시된다. 그 후 본 실시예들의 변형예를 설명한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 부호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도 1 내지 도 13은 다양한 실시예들에 따른 격리 영역들과 활성 영역들의 형성시의 중간 스테이지들의 단면도들을 나타낸다. 도 1은 기판(20)과 상위층들을 포함한 구조물을 나타낸다. 기판(20)은 실리콘, 실리콘 게르마늄 등과 같은 반도체 물질로 형성될 수 있으며, 벌크 기판 또는 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판일 수 있다. 몇몇의 실시예들에서, 기판(20)은 결정질 실리콘 기판과 같은 결정질 반도체 기판이다. 패드 산화물층(22) 및 하드 마스크(24)가 기판(20) 위에 형성된다. 실시예들에 따르면, 패드 산화물층(22)은 실리콘 산화물을 포함한다. 하드 마스크(24)는 실리콘 질화물, 폴리실리콘 등으로 형성될 수 있다. 패드 산화물층(22)의 두께는 약 50Å 과 150Å 사이일 수 있다. 하드 마스크(24)의 두께는 약 0.07㎛보다 클 수 있다. 몇몇의 실시예들에서, 하드 마스크(24)와 패드 산화물층(22)의 결합 두께는 도 12에서의 격리 영역들(STI 영역들)의 희망 두께 T2와 실질적으로 동일하거나, 또는 이보다 크도록 선택될 수 있다.
하드 마스크(32)가 기판 하드 마스크(24) 위에 형성된다. 하드 마스크(32)는 애싱 제거가능한 유전체(Ashing Removable Dielectric; ARD) 물질(이에 따라 이후부터는 ARD(32)라고 칭한다)을 포함할 수 있지만, 다른 물질들로 형성될 수도 있다. 몇몇의 실시예들에서, ARD(32)는 비결정질 탄소를 포함한다. 플라즈마 인핸스드 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 형성된 실리콘 산화물일 수 있는 플라즈마 인핸스드(Plasma enhanced; PE) 산화물(34)이 ARD(32)에 인접하여 그 위에 형성된다. 몇몇의 실시예들에서, 실리콘 산화질화물층(36)이 PE 산화물(34) 위에 형성된다. PE 산화물(34)과 실리콘 산화질화물층(36)은 리소그래피 용도, 예컨대 위에 있는 포토 레지스트의 노광에서 이용된 노란색 광의 반사를 감소시키기 위한 용도로 이용될 수 있다. 층(34) 및/또는 층(36)은 또한 다른 물질들로 형성될 수 있다는 것을 알 것이다.
ARD(38), 실리콘 산화질화물층(40), 및 바닥 방사 방지막 코팅(bottom anti-reflective coating; BARC)(42)이 실리콘 산화질화물층(36) 위에 형성될 수 있다. ARD(38)는 ARD(32)와 동일한 물질로 형성될 수 있다. ARD(38)는 맨드렐(mandrel; 46)(도 1에서는 미도시, 도 2를 참조바람)을 형성하기 위해 이용되기 때문에, 설명에 걸쳐, ARD(38)는 대안적으로 맨드렐 층이라고 칭해진다. 층들(38, 40, 및 42)은 다른 물질들로 대체될 수 있으며, 층들의 갯수는 또한 도 1에서 도시된 것과는 상이할 수도 있다.
도 1과 도 2는 또한 ARD(38)를 패턴화화기 위한 제1 리소그래피 공정을 나타낸다. 포토 레지스트(44)가 BARC(42) 위에 형성된 후에 패턴화된다. 층들(38, 40, 42 및 44)은 집적 회로를 형성하는데 이용되는 리소그래피 공정에 의해 허용된 최소 피치보다 작을 수 있는 작은 피치들을 갖는 패턴들을 형성하기 위해 이용된다. 층들(32, 34 및 36)은 이러한 작은 피치들을 기판(20)에 전사시키는데 이용된다. 몇몇의 실시예들에서, 포토 레지스트(44)의 최소 피치 P1은 포토 레지스트(44)를 형성하고 포토 레지스트(44)를 에칭 마스크로서 이용하는 에칭을 수행하기 위한 기술에 의해 허용된 최소 피치에 근접할 수 있거나 또는 이와 동일할 수 있다.
도 2에서 도시된 바와 같이, BARC(42), 실리콘 산화질화물층(40), 및 ARD(38)는 예컨대 플라즈마 지원 건식 에칭을 이용하여 에칭되고, 그런 후 포토 레지스트(44)와 BARC(42)의 제거가 뒤따른다. 남아 있는 ARD(38)의 부분들을 이후부터는 맨드렐(46)이라고 칭한다. 결과적인 구조물에서, 실리콘 산화질화물층(40)의 남아 있는 부분들은 맨드렐(46)의 상단부상에 남아 있을 수 있다. 맨드렐(46)의 최소 피치는 포토 레지스트(44)의 최소 피치 P1(도 1)과 실질적으로 동일할 수 있다.
다음으로, 도 3에서 도시된 바와 같이, 스페이서 층(50)이 컨포멀 증착(conformal deposition) 방법을 이용하여 증착된다. 몇몇의 실시예들에서, 스페이서 층(50)은 낮은 에칭 레이트를 갖는 고품질막을 형성할 수 있는 원자층 증착(Atomic Layer Deposition; ALD)을 이용하여 증착된다. ALD는 전구체로서 암모니아와 디클로로실란(DiChloroSilane; DCS)을 이용하여 수행될 수 있으며, 결과적인 스페이서 층(50)은 실리콘 질화물 또는 실리콘 다량함유 질화물을 포함할 수 있다. 대안적인 실시예들에서, 저압력 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)과 같은, 다른 컨포멀 증착 방법이 수행될 수 있다. 스페이서 층(50)의 두께 T1는 맨드렐(46)의 피치 P1의 절반보다 작을 수 있거나, 또는 피치 P1의 대략 1/3에 근접할 수 있다.
도 4와 도 5는 스페이서 층(50)을 패턴화하기 위한 제2 리소그래피 공정을 나타낸다. 도 4를 참조하면, 바닥층(54)이 스페이서 층(50) 위에 형성된다. 바닥층(54)은 수산기 또는 페놀기를 갖는 폴리머와 같은 극성 성분을 함유할 수 있다. 실시예에서, 바닥층(54)은 i 라인 포토 레지스트를 포함한다. 대안적으로, 바닥층(54)은 하이드록시스티렌기를 갖는 폴리머들을 포함한 딥 자외선(Ultra-Violet; UV) 포토 레지스트를 포함한다. 그런 후 중간층(56)이 바닥층(54) 위에 형성된다. 중간층(56)은 산화물 유사 포토 레지스트로 형성될 수 있다. 바닥층(54)과 중간층(56)은 스핀 온 코팅을 이용하여 형성될 수 있다. 중간층(56)의 형성 이후, 포토 레지스트(58)가 형성되고 패턴화된다.
중간층(56)과 바닥층(54)은 포토 레지스트(58)의 패턴에 따라 패턴화되고, 이에 따라 도 5에서의 구조물이 형성된다. 도 5에서의 구조물을 형성하기 위한 예시적인 공정에서는, 스페이서 층(50)의 상단부들(50A)(도 4 참조바람)이 노출될 때 까지, 포토 레지스트(58)에 의해 뒤덮히지 않은 중간층(56)과 바닥층(54)의 부분들이 제일 먼저 에칭된다. 상단부들(50A)은 맨드렐(46)에 정렬된 상태로 맨드렐(46) 위에 위치한다. 이 시점에서는, 바닥층(54)의 부분들(54A)(도 4)은 여전히 남아 있다. 다음으로, 맨드렐(46)이 노출될 때 까지, 상단부들(50A)과 실리콘 산화질화물층(40)이 에칭된다. 그런 후 바닥층(54)의 남아 있는 부분들(54A)과 맨드렐(46)이 예컨대 플라즈마 지원 애싱을 이용하여 제거된다. 그런 후 포토 레지스트(58) 및 중간층(56)과 바닥층(54)의 남아 있는 부분들이 제거된다. 결과적인 구조물이 도 5에 도시된다. 스페이서 층(50)을 패턴화하기 위한 상술한 공정은 단지 예시적인 공정에 불과하며, 대안적인 공정들이 이용될 수 있다는 것을 알 것이다.
도 5에서, 스페이서 층(50)의 남아 있는 부분들은 도 4에서와 같은 맨드렐(46)의 대향 측벽들상에 있는 일부 측벽 부분들을 포함한다. 택일적인 사항으로서, 스페이서 층(50)의 몇몇 상단부들(50A)은 남아 있을 수 있다. 설명에 걸쳐서, 스페이서 층(50)의 측벽 부분들은 대안적으로 측벽 스페이서(60)라고 칭해진다. 측벽 스페이서(60)의 피치 P2는 도 2에서의 맨드렐들(46)의 피치 P1의 절반만큼 작을 수 있다.
도 6과 도 7은 스페이서 층(50)을 추가로 패턴화하기 위한 제3 리소그래피 공정을 나타낸다. 도 6에서, 중간층(66)과 바닥층(64)이 형성되고, 이어서 포토 레지스트(68)의 형성이 그 뒤를 따른다. 바닥층(64)은 바닥층(54)을 형성하기 위한 동일한 물질 그룹으로부터 선택된 물질로 형성될 수 있다. 중간층(66)은 또한 중간층(56)을 형성하기 위한 동일한 물질 그룹으로부터 선택된 물질로 형성될 수 있다. 몇몇의 실시예들에서, 중간층(66) 및 바닥층(64)은 중간층(56) 및 바닥층(54)과 동일한 물질들로 각각 형성된다.
다음으로, 도 7에서 도시된 바와 같이, 포토 레지스트(68)가 에칭 마스크로서 이용되어 측벽 스페이서(60)들 중 몇몇의 측벽 스페이서는 제거되지만, 다른 몇몇의 측벽 스페이서(60)들은 제거되지 않은 상태로 남아 있다. 그런 후 바닥층(64), 중간층(66), 및 포토 레지스트(68)는 제거된다.
후속적인 단계들에서, 측벽 스페이서들(60) 및 스페이서 층(50)의 남아 있는 부분들은 패턴화를 수행하기 위한 에칭 마스크로서 이용된다. 패턴화 동안에, 아래에 있는 실리콘 산화질화물층(36), PE 산화물층(34), ARD층(32), 하드 마스크(24), 및 패드 산화물(22)이 패턴화된다. 따라서, 측벽 스페이서들(60) 및 스페이서 층(50)의 남아 있는 부분들의 패턴은 하드 마스크(24)와 패드 산화물(22)로 전사된다. 그런 후 실리콘 산화질화물층(36), PE 산화물층(34), 및 ARD층(32)의 남아 있는 부분들이 제거된다. 도 8은 결과적인 구조물을 나타낸다. 몇몇의 실시예들에서, 기판(20)의 윗면(20A)의 일부분들은 남아 있는 하드 마스크(24)와 패드 산화물(22)을 통해 노출될 수 있다. 대안적인 실시예들에서, 남아 있는 패드 산화물층(22)의 윗면들을 나타내는 패드 산화물층(22)의 노출된 부분들은 점선들에 의해 나타난 바와 같이 에칭되지 않은 상태로 남겨질 수 있다.
도 9를 참조하면, 유전체 물질(65)이 하드 마스크 부분들(24)과 패드 산화물(22) 사이의 공간들 내에 채워진다. 유전체 물질(65)의 윗면은 하드 마스크 부분들(24)의 윗면보다 더 높을 수 있다. 몇몇의 실시예들에 따르면, 유전체 물질(65)은 스핀 온 코팅에 의해 채워진다. 그런 후 열경화 공정과 같은 경화 공정이 수행되어 유전체 물질(65)을 경화시킨다. 몇몇의 실시예들에서, 유전체 물질(65)은 실리콘 산화물을 포함한다.
도 10은 평탄화 단계를 나타낸다. 실시예에서, 화학 기계적 폴리싱(CMP)이 수행되어 유전체 물질(65)의 과잉 부분들을 제거시키고, 이로써 남아 있는 유전체 물질(65)의 윗면들은 하드 마스크 부분들(24)의 윗면들과 동일한 높이가 된다. 그런 후 어닐링 단계가 도 10에서의 구조물에 대해 수행될 수 있다. 예시적인 어닐링 공정에서, 어닐링 온도는 대략 650℃와 대략 1,100℃ 사이이며, 어닐링 지속기간은 대략 30분과 대략 120분 사이이다. 이후에서 결과적인 유전체 물질(65)을 대안적으로 격리 영역들(65) 또는 STI 영역들(65)이라고 칭한다.
도 11은 남아 있는 하드 마스크 부분들(24) 및 아래에 있는 패드 산화물층(22) 부분들의 제거를 나타낸다. 이에 따라, 트렌치들(67)이 STI 영역들(65) 사이에 형성된다. 반도체 기판(20)의 윗면(20A)은 STI 영역들(65)을 통해 노출된다.
도 12를 참조하면, 에피택시가 수행되어 트렌치들(67) 내에서 에피택시 영역들(69)을 성장시키며, 여기서 에피택시는 기판(20)에서부터 시작된다. 몇몇의 실시예들에서, 에피택시는 선택적이며, STI 영역들(65)로부터는 어떠한 에피택시 영역들도 성장되지 않는다. 에피택시 영역들(69)은 결정질 실리콘, 결정질 실리콘 게르마늄, III-V 혼합물 반도체 물질들, 실리콘 카본 등을 포함할 수 있다. 에피택시 영역들(69)은 아래에 있는 기판(20)과 본질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 기판(20)이 결정질 실리콘 기판인 경우, 에피택시 영역들(69)도 또한 결정질 실리콘 영역들일 수 있다. 에피택시 영역들(69)과 기판(20)이 동일한 물질로 형성된다 하더라도, 현저한 인터페이스들(69B)이 에피택시 영역들(69)과 기판(20) 사이에 형성될 수 있다는 것을 유념해둔다. 결과적인 구조물에서, 에피택시 영역들(69)은 활성 영역들로서 작용하는 반면에, STI 영역들(65)은 활성 영역들(69)의 경계들을 정의한다. 에피택시 영역들(69)의 윗면은 STI 영역들(65)의 윗면과 실질적으로 동일한 높이일 수 있거나, 또는 이보다 약간 낮을 수 있다. 대안적으로, 에피택시 영역들(69)의 윗면은 STI 영역들(65)의 윗면보다 낮을 수 있다.
그런 후 도 12에서 도시된 구조물은 활성 디바이스들을 형성하도록 이용될 수 있다. 예를 들어, 평면 트랜지스터, 핀 전계 효과 트랜지스터(FinFET), 다이오드 등이 활성 영역들(69)상에 형성될 수 있다. 도 13은 예시적인 평면 트랜지스터(70)를 나타낸다. 실시예들에 따른 구조물들은 FinFET을 형성하는데 이용될 수 있다는 것을 알 수 있다. 예를 들어, STI 영역들(65)의 윗면들이 활성 영역들(69)의 윗면들보다 낮아질 때 까지, 에칭 단계가 STI 영역들(65)의 윗면들을 리세싱하도록 수행될 수 있다. STI 영역들(65)의 윗면들 위의 활성 영역들(69)의 일부분들은 핀(fin)들이며, 이 핀들상에는 FinFET이 형성될 수 있다.
실시예들에서, STI 영역들은 기판을 에칭하여 트렌치들을 형성하고, 트렌치들을 채워서 STI 영역들을 형성하는 것에 의해 형성되지 않는다. 이 대신에, STI 영역들을 먼저 형성하는 것에 의해 활성 영역들의 패턴들이 정의되고, 그러고 나서 에피택시가 수행되어 활성 영역들을 성장시키는 반전 톤 방법이 이용된다. 실험 결과는 실시예들에 따른 방법들을 이용함으로써, 동일한 칩 또는 동일한 웨이퍼상의 작은 면적의 STI 영역들과 큰 면적의 STI 영역들은 보다 균일한 두께들을 갖는다는 것을 보여주었다. 또한, 기존의 공정에서의 여러 공정 단계들이 생략될 수 있다. 예를 들어, 패드 산화물 제거와 하드 마스크 제거 공정에 의해 악영향을 받는 표면 실리콘층을 제거하는데 이용되었던 인 시츄 스팀 생성(In-Situ Steam Generation; ISSG) 단계가 생략될 수 있다. 실시예들에 따라 형성된 활성 영역들은 고품질을 갖는다.
실시예들에 따르면, 본 방법은 기판 위에 하드 마스크를 형성하는 단계, 복수의 제1 트렌치들을 형성하도록 상기 하드 마스크를 패턴화하는 단계, 및 복수의 유전체 영역들을 형성하도록 상기 복수의 제1 트렌치들내에 유전체 물질을 채우는 단계를 포함한다. 복수의 유전체 영역들 사이로부터 하드 마스크가 제거되고, 제거된 하드 마스크에 의해 복수의 제2 트렌치들이 남겨진다. 복수의 제2 트렌치들내에서 반도체 물질을 성장시키기 위해 에피택시 단계가 수행된다.
다른 실시예들에 따르면, 본 방법은 반도체 기판 위에 패드 산화물층을 형성하는 단계, 상기 패드 산화물층 위에 하드 마스크를 형성하는 단계, 상기 하드 마스크 위에 맨드렐 층을 형성하는 단계, 제1 리소그래피 공정을 수행하여 상기 맨드렐 층을 패턴화하고 복수의 맨드렐들을 형성하는 단계, 및 스페이서 층을 형성하는 단계를 포함한다. 스페이서 층은 맨드렐들 위에 있는 상단부들과, 맨드렐들의 측벽들상에 있는 측벽부들을 포함한다. 스페이서 층의 측벽부들을 남겨두도록 스페이서 층이 패턴화된다. 하드 마스크 패턴과 패드 산화물 패턴을 형성하도록 하드 마스크와 패드 산화물층은 에칭되며, 여기서 에칭 단계는 스페이서 층의 측벽부들을 에칭 마스크로서 이용하여 수행된다. 그 후 스페이서 층의 측벽부들은 제거된다. 하드 마스크 패턴과 패드 산화물 패턴 사이의 공간들은 유전체 물질로 채워진다. 하드 마스크 패턴과 패드 산화물 패턴이 제거된다. 제거된 하드 마스크 패턴과 패드 산화물 패턴에 의해 남겨진 공간들에서 반도체 물질을 성장시키도록 에피택시 단계가 수행된다.
또 다른 실시예들에 따르면, 본 방법은 반도체 기판의 윗면상에 유전체 패턴들을 형성하는 단계를 포함하며, 여기서 반도체 기판의 일부분들은 유전체 패턴들 사이의 공간들을 통해 노출된다. 이 공간들에서 에피택시 영역들을 성장시키기 위해 에피택시가 수행되며, 여기서 에피택시 영역들은 반도체 기판에서부터 성장된다. 에피택시 영역들과 반도체 기판은 본질적으로 동일한 반도체 물질로 형성된다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 방법으로서,
    기판 위에 하드 마스크를 형성하는 단계;
    복수의 제1 트렌치들을 형성하도록 상기 하드 마스크를 패턴화하는 단계;
    복수의 유전체 영역들을 형성하도록 상기 복수의 제1 트렌치들내에 유전체 물질을 채우는 단계;
    상기 복수의 유전체 영역들 사이로부터 상기 하드 마스크를 제거하는 단계로서, 상기 제거된 하드 마스크에 의해 복수의 제2 트렌치들이 남겨지는 것인, 상기 하드 마스크 제거 단계; 및
    상기 복수의 제2 트렌치들에서 반도체 물질을 성장시키도록 에피택시 단계를 수행하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 하드 마스크를 패턴화하는 단계는,
    상기 하드 마스크 위에 맨드렐(mandrel) 층을 형성하는 단계;
    복수의 맨드렐들을 형성하도록 상기 맨드렐 층을 패턴화하는 단계;
    상기 복수의 맨드렐들의 윗면들상의 상단부들 및 상기 복수의 맨드렐들의 측벽들상의 측벽부들을 포함한 스페이서 층을 형성하는 단계;
    상기 스페이서 층의 상단부들을 제거하도록 상기 스페이서 층을 에칭하는 단계로서, 상기 스페이서 층의 상기 측벽부들의 일부분들은 에칭되지 않은 상태로 남겨지는 것인, 상기 스페이서 층 에칭 단계; 및
    상기 스페이서 층의 측벽부들의 일부분들을 에칭 마스크로서 이용하여 상기 하드 마스크를 에칭하는 단계를 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 하드 마스크를 형성하는 단계 이전에, 상기 기판 위에 패드 산화물층을 형성하는 단계; 및
    상기 하드 마스크를 제거하는 단계 이후 및 상기 에피택시 단계를 수행하는 단계 전에, 상기 기판의 윗면을 노출시키도록 상기 패드 산화물층의 일부분들을 에칭하는 단계
    를 더 포함하는, 방법.
  4. 방법으로서,
    반도체 기판 위에 패드 산화물층을 형성하는 단계;
    상기 패드 산화물층 위에 하드 마스크를 형성하는 단계;
    상기 하드 마스크 위에 맨드렐 층을 형성하는 단계;
    상기 맨드렐 층을 패턴화하고 복수의 맨드렐들을 형성하도록 제1 리소그래피 공정을 수행하는 단계;
    상기 맨드렐들 위에 있는 상단부들과, 상기 맨드렐들의 측벽들상에 있는 측벽부들을 포함하는 스페이서 층을 형성하는 단계;
    상기 스페이서 층의 측벽부들을 남겨두도록 상기 스페이서 층을 패턴화하는 단계;
    하드 마스크 패턴과 패드 산화물 패턴을 형성하도록 상기 하드 마스크와 상기 패드 산화물층을 에칭하는 단계로서, 상기 에칭 단계는 상기 스페이서 층의 측벽부들을 에칭 마스크로서 이용하여 수행되는 것인, 상기 에칭 단계;
    상기 스페이서 층의 측벽부들을 제거하는 단계;
    상기 하드 마스크 패턴과 상기 패드 산화물 패턴 사이의 공간들을 유전체 물질로 채우는 단계;
    상기 하드 마스크 패턴과 상기 패드 산화물 패턴을 제거하는 단계; 및
    상기 제거된 하드 마스크 패턴과 패드 산화물 패턴에 의해 남겨진 공간들에서 반도체 물질을 성장시키도록 에피택시를 수행하는 단계를 포함하는, 방법.
  5. 제4항에 있어서, 상기 스페이서 층을 패턴화하는 단계는 두 개의 리소그래피 공정들을 포함하는 것인, 방법.
  6. 제4항에 있어서, 상기 공간들을 채우는 단계는 스핀 온 코팅 단계, 및 상기 스핀 온 코팅 단계 이후 상기 유전체 물질을 경화시키기 위한 경화 단계를 포함하는 것인, 방법.
  7. 제4항에 있어서, 상기 에피택시 수행 단계 이후에, 상기 반도체 물질의 윗면은 상기 유전체 물질의 윗면과 실질적으로 동일한 높이가 되는 것인, 방법.
  8. 제4항에 있어서,
    상기 공간들을 유전체 물질로 채우는 단계 이후에, 상기 유전체 물질의 윗면과 상기 하드 마스크 패턴의 윗면들이 서로 동일한 높이가 되도록 하기 위한 평탄화를 수행하는 단계; 및
    상기 평탄화 이후, 상기 유전체 물질을 어닐링하기 위한 어닐링을 수행하는 단계
    를 더 포함하는, 방법.
  9. 방법으로서,
    반도체 기판의 윗면상에 유전체 패턴들을 형성하는 단계로서, 상기 반도체 기판의 일부분들은 상기 유전체 패턴들 사이의 공간들을 통해 노출되는 것인, 상기 유전체 패턴 형성 단계; 및
    상기 공간들에서 에피택시 영역들을 성장시키기 위한 에피택시를 수행하는 단계
    를 포함하며, 상기 에피택시 영역들은 상기 반도체 기판으로부터 성장되며, 상기 에피택시 영역들과 상기 반도체 기판은 본질적으로 동일한 반도체 물질로 형성되는 것인, 방법.
  10. 제9항에 있어서, 상기 유전체 패턴 형성 단계는,
    상기 반도체 기판 위에 하드 마스크 패턴들을 형성하는 단계;
    상기 하드 마스크 패턴들 사이의 공간들을 유전체 물질로 채우는 단계; 및
    상기 유전체 물질의 윗면들을 상기 하드 마스크 패턴들의 윗면들과 동일 높이가 되도록 하기 위한 평탄화를 수행하는 단계
    를 포함하며, 상기 평탄화 이후 상기 유전체 물질의 남아 있는 부분들은 상기 유전체 패턴들을 형성하는 것인, 방법.
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