KR20170049374A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20170049374A
KR20170049374A KR1020160102691A KR20160102691A KR20170049374A KR 20170049374 A KR20170049374 A KR 20170049374A KR 1020160102691 A KR1020160102691 A KR 1020160102691A KR 20160102691 A KR20160102691 A KR 20160102691A KR 20170049374 A KR20170049374 A KR 20170049374A
Authority
KR
South Korea
Prior art keywords
pattern
mandrel
layer
mask pattern
mask
Prior art date
Application number
KR1020160102691A
Other languages
English (en)
Other versions
KR102633806B1 (ko
Inventor
김종수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20170049374A publication Critical patent/KR20170049374A/ko
Application granted granted Critical
Publication of KR102633806B1 publication Critical patent/KR102633806B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/682—Mask-wafer alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 타겟 층을 형성하고, 상기 타겟 층 상에 하드 마스크 층을 형성하고, 상기 하드 마스크 층을 패터닝하여, 제1 마스크 패턴 및 플래토 형상의 마스크 패턴(plateau-shaped mask pattern)을 포함하는 오버레이 마스크 패턴을 형성하되, 상기 제1 마스크 패턴은 상기 플래토 형상의 마스크 패턴을 둘러싸고, 상기 제1 마스크 패턴은, 상기 플래토 형상의 마스크 패턴으로부터 이격되어 있고, 상기 오버레이 마스크 패턴을 이용하여 상기 타겟 층을 패터닝하여, 플래토 형상의 오버레이 마스크 및 불필요한 핀(redundant fin)을 형성하고, 상기 불필요한 핀을 제거하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method of fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치는, 다층 구조로 형성될 수 있다. 반도체 장치의 제조에 있어서, 각 층은, 이전 층과 정렬된다. 각 층은, 포토 마스크를 이용해 형성될 수 있다. 포토 마스크의 패턴은, 타겟 층에 층 구조를 형성하기 위해, 타겟 층으로 전사될 수 있다. 층 구조는, 이전 층 구조 내에 위치하는 오버레이 마크(overlay mask)를 이용하여, 이전 층 구조와 정렬될 수 있다.
만약 포토 마스크가, 오버레이 마크의 낮은 이미지 품질로 인해 적절히 정렬되지 않는 경우, 층 구조는 이전 층 구조와 정확히 정렬되지 않을 수 있다. 이는, 반도체 장치의 고장 또는 낮은 장치 성능을 야기시킬 수 있다. 반도체 장치의 크기가 소형화됨에 따라, 오버레이 마크의 높은 이미지 품질에 대한 요구는 점차 중요해지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 플래토 형상의 오버레이 마크를 제공하여, 오버레이 마크의 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 플래토 형상의 오버레이 마크를 이용하여, 증가된 대비 차이를 갖는 에지 경계를 제공할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 타겟 층을 형성하고, 타겟 층 상에 하드 마스크 층을 형성하고, 하드 마스크 층을 패터닝하여, 제1 마스크 패턴 및 플래토 형상의 마스크 패턴(plateau-shaped mask pattern)을 포함하는 오버레이 마스크 패턴을 형성하되, 제1 마스크 패턴은 상기 플래토 형상의 마스크 패턴을 둘러싸고, 제1 마스크 패턴은, 플래토 형상의 마스크 패턴으로부터 이격되어 있고, 오버레이 마스크 패턴을 이용하여 타겟 층을 패터닝하여, 플래토 형상의 오버레이 마스크 및 불필요한 핀(redundant fin)을 형성하고, 불필요한 핀을 제거하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 플래토 형상의 오버레이 마크 및 복수의 액티브 핀으로 패터닝 될 타겟 층을 형성하고, 상기 타겟 층 상에 하드 마스크 층을 형성하고, 상기 하드 마스크 층 상에 실리콘 층을 형성하고, 상기 실리콘 층을 패터닝하여, 복수의 선 형상의 실리콘 패턴, 제1 고리 형상의 실리콘 패턴 및 제2 고리 형상의 실리콘 패턴을 형성하되, 상기 복수의 선 형상 실리콘 패턴은, 제1 거리로 서로 이격되어 있고, 상기 제1 고리 형상의 실리콘 패턴은, 상기 제1 거리 보다 작은 제2 거리로, 상기 제2 고리 형상의 실리콘 패턴과 이격되어 있고, 상기 복수의 선 형상의 실리콘 패턴, 상기 제1 고리 형상의 실리콘 패턴 및 상기 제2 고리 형상의 실리콘 패턴 상에, 상기 제1 고리 형상의 실리콘 패턴과 상기 제2 고리 형상의 실리콘 패턴 사이에 형성되는 갭을 채우도록 산화막을 형성하고, 상기 산화막에 대해 이방성 식각 공정을 수행하여, 복수의 선 형상의 산화물 패턴, 제1 고리 형상의 산화물 패턴, 제2 고리 형상의 산화물 패턴 및 제3 고리 형상의 산화물 패턴을 형성하되, 상기 복수의 선 형상의 산화물 패턴 각각은, 상기 복수의 선 형상의 실리콘 패턴 각각의 측벽 상에 형성되고, 상기 제1 고리 형상의 산화물 패턴은 상기 제1 고리 형상의 실리콘 패턴의 외측벽 상에 형성되고, 상기 제2 고리 형상의 산화물 패턴은 상기 제1 고리 형상의 실리콘 패턴의 내측벽 및 상기 제2 고리 형상의 실리콘 패턴의 외측벽 사이에 형성되고, 상기 제1 고리 형상의 실리콘 패턴과 상기 제2 고리 형상의 실리콘 패턴 사이에 형성되는 갭을 채우고, 상기 제3 고리 형상의 산화물 패턴은 상기 제2 고리 형상의 실리콘 패턴의 내측벽 상에 형성되고, 상기 복수의 선 형상의 실리콘 패턴, 상기 제1 고리 형상의 실리콘 패턴 및 상기 제2 고리 형상의 실리콘 패턴을 제거하고, 제1 두께를 갖는 OPL을 형성하되, 상기 OPL의 측벽이 상기 제2 고리 형상의 산화물 패턴의 상면 상에 위치하도록 형성하고, 상기 복수의 선 형상의 산화물 패턴을 이용하여 상기 하드 마스크 층을 패터닝 하여 복수의 선 형상의 마스크 패턴을 형성하고, 상기 OPL 및 상기 제2 고리 형상의 산화물 패턴을 이용하여 상기 하드 마스크 층을 패터닝하여, 플래토 형상의 마스크 패턴을 형성하고, 상기 복수의 선 형상의 마스크 패턴 및 상기 플래토 형상의 마스크 패턴을 이용하여 상기 타겟 층을 패터닝하는 것을 포함하고, 상기 복수의 선 형상의 마스크 패턴 및 상기 플래토 형상의 마스크 패턴을 이용하여 상기 타겟 층을 패터닝하여, 상기 복수의 액티브 핀이 상기 복수의 선 형상의 마스크 패턴 아래에 형성되고, 상기 플래토 형상의 오버레이 마크는, 상기 OPL 및 상기 제2 고리 형상의 산화물 패턴 아래에 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판 상에, 장치 영역과 오버레이 마크 영역을 포함하는 타겟 층을 형성하고, 상기 장치 영역 및 상기 오버레이 마크 영역을 식각하여, 상기 장치 영역 내의 복수의 액티브 핀 및 상기 오버레이 마크 영역 내의 플래토 형상의 오버레이 마크를 형성하고, 상기 복수의 액티브 핀 상에 금속 층을 형성하고, 상기 플래토 형상의 오버레이 마크를 이용하여, 상기 복수의 액티브 핀에 포토 마스크를 정렬시키는 것을 포함하고, 상기 포토 마스크는, 상기 금속 층을 패터닝하여 복수의 게이트 전극을 형성하는 데에 이용될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 오버레이 마크 영역 및 장치 영역의 사시도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역을 제조하기 위한 순서도이다.
도 3 내지 도 5는 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 사시도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 핀 펫의 핀 타입 구조체의 제조 공정에서, 플래토 형상의 오버레이 마크를 형성하는 방법에 관한 순서도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 단면도이다.
도 8a 내지 도 10a는, 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 평면도이다.
도 8b 내지 도 10b는, 본 발명의 몇몇 실시예들에 따른 도 8a 내지 도 10a의 X-X'선을 따라 절단한, 오버레이 마크 영역 및 장치 영역의 단면도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 순서도로서, 도 6의 단계(1200)의 플래토 형상의 마스크 패턴 및 마스크 패턴을 형성하기 위한 하드 마스크 층의 패터닝에 관한 순서도이다.
도 12는, 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 단면도이다.
도 13a 내지 도 17a는, 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 평면도이다.
도 14c는, 본 발명의 몇몇 실시예들에 따른 도 13a 및 도 13b의 결과 구조체 항에 컨포말하게 형성된 예비 하부 마스크 층(preliminary lower mask layer)을 도시한 도면이다.
도 13b 내지 도 17b는 본 발명의 몇몇 실시예들에 따른 도 13a 내지 도 17a의 X-X'선을 따라 절단한, 오버레이 마크 영역 및 장치 영역의 단면도이다.
도 18은 본 발명의 몇몇 실시예들에 따른 도 6의 단계(1300)의 타겟 층을 패터닝하는 것에 관한 순서도이다.
도 19 내지 도 22는, 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 단면도이다.
도 23은 본 발명의 몇몇 실시예들에 따른 도 11의 단계(1220)의 하부 맨드렐 층을 패터닝하는 것에 관한 순서도이다.
도 24는 본 발명의 몇몇 실시예들에 따른 장치 영역 및 오버레이 마크 영역의 단면도이다.
도 25a 내지 도 28a는, 본 발명의 몇몇 실시예들에 따른 장치 영역 및 오버레이 마크 영역의 평면도이다.
도 25b 내지 도 28b는 본 발명의 몇몇 실시예들에 따른 도 25a 내지 도 28a의 X-X'선을 따라 절단한, 장치 영역 및 오버레이 마크 영역의 단면도이다.
도 26c는, 본 발명의 몇몇 실시예들에 따른 도 26a 및 도 26b의 결과 구조체 상에, 예비 상부 마스크 층이 컨포말하게 형성된 것을 도시한 도면이다.
도 29는 본 발명의 몇몇 실시예들에 따른 도 23의 단계(1224)의 상부 맨드렐 층을 패터닝하는 것에 대한 순서도이다.
도 30은 본 발명의 몇몇 실시예들에 따른 장치 영역 및 오버레이 마크 영역의 단면도이다.
도 31a 내지 도 34a는, 본 발명의 몇몇 실시예들에 따른 장치 영역 및 오버레이 마크 영역의 평면도이다.
도 31b 내지 도 34b는 본 발명의 몇몇 실시예들에 따른, 도 31a 내지 도 34a의 X-X'선을 따라 절단한, 장치 영역 및 오버레이 마크 영역의 단면도이다.
도 35는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한 도면이다.
도 36은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 37은 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 오버레이 마크 영역 및 장치 영역의 사시도이다.
도 1을 참조하면, 반도체 장치(1000)는, 장치 영역(1000A)과 오버레이 마크 영역(1000B)을 포함하는 기판(100)을 포함할 수 있다.
장치 영역(1000A)은, 핀 타입 구조체(200) 내에 형성되는 액티브 영역의 트랜지스터와 같은, 액티브 요소를 포함할 수 있다. 몇몇 실시예에서, 트랜지스터는, 핀 타입 전계 효과 트랜지스터(FinFET)로 형성될 수 있다. 핀 타입 구조체(200)는, 제1 방향(x축 방향)으로 정렬될 수 있고, 서로 이격될 수 있다. 핀 타입 구조체(200)는, 제2 방향(y축 방향)을 따라 평행하게 연장될 수 있다. 각 핀 타입 구조체(200)는, 기판(100)으로부터 제3 방향(z축 방향)으로 돌출될 수 있다.
몇몇 실시예에서, 핀 타입 구조체(200)는, 기판(100)으로부터 에피텍셜하게 성장될 수 있다. 몇몇 실시예에서, 핀 타입 구조체(200)는, 기판(100)을 식각하여 형성될 수 있다.
오버레이 마크 영역(1000B)은, 예를 들어, 핀 타입 구조체(200)를 포함하는 타겟 패턴에 대해 후속 패턴이 정렬되도록 하기 위한 기준을 제공하는, 오버레이 마크(300)를 포함할 수 있다. 오버레이 마크(300)는, 고정밀 이미지 특징(high-precision image feature)을 가질 수 있다. 오버레이 마크(300)는, 후속 공정인 웨이퍼 처리 공정 또는 장치 성능에 영향을 주지 않도록 위치될 수 있다. 몇몇 실시예에서, 타겟 패턴은, 핀 타입 구조체(200)일 수 있고, 후속 패턴은 게이트 전극일 수 있다.
제3 방향을 따라 연장되는 오버레이 마크(300)는, 평평한 상면(flat upper surface)(300A) 및 에지 경계(edge boundary)(300B)를 포함할 수 있다. 평평한 상면(300A)은, 에지 경계(300B)에 의해 정의되는 영역을 채울 수 있다. 평평한 상면(300A)은, 오버레이 마크(300)의 형상을 정의하는 에지 경계(300B)까지 계속 연장될 수 있다. 에지 경계(300B)는, 연속적이고 닫혀 있을(closed) 수 있다. 몇몇 실시예에서, 포토 리소그라피 장비는, 예를 들어, 평평한 상면(300B)과 외부 영역(400) 사이의 대비 차이를 이용하여, 오버레이 마크를 식별하고 위치시킬 수 있도록 에지 경계(300B)를 검출할 수 있다.
오버레이 마크(300)는, 제3 방향(z축 방향)을 따라 보았을 때, 십자선 형상(crosshair shape)일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 오버레이 마크(300)는, 다양한 형상을 가질 수 있다. 이하에서, 오버레이 마크(300)는, 플래토 형상(plateau-shaped)의 오버레이 마크인 것으로 가정한다.
몇몇 실시예에서, 두 개 이상의 핀 타입 구조체(200)는, 에지 경계(300B) 내에서 패터닝될 수 있다. 이 경우, 에지 경계(300B)는, 연속적일 필요가 없고, 평평한 상면(300A)을 가질 필요도 없다. 예를 들어, 에지 경계(300B)는 손상될 수 있고, 오버레이 마크(300)의 상면은, 연속적일 필요가 없을 수 있다. 오버레이 핀 마스크로 지칭될 수 있는, 에지 경계(300B) 내에 핀 타입 구조체를 갖는 오버레이 마크는, 플래토 형상의 오버레이 마크와 비교하여, 적은 대비 차이를 보일 수 있다.
이하에서, 도 2 내지 도 5를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 2는 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역을 제조하기 위한 순서도이다. 도 3 내지 도 5는 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 사시도이다.
본 발명의 몇몇 실시예에 따르면, 플래토 형상의 오버레이 마크는, 포토 마스크 정렬에 이용될 수 있다. 이에 따라, 핀 펫의 게이트 전극은, 핀 타입 구조체 상에 형성될 수 있다. 핀 타입 구조체는, 핀 펫의 채널 영역을 제공할 수 있다. 플래토 형상의 오버레이 마크는, 핀 타입 구조체를 형성하기 위한 공정 단계를 이용하여 형성될 수 있다.
도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 도 2의 단계(1000)가 수행된 후, 핀 타입 구조체(200) 및 플래토 형상의 오버레이 마크(300)가 형성될 수 있다.
단계(1000)에서, 타겟 층(100)은, 오버레이 마크(300) 및 핀 타입 구조체(200)를 갖도록 제조될 수 있다. 타겟 층(100)은, 기판, 에피텍셜하게 성장된 실리콘 층, 또는 에피텍셜하게 성장된 SiGe 합금 층을 포함할 수 있다. 기판은, 실리콘을 포함할 수 있다. 설명의 편의를 위해, 타겟 층(100)은, 기판인 것으로 가정한다. 플래토 형상의 오버레이 마크(300) 및 핀 타입 구조체(200)는, 기판으로부터 포토 마스크를 이용하여 동시에 형성될 수 있다.
핀 타입 구조체(200)는, 기판(100)의 장치 영역(1000A) 상에 형성될 수 있다. 플래토 형상의 오버레이 마크(300)는, 기판(100)의 마스크 영역(1000B) 상에 형성될 수 있다. 플래토 형상의 오버레이 마크(300)는, 오버레이 마크 영역(1000B) 내에서, 외부 영역(400)으로부터 제3 방향(z축 방향)을 따라 돌출될 수 있다.
플래토 형상의 오버레이 마크(300)는, 평평한 상면(300A) 및 에지 경계(300B)를 포함할 수 있다. 평평한 상면(300A)은, 플래토 형상일 수 있다. 평평한 상면(300A)은, 에지 경계(300B)에 의해 정의된 영역을 채울 수 있다. 이 경우, 외부 영역(400)은, 타겟 층(100)의 상면일 수 있다.
도 4를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 2의 단계(2000)가 수행된 후, 게이트 전극 층(500)이 형성될 수 있다. 단계(2000)에서, 게이트 전극 층(500)은, 도 3의 결과 구조체 상에 형성될 수 있다. 예를 들어, 게이트 전극 층(500)은, 장치 영역(1000A) 내에서, 핀 타입 구조체(200) 상에 형성될 수 있다. 또한, 게이트 전극 층(500)은, 오버레이 마크 영역(1000B) 내에서, 플래토 형상의 오버레이 마크(300) 상에 형성될 수 있다.
식각 마스크 패턴(600)은, 장치 영역(1000A) 내에서, 게이트 전극 층(500) 상에 형성될 수 있다. 단계(3000)에서, 포토 리소그라피 공정은, 게이트 전극 층(500) 상에 식각 마스크 패턴(600)을 형성하기 위해 수행될 수 있다. 포토 리소그라피 공정에서, 포토레지스트 층은, 게이트 전극 층(500) 상에 형성될 수 있다. 또한, 포토 리소그라피 공정에서, 포토 마스크는, 플래토 형상의 오버레이 마크(300)를 이용하여, 핀 타입 구조체(100)와 정렬될 수 있다. 따라서 포토 마스크 패턴은, 식각 마스크 패턴(600)을 형성하기 위해 전사될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 식각 마스크 패턴(600)은, 실리콘 나이트라이드, 실리콘 옥사이드 또는 비정질 실리콘을 포함하는 하드 마스크 물질을 포함할 수도 있다.
플래토 형상의 오버레이 마크(300)는, 다중 오버레이 핀 타입 구조체를 형성하는 오버레이 핀 마스크와 비교하여, 후속 공정을 위한 신뢰성 있는 오버레이 마크를 제공할 수 있다. 몇몇 실시예에서, 플래토 형상의 오버레이 마크(300)는, 다중 오버레이 핀 타입 구조체를 갖는 오버레이 핀 마스크와 비교하여, 증가된 대비 차이를 갖는 에지 경계(300B)를 제공할 수 있다. 오버레이 핀 타입 구조체는, 장치 영역(1000A) 내에 형성된 핀 타입 구조체와, 프로파일 측면에서 또는, 형상 측면에서 유사할 수 있다.
도 5를 참조하면, 본 발명의 몇몇 실시예들에 따른, 도 3의 단계(4000)가 수행된 후, 게이트 전극(700)이 형성될 수 있다.
단계(4000)에서, 게이트 전극 층(500)은, 식각 마스크 패턴(600)을 식각 마스크로 하여, 게이트 전극(700)으로 패터닝될 수 있다. 게이트 전극(700)은, 식각 공정을 이용하여 형성될 수 있다. 식각 공정은, 식각 마스크 패턴(600)에 의해 노출된 게이트 전극 층(500)을, 게이트 전극(700)을 형성하기 위해 제거하는 것일 수 있다.
몇몇 실시예에서, 게이트 전극(700)은, 제1 방향(x축 방향)과 평행하게 연장될 수 있다. 또한, 핀 타입 구조체(100)는, 제1 방향(x)과 교차하는 제2 방향(y축 방향)과 평행하게 연장될 수 있다. 게이트 전극(700)과 핀 타입 구조체(100)가 중첩되는 영역은, 핀 펫의 채널 역할을 할 수 있다.
플래토 형상의 오버레이 마크(300)가, 게이트 전극(700)을 형성하기 위한 식각 마스크 패턴(600)의 패터닝 공정인 포토 리소그라피 공정에서 낮은 대비를 갖는 경우, 게이트 전극(700)은, 게이트 전극(700) 및 핀 타입 구조체(200)를 포함하는 핀 펫이 동작에 실패하거나, 낮은 성능을 갖을 정도로, 오정렬될 수 있다. 상술한바와 같이, 플래토 형상의 오버레이 마크(300)는, 에지 경계(300B) 내에서 평평한 상면(300A)을 제공할 수 있고, 따라서, 핀 펫의 형성에서 신뢰성 있는 대비를 제공할 수 있다.
게이트 산화막은, 게이트 전극(700)과 핀 타입 구조체(200) 사이에 형성될 수 있다. 게이트 산화막은, 실리콘 옥사이드 또는 고유전율 물질(high-k dielectric material)을 포함할 수 있다. 고유전율 물질은, 유전 상수가 실리콘 옥사이드의 유전 상수 보다 큰 것일 수 있다.
게이트 전극(700)은, 실리콘, 금속 또는 그들의 조합을 도핑하여 형성될 수 있다. 몇몇 실시예에서, 고유전율 게이트 산화막 및 금속 게이트 전극의 조합은, 핀 펫에서 이용될 수 있다.
이하에서, 도 6 내지 도 10b를 이용하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다. 플래토 형상의 오버레이 마크(300)의 형성은, 순서도 및 순서도에 따라 형성된 구조체의 단면도를 참조하여 설명될 것이다.
도 6은 본 발명의 몇몇 실시예들에 따른 핀 펫의 핀 타입 구조체의 제조 공정에서, 플래토 형상의 오버레이 마크를 형성하는 방법에 관한 순서도이다. 도 7은 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 단면도이다. 도 8a 내지 도 10a는, 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 평면도이다. 도 8b 내지 도 10b는, 본 발명의 몇몇 실시예들에 따른 도 8a 내지 도 10a의 X-X'선을 따라 절단한, 오버레이 마크 영역 및 장치 영역의 단면도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예들에 따른 도 6의 단계(1100)가 수행된 후, 하드 마스크 층(801)이 형성될 수 있다. 몇몇 실시예에서, 하드 마스크 층(801)은, 실리콘 나이트라이드를 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
하드 마스크 층(801)은, 타겟 층(100) 상에 형성될 수 있다. 몇몇 실시예에서, 타겟 층(100)은, 에피텍셜하게 성장된 실리콘 층 또는 에피텍셜하게 성장된 SiGe 합금 층일 수 있다. 설명의 편의를 위해, 타겟 층은, 에피텍셜하게 성장된 실리콘 층인 것으로 가정하고 설명한다.
타겟 층(100)은, 장치 영역(1000A) 및 오버레이 마크 영역(1000B)을 포함할 수 있다. 장치 영역(1000A)은, 핀 펫의 핀 타입 구조체가 형성될 영역일 수 있다. 오버레이 마크 영역(1000B)은, 플래토 형상의 오버레이 마크가 형성될 영역일 수 있다.
도 8a 및 도 8b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 6의 단계(1200)이 수행된 후, 하드 마스크 패턴(801B) 및 오버레이 마크 마스크 패턴(801A)이 형성될 수 있다.
도 8a는, 오버레이 마스크 패턴(801A) 및 하드 마스크 패턴(801B)의 평면도이다. 도 8b는, 도 8a의 X-X' 선을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 8a 및 도 8b에서, 하나의 오버레이 마스크 패턴(801A)만 도시하였다. 몇몇 실시예에서, 적어도 두 개의 오버레이 마스크 패턴은, 서로 이격되는 적어도 두 개의 오버레이 마크를 형성하기 위해, 형성될 수 있다.
하드 마스크 층(801)은, 식각 공정을 이용하여, 장치 영역(1000A)의 하드 마스크 패턴(801B) 및 오버레이 마크 영역(1000B)의 오버레이 마크 마스크 패턴(801A)으로 패터닝될 수 있다.
하드 마스크 패턴(801B)은, 예를 들어, 도 3의 핀 타입 구조체(200)를 형성하기 위한 타겟 층(100)의 패터닝에 이용될 수 있다. 하드 마스크 패턴(801B)은, 제2 방향(y축 방향)과 평행하게 연장될 수 있다.
오버레이 마스크 패턴(801A)은, 예를 들어, 도 3의 플래토 형상의 오버레이 마크(300)를 패터닝하기 위해 이용될 수 있다. 오버레이 마스크 패턴(801A)은, 제1 오버레이 마스크 패턴(801A-1) 및 제2 오버레이 마스크 패턴(801A-2)을 포함할 수 있다.
제1 오버레이 마스크 패턴(801A-1)은, 고리 형상(ring shaped)을 가질 수 있다. 예를 들어, 제1 오버레이 마스크 패턴(801A-1)은, 중앙 부분에 대해 대칭성이 있을 수 있다. 또한, 예를 들어, 제1 오버레이 마스크 패턴(801A-1)은, 연속적이고 폐쇄 루프일 수 있다.
제1 오버레이 마스크 패턴(801A-1)의 중앙 부분에서, 제2 오버레이 마스크 패턴(801A-2)은, 십자선 형상을 가질 수 있다. 몇몇 실시예에서, 제1 오버레이 마스크 패턴(801A-1) 및 제2 오버레이 마스크 패턴(801A-2)은, 중심이 같을(concentric) 수 있다. 오버레이 마스크 패턴(801A)을 형성하는 것에 대한 자세한 사항은, 도 11을 참조하여 후술한다.
도 9a 및 도 9b는, 본 발명의 몇몇 실시예들에 따른 도 6의 단계(1300)가 수행된 후, 핀 타입 구조체(200) 및 플래토 형상의 오버레이 마크(300)는, 장치 영역(1000A)과 오버레이 마크 영역(1000B)에 각각 형성될 수 있다.
타겟 층(100)은, 도 8a 및 도 8b의 마스크 패턴(801B)과 오버레이 마스크 패턴(801A)을 식각 마스크로 이용하여, 핀 타입 구조체(200) 및 플래토 형상의 오버레이 마크(300)를 형성하기 위한 식각 공정에 의해 패터닝될 수 있다. 몇몇 실시예에서, 핀 타입 구조체(200) 및 플래토 형상의 오버레이 마크(300)는, 동일한 식각 공정을 이용하여 형성될 수 있다. 이 경우, 핀 타입 구조체(200) 및 플래토 형상의 오버레이 마크(300)는, 실질적으로 동일하게 형성될 수 있다.
플래토 형상의 오버레이 마크(300)의 형성에서, 불필요한 핀 타입 구조체(805)는, 오버레이 마크 영역(1000B)에 형성될 수 있다. 불필요한 핀 타입 구조체(805)는, 타겟 층(100)의 외부 영역(400)과 오버레이 마크(300) 사이의 대비 차이를 감소시킬 수 있다. 불필요한 핀 타입 구조체(805)가 오버레이 마크 영역(1000B)에 남아있으면, 포토 리소그라피 공정에서, 플래토 형상의 오버레이 마크(300)의 에지 경계(300B)가 검출되는 것을 방해할 수 있다. 따라서, 불필요한 핀 타입 구조체(805)는, 후속 공정에서 제거될 수 있다.
도 10a 및 도 10b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 6의 단계(1400)가 수행된 후, 불필요한 핀 타입 구조체(805)는 제거될 수 있다.
도 9a 및 도 9b의 불필요한 핀 타입 구조체(805)는, 오버레이 마크 영역(1000B)으로부터 제거될 수 있다. 몇몇 실시예에서, 오버레이 마크 영역(1000B)은, 플래토 형상의 오버레이 마크(300) 및 플래토 형상의 오버레이 마크(300)와 인접한 외부 영역(400)을 포함할 수 있다. 따라서, 포토 리소그라피 장비는, 플래토 형상의 오버레이 마크(300)의 에지 경계(300B)를 검출하기 위해, 플래토 형상의 오버레이 마크(300)와 외부 영역(400) 사이의 대비를 비교할 수 있다. 몇몇 실시예에서, 플래토 형상의 오버레이 마크(300)와 인접한 외부 영역(400)은, 불필요한 핀 타입 구조체(805)를 포함하지 않을 수 있다. 장치 영역(1000A)에서, 핀 타입 구조체(200)가 형성될 수 있다.
이하에서, 도 11 내지 도 17b를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다. 이하에서, 도 11 내지 도 17b를 참조하여, (도 6의 단계(1200))인 하드 마스크 층(801)의 패터닝에 대해 설명한다.
도 11은 본 발명의 몇몇 실시예들에 따른 순서도로서, 도 6의 단계(1200)의 플래토 형상의 마스크 패턴 및 마스크 패턴을 형성하기 위한 하드 마스크 층의 패터닝에 관한 순서도이다. 도 12는, 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 단면도이다. 도 13a 내지 도 17a는, 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 평면도이다. 도 14c는, 본 발명의 몇몇 실시예들에 따른 도 13a 및 도 13b의 결과 구조체 항에 컨포말하게 형성된 예비 하부 마스크 층(preliminary lower mask layer)을 도시한 도면이다. 도 13b 내지 도 17b는 본 발명의 몇몇 실시예들에 따른 도 13a 내지 도 17a의 X-X'선을 따라 절단한, 오버레이 마크 영역 및 장치 영역의 단면도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예들에 따라, 도 11의 단계(1210)가 수행된 후, 하부 맨드렐 층(lower mandrel layer)(802)이 형성될 수 있다. 하부 맨드렐 층(802)은, 도 7의 결과 구조체 상에 형성될 수 있다.
단계(1210)에서, 하부 맨드렐 층(802)은, 하드 마스크 층(801) 상에 형성될 수 있다. 하부 맨드렐 층(802)은, 하드 마스크 층(801)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하드 마스크 층(801)은, 실리콘 나이트라이드를 포함할 수 있고, 하부 맨드렐 층(802)은 실리콘을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 12의 단계(1220)이 수행된 후, 하부 맨드렐(802A 및 802B)가 형성될 수 있다.
단계(1220)에서, 하부 맨드렐 층(802)은, 식각 공정을 이용하여, 하부 맨드렐(802A 및 802B)로 패터닝될 수 있다. 장치 영역(1000A)에서, 하부 맨드렐(802B)은, 제2 방향(y축 방향)과 평행한 방향으로 연장될 수 있다. 장치 영역(1000A)에서, 하부 맨드렐(802B)은, 제1 간격(D11)을 갖고 서로 이격될 수 있다.
오버레이 마크 영역(1000B)에서, 하부 맨드렐(802A)은, 제1 하부 맨드렐(802A-1)과 제2 하부 맨드렐(802A-2)을 포함할 수 있다. 제1 하부 맨드렐(802A-1)과 제2 하부 맨드렐(802A-2)은, 제2 간격(D21)을 갖고 서로 이격될 수 있다. 제2 간격(D21)은, 제1 간격(D11) 보다 작을 수 있다. 제1 하부 맨드렐(802A-1)과 제2 하부 맨드렐(802A-2)은, 폐쇄된 패턴이고, 중심이 같을 수 있다. 제2 하부 맨드렐(802A-2)은, 제1 하부 맨드렐(802A-1) 내에 위치될 수 있다.
몇몇 실시예에서, 제1 거리(D11)와 제2 거리(D21)는, 도 14c에 도시된 바와 같이, 하부 마스크 층(803)이 제1 거리(D11)를 갖는 제1 갭(G1)은 채우지 않고, 제2 거리(D21)를 갖는 제2 갭(G2)은 채우도록, 기결정된 값일 수 있다. 하부 마스크 층(803)은, 도 14c를 참조하여 후술한다.
도 14a 및 도 14b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 11의 단계(1230)가 수행된 후, 하부 마스크 패턴(803A 및 803B)이 형성될 수 있다.
단계(1230)에서, 하부 마스크 패턴(803A 및 803B)은, 하부 맨드렐(802A 및 802B)의 측벽 상에 형성될 수 있다. 하부 마스크 패턴(803B)은, 장치 영역(1000A) 내의 하부 맨드렐(802B)의 측벽 상에, 제1 두께(T11)로 형성될 수 있다.
오버레이 마크 영역(1000B)의 하부 마스크 패턴(803A)은, 두 개의 두께(T21 및 T22)를 가질 수 있다. 예를 들어, 하부 마스크 패턴(803A)은, 제2 두께(T21)와 제3 두께(T22)를 가질 수 있다. 하부 마스크 패턴(803A)은, 제1 하부 맨드렐(802A-1)과 제2 하부 맨드렐(802A-2) 사이에 형성될 수 있다. 제1 하부 맨드렐(802A-1)과 제2 하부 맨드렐(802A-2) 사이는, 제2 두께(T21)를 가질 수 있다.
제1 하부 맨드렐(802A-1)의 외측벽 상에 형성되고 제2 하부 맨드렐(802A-2)의 내측벽 상에 형성되는, 하부 마스크 패턴(803A)은, 제3 두께(T22)를 가질 수 있다. 몇몇 실시예에서, 제3 두께(T22)는, 제1 두께(T11)와 실질적으로 동일할 수 있다. 또한, 제3 두께(T22)는, 제2 두께(T21) 보다 작을 수 있다.
몇몇 실시예에서, 하부 마스크 패턴(803B)은, 제1 두께(T11)를 가질 수 있다. 여기서, 제1 두께(T11)는, 장치 영역(1000A)에서, 인접하는 두 개의 하부 맨드렐(802B) 사이에 형성되는 제1 갭(G1)을 채우기 불충분한 두께일 수 있다.
몇몇 실시예에서, 하부 마스크 패턴(803A)은, 제3 두께(T22)를 가질 수 있다. 여기서 제3 두께(T22)는, 제2 하부 맨드렐(802A-2) 내에 형성되는 제3 갭(G3)을 채우기 불충분한 두께일 수 있다. 예를 들어, 제3 갭(G3)은, 제2 하부 맨드렐(802A-2)의 내측벽에 의해 정의될 수 있다.
몇몇 실시예에서, 하부 마스크 패턴(803A)은, 제2 갭(G2)에서, 제2 두께(T21)를 갖도록 합쳐(merged)질 수 있다. 제2 갭(G2), 제1 하부 맨드렐(802A-1) 및 제2 하부 맨드렐(802A-2)을 포함하는 영역은, 오버레이 마크 영역(1000B)의 BDR 영역을 정의하는 경계로 지징될 수 있다.
몇몇 실시예에서, 제2 두께(T21)는, 제3 두께(T22)의 약 두 배 일 수 있다. 또는, 제2 두께(T21)는, 제3 두께(T22) 보다 약 두 배 가량 작을 수 있다. 또는, 제2 두께(T21)는, 제 3 두께(T22) 보다 클 수도 있다.
도 14c를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 13a 및 도 13b의 결과 구조체 상에, 예비 하부 마스크 층(803)이 컨포말하게 형성될 수 있다.
예비 하부 마스크 층의 두께(T11 및 T22)는, BDR 영역을 정의하는 경계에서, 예비 하부 마스크 층(803)이 두 개의 하부 맨드렐(802A-1 및 802A-2) 사이의 제2 갭(G2)을 완전히 채울 수 있는 두께일 수 있다. 또한, 예비 하부 마스크 층의 두께(T11 및 T22)는, 장치 영역(1000A)에서, 예비 하부 마스크 층(803)이 인접한 두 개의 하부 맨드렐 사이의 제1 갭(G1)을 완전히 채우지 않고, 도 14b의 결과 구조체 상에 컨포말하게 형성될 수 있도록 할 수 있는 두께일 수 있다.
몇몇 실시예에서, RIE(Reactive Ion Etching) 공정을 포함하는 이방성 식각 공정은, 예를 들어, 도 14a 및 도 14b의 하부 마스크 패턴(803A 및 803B)을 형성하기 위해, 도 14c의 결과 구조체 상에 대해 수행될 수 있다. RIE 공정에서, 예비 하부 마스크 층(803)의 상부 및 하부는, 하부 맨드렐(802A 및 802B)의 측벽 상에 남아있는 하부 마스크 패턴(803A 및 803B)을 형성하기 위해, 제거될 수 있다.
도 15a 및 도 15b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 11의 단계(1240)가 수행된 후, 하부 맨드렐(802A 및 802B)은 제거될 수 있다.
단계(1240)에서, 하부 맨드렐(802A 및 802B)은, 식각 공정을 이용하여 제거될 수 있다. 이 때, 하드 마스크 층(801) 상의 하부 마스크 패턴(803A 및 803B)는, 제거되지 않고 남아있을 수 있다. 하부 마스크 패턴(803A)은, 제1 하부 마스크 패턴(803A-1), 제2 하부 마스크 패턴(803A-2) 및 제3 하부 마스크 패턴(803A-3)을 포함할 수 있다. 하부 마스크 패턴(803A-1 내지 803A-3)은, 고리 형상이고, 중심이 같을 수 있다.
몇몇 실시예에서, 제3 두께(T21)를 갖는 하부 마스크 패턴(803A-2)은, BDR 영역을 정의하는 경계에 위치할 수 있다. BDR 영역을 정의하는 경계 내의 하부 마스크 패턴(803A-2)은, 제3 두께(T22) 또는 제1 두께(T11)의 약 두 배 정도 되는 제2 두께(T21)를 가질 수 있다.
도 15a에서, BDR 영역을 정의하는 경계는, 오버레이 마크 영역(1000B)의 제2 하부 마스크 패턴(803A-2) 내에 배치되는 제3 하부 마스크 패턴(803A-3)을 둘러쌀 수 있다. 제1 하부 마스크 패턴(803A-1)은, BDR 영역을 정의하는 경계를 둘러쌀 수 있다.
도 16a 및 도 16b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 11의 단계(1250)가 수행된 후, OPL(organic planarizing layer)(804)이 형성될 수 있다.
단계(1250)에서, OPL(804)는, 오버레이 마크 영역(1000B)의 제2 하부 마스크 패턴(803A-2)에 의해 정의되는 내부를 덮도록 형성될 수 있다. OPL(804)의 에지 경계는, 제2 두께(T21)를 갖는 제2 하부 마스크 패턴(803A-2)의 상면 상에 위치할 수 있다. 여기서, 제2 두께(T21)는, 다른 하부 마스크 패턴(803A-1 및 803A-3)의 두께 보다 클 수 있다.
몇몇 실시예에서, 제2 하부 마스크 패턴(803A-2)의 상면은, OPL(804)에 의해 부분적으로 덮어질 수 있다. 또한, 제3 하부 마스크 패턴(803A-3)은, OPL(804)에 의해 완전히 덮어질 수 있다. 제1 하부 마스크 패턴(803A-1)은, OPL(804)에 의해 덮어지지 않을 수 있다.
OPL(804)가 형성된 후, 오버레이 마크 영역(1000B)의 하드 마스크 층(801)은, OPL(804) 및 하부 마스크 패턴(803A-2 및 803A-1)에 의해 덮어질 수 있다. 하드 마스크 층(801)은, OPL(804) 및 하부 마스크 패턴(803A-2 및 803A-1)을 식각 마스크로 하여 패터닝될 수 있다.
몇몇 실시예에서, 실리콘 ARC(anti-reflective coating) 또는 비정질 탄소 층은, OPL(804) 대신 이용될 수 있다.
도 17a 및 도 17b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 11의 단계(1260)가 수행된 후, 도 8a 및 도 8b의 하드 마스크 패턴(801A 및 801B)이 형성될 수 있다.
단계(1260)에서, 하부 마스크 패턴(803A 및 803B)은, 하드 마스크 패턴(801A 및 801B)이 형성되는 동안, 부분적으로 제거될 수 있다. 이 때, 하부 마스크 패턴(803A 및 803B)의 두께는, 충분할 수 있다. 따라서, 하부 마스크 패턴(803A 및 803B)는, 하드 마스크 패턴(801A 및 801B)의 형성 과정에서, 완전히 제거되지 않을 수 있다.
몇몇 실시예에서, 도 1의 플래토 형상의 오버레이 마크(300)를 위한 하드 마스크 패턴(801A-2)은, 하드 마스크 층(801)의 패터닝 시 OPL(804) 및 제2 하부 마스크 패턴(803A-2)의 마스크 구조체 조합을 식각 마스크로 이용하여 형성될 수 있다.
이하에서, 도 18 내지 도 22를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다. 이하에서, 타겟 층(100)의 패터닝(도 6의 단계(1300))에 대해, 본 발명의 몇몇 실시예들에 따른 도 18 내지 도 22를 참조하여 설명한다.
도 18은 본 발명의 몇몇 실시예들에 따른 도 6의 단계(1300)의 타겟 층을 패터닝하는 것에 관한 순서도이다. 도 19 내지 도 22는, 본 발명의 몇몇 실시예들에 따른 오버레이 마크 영역 및 장치 영역의 단면도이다.
도 18을 참조하면, 타겟 층(100)의 패터닝은, 도 17a 및 도 17b의 하드 마스크 패턴(801A 및 801B)을 이용하여 수행될 수 있다.
도 19를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 18의 단계(1310)가 수행된 후, OPL(804)은 부분적으로 제거될 수 있다.
단계(1310)에서, OPL(804)의 두께는, 후속 단계(1320)에서 실질적으로 제거될 수 있을 정도로 감소될 수 있다. 몇몇 실시예에서, 단계(1310)는 생략될 수도 있다.
도 20을 참조하면, 본 발명의 몇몇 실시예들에 따른 도 18의 단계(1320)가 수행된 후, 도 1의 플래토 형상의 오버레이 마크(300) 및 핀 타입 구조체(200)가 형성될 수 있다.
단계(1320)에서, 예를 들어, RIE 공정을 포함하는 이방성 식각 공정은, 타겟 층(100)의 상부를 패터닝하여 핀 타입 구조체(200) 및 플래토 형상의 오버레이 마크(300)를 형성하도록 수행될 수 있다. 불필요한 핀 타입 구조체(805)는, 또한, 식각 공정 중 형성될 수 있다. 식각 공정에서, 하부 마스크 패턴(803A 및 803B) 및 OPL(804)은, 부분적으로 식각될 수 있다. 단계(132)가 수행된 후, 하부 마스크 패턴(803A 및 803B)은, 하드 마스크 패턴(801A 및 801B) 상에 남아있을 수 있다. 반면, OPL(804)은, 완전히 제거될 수 있다.
도 21은, 본 발명의 몇몇 실시예들에 따른 도 18의 단계(1330)가 수행된 후의 결과 구조체이다.
단계(1330)에서, OPL 애싱(ashing) 공정 및 클리닝 공정은, 도 20의 결과 구조체에 대해 수행될 수 있다. OPL 애싱 공정은, OPL(804)의 잔여물을 제거하기 위해 수행될 수 있다. 클리닝 공정은, 불화수소(HF) 클리닝 공정을 포함할 수 있다. 이 경우, 하부 마스크 패턴(803A 및 803B)은, 감소된 두께를 갖도록 부분적으로 제거될 수 있다.
몇몇 실시예에서, 장치 영역(1000A)의 하부 마스크 패턴(803B)은, 완전히 제거될 수 있다. 반면, 오버레이 마크 영역(1000B)의 하부 마스크 패턴(803A)은, 감소된 두께를 갖고 남아있을 수 있다.
도 22는, 본 발명의 몇몇 실시예들에 따른 도 6의 단계(1440)가 수행된 후의 결과 구조체이다.
단계(1440)에서, 오버레이 마크 영역(1000B)의 불필요한 핀 타입 구조체(805)는 제거될 수 있다. 몇몇 실시예에서, CMP(chemical-mechanical polishing) 공정은, 도 21의 하부 마스크 패턴(803A)을 제거하기 위해 수행될 수 있다.
이하에서, 도 23 내지 도 28b를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다. 이하에서, 도 23 내지 도 28b를 참조하여 하부 맨드렐 층(도 11의 단계(1220))의 패터닝에 대해 설명한다.
도 23은 본 발명의 몇몇 실시예들에 따른 도 11의 단계(1220)의 하부 맨드렐 층을 패터닝하는 것에 관한 순서도이다. 도 24는 본 발명의 몇몇 실시예들에 따른 장치 영역 및 오버레이 마크 영역의 단면도이다. 도 25a 내지 도 28a는, 본 발명의 몇몇 실시예들에 따른 장치 영역 및 오버레이 마크 영역의 평면도이다. 도 25b 내지 도 28b는 본 발명의 몇몇 실시예들에 따른 도 25a 내지 도 28a의 X-X'선을 따라 절단한, 장치 영역 및 오버레이 마크 영역의 단면도이다. 도 26c는, 본 발명의 몇몇 실시예들에 따른 도 26a 및 도 26b의 결과 구조체 상에, 예비 상부 마스크 층이 컨포말하게 형성된 것을 도시한 도면이다.
도 24를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 23의 단계(1222)가 수행된 후, 상부 맨드렐 층(806)은, 하부 맨드렐 층(802) 상에 형성될 수 있다.
하부 맨드렐 층(802)은, 하드 마스크 층(801) 상에 형성될 수 있다. 상부 맨드렐 층(806)은, 도 12의 결과 구조체 상에 형성될 수 있다. 몇몇 실시예에서, 하드 마스크 층(801)은, 타겟 층(100)의 패터닝을 위해, 하부 맨드렐 층(802) 및 상부 맨드렐 층(806)을 식각 마스크로 하여 패터닝될 수 있다. 몇몇 실시예에서, 상부 맨드렐 층(806)은, 비정질 탄소를 포함할 수 있다.
도 25a 및 도 25b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 23의 단계(1224)가 수행된 후, 상부 맨드렐(806A 및 806B)이 형성될 수 있다.
상부 맨드렐(806A 및 806B)은, 하부 맨드렐 층(802) 상에 형성될 수 있다. 장치 영역(1000A)에서, 상부 맨드렐(806B)은, 제2 방향(y축 방향)을 따라 연장될 수 있다. 오버레이 마크 영역(1000B)에서, 상부 맨드렐(806A)은, 제1 상부 맨드렐(806A-1)과 제2 상부 맨드렐(806A-2)을 포함할 수 있다.
제1 상부 맨드렐(806A-1)은, 고리 형상일 수 있다. 제2 상부 맨드렐(806A-2)은, 십자선 형상일 수 있다. 제1 상부 맨드렐(806A-1)은, 제2 상부 맨드렐(806A-2)을 감쌀 수 있다. 몇몇 실시예에서, 제2 상부 맨드렐(806A-2)은, 제1 상부 맨드렐(806A-1)의 중심부에 위치할 수 있다.
도 26a 및 도 26b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 23의 단계(1226)가 수행된 후, 상부 마스크 패턴(807A 및 807B)이 형성될 수 있다.
상부 마스크 패턴(807A 및 807B)은, 상부 맨드렐(806A 및 806B)의 측벽 상에 형성될 수 있다. 하부 맨드렐 층(802)은, 상부 마스크 패턴(807A 및 807B)을 통해 노출될 수 있다.
도 26c는, 도 26a 및 도 26b의 결과 구조체 상에 컨포말하게 형성된 예비 상부 마스크 층(807)을 도시한다.
예비 상부 마스크 층(807)의 두께는, 장치 영역(1000A)에서 두 개의 상부 맨드렐(806B) 사이의 갭을 완전히 채우지 않을 정도의 두께일 수 있다. 예비 상부 마스크 층(807)의 두께는, 오버레이 마크 영역(1000B)에서 두 개의 상부 맨드렐(806A-1 및 806A-2) 사이의 갭을 완전히 채우지 않을 정도의 두께일 수 있다.
몇몇 실시예에서, 예를 들어, RIE 공정을 포함하는 이방성 식각 공정은, 도 26c의 결과 구조체에 대해 수행될 수 있다. 이에 따라, 상부 마스크 패턴(807A 및 807B)을 형성하기 위해, 예비 상부 마스크 층(807)의 상부 및 하부는 제거될 수 있다. 따라서, 상부 마스크 패턴(807A 및 807B)은, 하부 맨드렐(806A 및 806B)의 측벽 상에 남아있을 수 있다.
도 27a 및 도 27b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 23의 단계(1227)가 수행된 후, 상부 맨드렐(806A 및 806B)은 제거될 수 있다. 식각 공정에서, 상부 맨드렐(806A 및 806B)는, 제거될 수 있다. 반면, 식각 공정에서, 상부 마스크 패턴(807A 및 807B)은 남아있을 수 있다.
도 28a 및 도 28b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 23의 단계(12280)가 수행된 후, 하부 맨드렐(802A 및 802B)이 형성될 수 있다.
RIE 공정을 포함하는 이방성 식각 공정을 이용한 식각 공정에서, 하부 맨드렐 층(802)은, 하부 맨드렐(802A 및 802B)로 패터닝될 수 있다. 장치 영역(1000A)에서, 하부 맨드렐(802B)은, 균일한 간격으로 서로 이격될 수 있다. 오버레이 마크 영역(1000B)에서, 하부 맨드렐(802A)은, 예를 들어, 서로 다른 간격(D21 및 D22)으로, 서로 이격되어 있을 수 있다.
몇몇 실시예에서, 하부 맨드렐(802A)은, 제1 하부 맨드렐(802A-1), 제2 하부 맨드렐(802A-2) 및 제3 하부 맨드렐(802A-3)을 포함할 수 있다. 도시의 편의를 위해, 도 13a 및 도 13b에서는, 제3 하부 맨드렐(802A-3)의 도시를 생략하였다.
제1 하부 맨드렐(802A-1) 및 제2 하부 맨드렐(802A-2)은, 제2 거리(D21)로 서로 이격되어 있을 수 있다. 제1 하부 맨드렐(802A-1) 및 제3 하부 맨드렐(802A-3)은, 제3 거리(D22)로 서로 이격될 수 있다.
몇몇 실시예에서, 상부 마스크 패턴(807A 및 807B)은, 도 13a 및 도 13b의 결과 구조체를 형성하기 위해 제거될 수 있다. 설명의 편의를 위해, 오버레이 마크 영역(1000B)의 최외곽 또는 제3 하부 맨드렐(802A-3)은, 도 13a 및 도 13b에서 생략되었다. 예를 들어, 도 13a 및 도 13b는, 두 개의 내측 하부 맨드렐(802A-1 및 802A-2)를 도시하는 도면일 수 있다. 오버레이 마크 영역(1000B)의 하부 맨드렐(802A-1 및 802A-3)은, 고리 형상이고, 중심이 같을 수 있다.
이하에서, 도 29 내지 도 34b를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다. 이하에서, 도 29 내지 도 34b를 참조하여, 상부 맨드렐 층(806)의 패터닝(도 23의 단계(1224))에 대해 설명한다.
도 29는 본 발명의 몇몇 실시예들에 따른 도 23의 단계(1224)의 상부 맨드렐 층을 패터닝하는 것에 대한 순서도이다. 도 30은 본 발명의 몇몇 실시예들에 따른 장치 영역 및 오버레이 마크 영역의 단면도이다. 도 31a 내지 도 34a는, 본 발명의 몇몇 실시예들에 따른 장치 영역 및 오버레이 마크 영역의 평면도이다. 도 31b 내지 도 34b는 본 발명의 몇몇 실시예들에 따른, 도 31a 내지 도 34a의 X-X'선을 따라 절단한, 장치 영역 및 오버레이 마크 영역의 단면도이다.
도 30을 참조하면, 본 발명의 몇몇 실시예들에 따른 도 29의 단계(1224-A) 내지 단계(1224-C)가 순차적으로 수행된 후, 상부 맨드렐 층(806) 상에 상부 OPL(902) 및 SiN 층(903)이 형성될 수 있다.
도 31a 및 도 31b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 29의 단계(1224-D)가 수행된 후, 포토 레지스트 패턴(904A 및 904B)가 형성될 수 있다.
포토 레지스트 패턴(904B)은, 장치 영역(1000A)에서, 제2 방향(y축 방향)을 따라 연장될 수 있다. 포토 레지스트 패턴(904A)은, 오버레이 마크 영역(1000B) 상에, 제1 포토 레지스트 패턴(904A-1) 및 제2 포토 레지스트 패턴(904A-2)을 포함할 수 있다.
제1 포토 레지스트 패턴(904A-1)은, 고리 형상일 수 있다. 제2 포토 레지스트 패턴(904A-2)은, 제1 포토 레지스트 패턴(904A-1)의 중앙 부분에 위치할 수 있다. 제1 포토 레지스트 패턴(904A-1) 및 제2 포토 레지스트 패턴(904A-2)은, 서로 이격될 수 있다.
포토 레지스트 층은, 포토 레지스트 물질을 포함할 수 있다. 포토 레지스트 층은, SiN 층(903) 상에 형성될 수 있다. 포토 레지스트 층은, 포토 리소그라피 공정을 이용하여, 포토 레지스트 패턴(904A 및 904B)으로 패터닝될 수 있다.
도 32a 및 도 32b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 29의 단계(1224-E)가 수행된 후, SiN 패턴(903A 및 903B) 및 상부 OPL 패턴(902A 및 902B)이 형성될 수 있다.
SiN 층(903) 및 상부 OPL(902)은, 포토 레지스트 패턴(904A 및 904B)을 통해 노출되는 영역을 식각하여 패터닝될 수 있다. SiN 층(903) 및 상부 OPL(902)이 패터닝되어, SiN 패턴(903A 및 903B) 및 상부 OPL 패턴(902A 및 902B)이 형성될 수 있다. 예를 들어, 포토 레지스트 패턴(904A 및 904B)의 패터닝된 구조체는, SiN 패턴(903A 및 903B) 및 상부 OPL 패턴(902A 및 902B)을 형성하기 위해, SiN 층(903) 및 상부 OPL(902)로 전사될 수 있다.
식각 공정은, 산화막(901)에 대한 식각 선택비를 갖는 상부 OPL(902) 및 SiN 층(903)의 에천트를 이용할 수 있다. 식각 공정에서, 포토 레지스트 패턴(904A 및 904B)은 제거될 수 있다. 몇몇 실시예에서, 포토 레지스트 패턴(904A 및 904B)은, 부분적으로 제거될 수도 있다.
도 33a 및 도 33b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 29의 단계(1224-F)가 수행된 후, 산화물 패턴(901A 및 901B)이 형성될 수 있다.
산화막(901)은, SiN 패턴(903A 및 903B) 및 상부 OPL 패턴(902A 및 902B)에 의해 노출된 영역을 식각함으로써 패터닝될 수 있다. 산화막(901)이 패터닝됨에 따라, 산화물 패턴(901A 및 901B)이 형성될 수 있다.
식각 공정은, 상부 맨드렐 층(806)에 대해 식각 선택비를 갖는, 산화막(901)의 에천트를 이용할 수 있다. 식각 공정에서, SiN 패턴(903A 및 903B)은 제거될 수 있다. 몇몇 실시예에서, SiN 패턴(903A 및 903B)은, 부분적으로 제거될 수 있다.
도 34a 및 도 34b를 참조하면, 본 발명의 몇몇 실시예들에 따른 도 29의 단계(1224-G)가 수행된 후, 상부 맨드렐(806A 및 806B)가 형성될 수 있다.
상부 맨드렐 층(806)은, 하부 맨드렐 층(802) 상에 형성될 수 있다. 상부 맨드렐 층(806)은, 산화물 패턴(901A 및 901B)에 의해 노출된 영역을 식각함으로써 패터닝될 수 있다. 상부 맨드렐 층(806)이 패터닝됨에 따라, 상부 맨드렐(806A 및 806B)가 형성될 수 있다.
식각 공정은, 하부 맨드렐 층(802)에 대해 식각 선택비를 갖는, 상부 맨드렐 층(806)의 에천트를 이용할 수 있다. 몇몇 실시예에서, 산화물 패턴(901A 및 901B)은, 제거되어, 예를 들어, 도 25a 및 도 25b에 도시된 바와 같이, 상부 맨드렐 층(806)이 상부 맨드렐(806A 및 806B)로 패터닝될 수 있다.
몇몇 실시예에서, 도 1의 오버레이 마크(300) 및 핀 타입 구조체(200)의 형성은, 도 2, 도 6(도 2의 단계(1000)), 도 11(도 6의 단계(1200)), 도 18(도 6의 단계(1300)), 도 23(도 11의 단계(1220)), 및 도 29(도 23의 단계(1224))의 순서도의 예시적인 실시예들에 따라 형성될 수 있다.
이하에서, 도 35를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 반도체 모듈에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 35는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한 도면이다.
도 35를 참조하면, 반도체 모듈(500)은, 본 발명의 몇몇 실시예들에 따른 반도체 장치(530)를 포함할 수 있다. 반도체 장치(530)는, 반도체 모듈 기판(510) 상에 실장될 수 있다. 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 실장되는 마이크로프로세서(520)를 더 포함할 수 있다. 입/출력 터미널(540)은, 반도체 모듈 기판(510)의 적어도 한 측에 배치될 수 있다. 반도체 모듈(500)은, 메모리 카드 또는 SSD에 포함될 수 있다. 몇몇 실시예에서, 마이크로프로세서(520)는, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
이하에서, 도 36을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 전자 장치에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 36은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 36을 참조하면, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치는, 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은, 바디(610), 마이크로프로세서(620), 전원 공급 장치(630), 기능부(640) 및 디스플레이 제어부(650)를 포함할 수 있다. 바디(610)는, 인쇄회로기판(PCB) 등을 포함하는 마더 보드 또는 시스템 보드를 포함할 수 있다. 마이크로프로세서(620), 전원 공급 장치(630), 기능부(640) 및 디스플레이 제어부(650)는, 바디(610) 상에 배치되거나 실장될 수 있다.
디스플레이부(660)는, 바디(610)의 상면 상에 배치되거나, 바디(610)의 바깥 쪽에 배치될 수 있다. 예를 들어, 디스플레이부(660)는, 바디(610)의 표면에 배치되어, 디스플레이 제어부(650)에 의해 처리된 이미지를 표시할 수 있다. 전원 공급 장치(630)는, 외부 전원 공급기로부터 일정한 전압을 공급받고, 마이크로프로세서(620), 기능부(640), 디스플레이 제어부(650) 등에 전원을 공급하기 위한 다양한 전압 레벨을 생성할 수 있다. 마이크로프로세서(620)는, 기능부(640) 및 디스플레이부(660)를 제어하기 위해, 전원 공급 장치(630)로부터 전압을 공급받을 수 있다.
기능부(640)는, 전자 시스템(600)의 다양한 기능을 수행할 수 있다. 예를 들어, 전자 시스템(600)이 휴대폰 등과 같은 모바일 전자 제품인 경우, 기능부(640)는 외부 장치(670)와의 통신을 통해, 다이어링, 디스플레이부(660)로의 비디오 출력, 또는 스피커로의 음성 출력과 같은 무선 통신 기능을 수행하기 위한 다양한 구성요소들을 포함할 수 있다. 또한, 전자 시스템(600)이 카메라를 포함하는 경우, 이는 이미지 프로세서로 기능할 수 있다. 몇몇 실시예에서, 전자 시스템(600)이 저장 공간을 확장하기 위해 메모리 카드와 연결된 경우, 기능부(640)는 메모리 카드 컨트롤러로 기능할 수 있다. 기능부(640)는, 유선 또는 무선 통신부(680)를 통해, 외부 장치(670)와 신호를 교환할 수 있다. 나아가, 전자 시스템(600)이 기능 확장을 위해 USB를 요구하는 경우, 기능부(640)는 인터페이스 컨트롤러로 기능할 수 있다. 기능부(640)는, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
이하에서, 도 37을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 전자 장치에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 37은 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 37을 참조하면, 전자 시스템(700)은, 모바일 장치 또는 컴퓨터에 포함될 수 있다. 예를 들어, 전자 장치(700)는, 버스(720)를 이용해 데이터 통신을 수행하는, 메모리 시스템(712), 마이크로프로세서(714), RAM(716) 및 사용자 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는, 전자 시스템(700)을 프로그램 및 제어할 수 있다. RAM(716)은, 마이크로프로세서(714)의 선택적 메모리로 이용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 RAM(716)은, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
마이크로프로세서(714), RAM(716) 및/또는 다른 구성요소들은, 단일 패키지 내에 조립될 수 있다. 사용자 인터페이스(718)는, 전자 시스템(700)에 데이터를 입력하거나, 전자 시스템(700)으로부터 데이터를 출력하는 데에 이용될 수 있다. 메모리 시스템(712)은, 마이크로프로세서(714)의 선택적 코드, 마이크로프로세서(714)에 의해 처리된 데이터 또는, 외부로부터 수신받은 데이터를 저장할 수 있다. 메모리 시스템(712)은, 컨트롤러 및 메모리를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1000A: 장치 영역 1000B: 오버레이 마크 영역
200: 핀 타입 구조체 100: 타겟 층
300: 오버레이 마크 300A: 평평한 상면
300B: 에지 경계 400: 외부 영역
500: 게이트 전극 층 801: 하드 마스크 층
801A: 오버레이 마스크 패턴 801B: 하드 마스크 패턴

Claims (20)

  1. 타겟 층을 형성하고,
    상기 타겟 층 상에 하드 마스크 층을 형성하고,
    상기 하드 마스크 층을 패터닝하여, 제1 마스크 패턴 및 플래토 형상의 마스크 패턴(plateau-shaped mask pattern)을 포함하는 오버레이 마스크 패턴을 형성하되, 상기 제1 마스크 패턴은 상기 플래토 형상의 마스크 패턴을 둘러싸고, 상기 제1 마스크 패턴은, 상기 플래토 형상의 마스크 패턴으로부터 이격되어 있고,
    상기 오버레이 마스크 패턴을 이용하여 상기 타겟 층을 패터닝하여, 플래토 형상의 오버레이 마크 및 불필요한 핀(redundant fin)을 형성하고,
    상기 불필요한 핀을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 불필요한 핀은, 상기 제1 마스크 패턴을 이용하여 패터닝되고,
    상기 플래토 형상의 오버레이 마크는, 상기 플래토 형상의 마스크 패턴을 이용하여 패터닝되는 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 하드 마스크 층은, 실리콘 나이트라이드(silicon nitride)를 포함하고,
    상기 타겟 층은, 실리콘과 SixGe1 -x 중 어느 하나를 포함하되, x는 1 보다 작은 양의 실수인 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 하드 마스크 층을 패터닝하기 전에, 상기 하드 마스크 층 상에 하부 맨드렐(mandrel)을 형성하는 것을 더 포함하고,
    상기 하부 맨드렐을 형성하는 것은,
    상기 하드 마스크 층 상에 하부 맨드렐 층을 형성하고,
    상기 하부 맨드렐 층을 패터닝하여, 제1 하부 맨드렐 및 제2 하부 맨드렐을 포함하는 상기 하부 맨드렐을 형성하는 것을 포함하고,
    상기 제1 하부 맨드렐 및 상기 제2 하부 맨드렐은, 고리 형상(ring shaped) 및 중심이 같고(concentric),
    제1 갭(gap)은 상기 제1 하부 맨드렐과 상기 제2 하부 맨드렐 사이에 형성되고,
    상기 제2 하부 맨드렐은, 상기 제1 하부 맨드렐 내에 형성되고, 제1 간격으로 서로 이격되는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 하부 맨드렐 층을 패터닝하기 전에, 상기 하부 맨드렐 층 상에 상부 맨드렐을 형성하는 것을 더 포함하고,
    상기 상부 맨드렐을 형성하는 것은,
    상기 하부 맨드렐 층 상에 상부 맨드렐 층을 형성하고,
    상기 상부 맨드렐 층을 패터닝하여, 제1 상부 맨드렐 및 제2 상부 맨드렐을 포함하는 상기 상부 맨드렐을 형성하는 것을 포함하고,
    상기 제1 상부 맨드렐은 고리 형상이고,
    상기 제2 상부 맨드렐은 십자선 형상(cross-hair shaped)이고,
    상기 제1 상부 맨드렐은 상기 제2 상부 맨드렐을 둘러싸고,
    상기 제1 상부 맨드렐 및 상기 제2 상부 맨드렐은 중심이 같고,
    상기 제1 상부 맨드렐 및 상기 제2 상부 맨드렐 사이에 제2 갭이 형성되는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 제2 갭을 채우지 않고, 상기 제1 상부 맨드렐 및 상기 제2 상부 맨드렐을 컨포멀하게(conformally) 덮는 상부 마스크 층을 형성하고,
    상기 상부 마스크 층에 대해 이방성 식각 공정을 수행하여, 복수의 상부 마스크 패턴을 형성하되, 상기 복수의 상부 마스크 패턴 각각은, 상기 제1 상부 맨드렐 및 상기 제2 상부 맨드렐 각각의 측벽 상에 배치되고,
    상기 이방성 식각 공정의 수행 후, 상기 제1 상부 맨드렐 및 상기 제2 상부 맨드렐을 제거하는 것을 더 포함하고,
    상기 복수의 상부 마스크 패턴 각각은, 서로 이격되고,
    상기 하부 맨드렐 층을 패터닝하는 것은, 상기 복수의 상부 마스크 패턴을 이용하여 수행되는 것인 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 상부 맨드렐 층은, 비정질 탄소를 포함하는 반도체 장치 제조 방법.
  8. 제 4항에 있어서,
    상기 하부 맨드렐 층은, 실리콘을 포함하는 반도체 장치 제조 방법.
  9. 제 4항에 있어서,
    상기 제1 하부 맨드렐 및 상기 제2 하부 맨드렐 상에, 상기 제1 갭을 채우도록, 하부 마스크 층을 형성하고,
    상기 하부 마스크 층에 대해 이방성 식각 공정을 수행하여, 제1 하부 마스크 패턴, 제2 하부 마스크 패턴 및 제3 마스크 패턴을 포함하는 하부 마스크 패턴을 형성하고,
    상기 하부 맨드렐을 제거하는 것을 더 포함하고,
    상기 제2 하부 마스크 패턴은, 상기 제1 갭 내에 위치하여, 상기 제1 갭을 채우고,
    상기 제1 하부 마스크 패턴은, 상기 제1 하부 맨드렐의 외측벽 상에 형성되고,
    상기 제3 하부 마스크 패턴은, 상기 제2 하부 맨드렐의 내측벽 상에 형성되고,
    상기 제1 하부 마스크 패턴, 상기 제2 하부 마스크 패턴 및 상기 제3 하부 마스크 패턴은, 서로 이격되는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 하부 마스크 패턴, 상기 제2 하부 마스크 패턴 및 상기 제3 하부 마스크 패턴은, 고리 형상이고, 중심이 같고(concentric),
    상기 제2 하부 마스크 패턴은, 상기 제1 하부 마스크 패턴 및 상기 제3 하부 마스크 패턴 사이에 형성되는 반도체 장치 제조 방법.
  11. 제 9항에 있어서,
    상기 하부 마스크 층은, 실리콘 산화물(silicon oxide)을 포함하는 반도체 장치 제조 방법.
  12. 제 9항에 있어서,
    상기 제3 하부 마스크 패턴을 완전히 덮고, 상기 제2 하부 마스크 패턴은 부분적으로 덮도록, OPL(organic planarizing layer)을 형성하는 것을 더 포함하고,
    상기 OPL의 측벽은, 상기 제2 하부 마스크 패턴의 상면 상에 형성되고,
    상기 OPL은 제1 두께를 갖는 반도체 장치 제조 방법.
  13. 제 9항에 있어서,
    상기 하드 마스크 층을 패터닝하는 것은, 상기 제1 하부 마스크 패턴, 상기 제2 하부 마스크 패턴 및 상기 OPL을 식각 마스크로 하는 식각 공정에 의해 수행되고,
    상기 제1 하부 마스크 패턴은, 상기 제1 마스크 패턴을 형성하기 위해 이용되고,
    상기 제2 하부 마스크 패턴 및 상기 OPL은, 상기 플래토 형상의 마스크 패턴을 형성하기 위해 이용되는 반도체 장치 제조 방법.
  14. 제 1항에 있어서,
    상기 불필요한 핀의 상면 및 상기 플래토 형상의 오버레이 마스크의 상면은, 동일 평면 상에 있는 반도체 장치 제조 방법.
  15. 플래토 형상의 오버레이 마크 및 복수의 액티브 핀으로 패터닝 될 타겟 층을 형성하고,
    상기 타겟 층 상에 하드 마스크 층을 형성하고,
    상기 하드 마스크 층 상에 실리콘 층을 형성하고,
    상기 실리콘 층을 패터닝하여, 복수의 선 형상의 실리콘 패턴, 제1 고리 형상의 실리콘 패턴 및 제2 고리 형상의 실리콘 패턴을 형성하되, 상기 복수의 선 형상 실리콘 패턴은, 제1 거리로 서로 이격되어 있고, 상기 제1 고리 형상의 실리콘 패턴은, 상기 제1 거리 보다 작은 제2 거리로, 상기 제2 고리 형상의 실리콘 패턴과 이격되어 있고,
    상기 복수의 선 형상의 실리콘 패턴, 상기 제1 고리 형상의 실리콘 패턴 및 상기 제2 고리 형상의 실리콘 패턴 상에, 상기 제1 고리 형상의 실리콘 패턴과 상기 제2 고리 형상의 실리콘 패턴 사이에 형성되는 갭을 채우도록 산화막을 형성하고,
    상기 산화막에 대해 이방성 식각 공정을 수행하여, 복수의 선 형상의 산화물 패턴, 제1 고리 형상의 산화물 패턴, 제2 고리 형상의 산화물 패턴 및 제3 고리 형상의 산화물 패턴을 형성하되, 상기 복수의 선 형상의 산화물 패턴 각각은 상기 복수의 선 형상의 실리콘 패턴 각각의 측벽 상에 형성되고, 상기 제1 고리 형상의 산화물 패턴은 상기 제1 고리 형상의 실리콘 패턴의 외측벽 상에 형성되고, 상기 제2 고리 형상의 산화물 패턴은 상기 제1 고리 형상의 실리콘 패턴의 내측벽 및 상기 제2 고리 형상의 실리콘 패턴의 외측벽 사이에 형성되고 상기 제1 고리 형상의 실리콘 패턴과 상기 제2 고리 형상의 실리콘 패턴 사이에 형성되는 갭을 채우고, 상기 제3 고리 형상의 산화물 패턴은 상기 제2 고리 형상의 실리콘 패턴의 내측벽 상에 형성되고,
    상기 복수의 선 형상의 실리콘 패턴, 상기 제1 고리 형상의 실리콘 패턴 및 상기 제2 고리 형상의 실리콘 패턴을 제거하고,
    제1 두께를 갖는 OPL을 형성하되, 상기 OPL의 측벽이 상기 제2 고리 형상의 산화물 패턴의 상면 상에 위치하도록 형성하고,
    상기 복수의 선 형상의 산화물 패턴을 이용하여 상기 하드 마스크 층을 패터닝 하여 복수의 선 형상의 마스크 패턴을 형성하고,
    상기 OPL 및 상기 제2 고리 형상의 산화물 패턴을 이용하여 상기 하드 마스크 층을 패터닝하여, 플래토 형상의 마스크 패턴을 형성하고,
    상기 복수의 선 형상의 마스크 패턴 및 상기 플래토 형상의 마스크 패턴을 이용하여 상기 타겟 층을 패터닝하는 것을 포함하고,
    상기 복수의 선 형상의 마스크 패턴 및 상기 플래토 형상의 마스크 패턴을 이용하여 상기 타겟 층을 패터닝하여, 상기 복수의 액티브 핀이 상기 복수의 선 형상의 마스크 패턴 아래에 형성되고, 상기 플래토 형상의 오버레이 마크는, 상기 OPL 및 상기 제2 고리 형상의 산화물 패턴 아래에 형성되는 반도체 장치 제조 방법.
  16. 기판 상에, 장치 영역과 오버레이 마크 영역을 포함하는 타겟 층을 형성하고,
    상기 장치 영역 및 상기 오버레이 마크 영역을 식각하여, 상기 장치 영역 내의 복수의 액티브 핀 및 상기 오버레이 마크 영역 내의 플래토 형상의 오버레이 마크를 형성하고,
    상기 복수의 액티브 핀 상에 금속 층을 형성하고,
    상기 플래토 형상의 오버레이 마크를 이용하여, 상기 복수의 액티브 핀에 포토 마스크를 정렬시키는 것을 포함하고,
    상기 포토 마스크는, 상기 금속 층을 패터닝하여 복수의 게이트 전극을 형성하는 데에 이용되는 반도체 장치 제조 방법.
  17. 제 16항에 있어서,
    상기 타겟 층 상에 하드 마스크 층을 형성하고,
    상기 하드 마스크 층 상에, 복수의 제1 하부 맨드렐, 제2 하부 맨드렐 및 제3 하부 맨드렐을 포함하는 복수의 하부 맨드렐을 형성하되, 상기 복수의 제1 하부 맨드렐은 상기 장치 영역 상에 형성되고 선 형상을 갖고, 상기 제2 하부 맨드렐 및 상기 제3 하부 맨드렐은 상기 오버레이 마크 영역 상에 형성되고 고리 형상을 갖고,
    복수의 제1 하부 마스크 패턴, 제2 하부 마스크 패턴, 제3 하부 마스크 패턴 및 제4 하부 마스크 패턴을 포함하는 복수의 하부 마스크 패턴을 형성하는 것을 더 포함하고,
    상기 제1 하부 마스크 패턴은, 상기 제1 하부 맨드렐의 측벽 상에 형성되고,
    상기 제2 하부 마스크 패턴은, 상기 제2 하부 맨드렐의 외측벽 상에 형성되고,
    상기 제3 하부 마스크 패턴은, 상기 제2 하부 맨드렐의 내측벽과 상기 제3 하부 맨드렐의 외측벽 사이에 형성되고,
    상기 제4 하부 마스크 패턴은, 상기 제3 하부 맨드렐의 내측벽 상에 형성되고,
    상기 제3 하부 마스크 패턴의 두께는, 상기 제2 하부 마스크 패턴의 두께의 두 배인 반도체 장치 제조 방법.
  18. 제 17항에 있어서,
    상기 복수의 하부 마스크 패턴을 형성한 후,
    상기 복수의 하부 맨드렐을 제거하고,
    상기 제4 하부 마스크 패턴을 완전히 덮고, 상기 제3 하부 마스크 패턴을 부분적으로 덮고, 상기 제2 하부 마스크 패턴 및 상기 제1 하부 마스크 패턴은 노출시키는, OPL(organic planarizing layer)을 형성하는 것을 더 포함하고,
    상기 OPL의 측벽은, 상기 제2 하부 마스크 패턴의 상면 상에 형성되는 반도체 장치 제조 방법.
  19. 제 18항에 있어서,
    상기 복수의 하부 마스크 패턴 및 상기 OPL을 이용하여 상기 하드 마스크 층을 패터닝하여, 상기 장치 영역 상에 복수의 핀 마스크 패턴 및 상기 오버레이 마크 영역 상에 플래토 형상의 오버레이 마크 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  20. 제 19항에 있어서,
    상기 복수의 핀 마스크 패턴은, 상기 복수의 제1 하부 마스크 패턴을 이용하여 형성되고,
    상기 플래토 형상의 오버레이 마크 패턴은, 상기 제3 하부 마스크 패턴 및 상기 OPL을 이용하여 형성되는 반도체 장치 제조 방법.
KR1020160102691A 2015-10-28 2016-08-12 반도체 장치의 제조 방법 KR102633806B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562247243P 2015-10-28 2015-10-28
US62/247,243 2015-10-28
US15/184,315 2016-06-16
US15/184,315 US9812364B2 (en) 2015-10-28 2016-06-16 Method of fabricating semiconductor device with an overlay mask pattern

Publications (2)

Publication Number Publication Date
KR20170049374A true KR20170049374A (ko) 2017-05-10
KR102633806B1 KR102633806B1 (ko) 2024-02-02

Family

ID=58637362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160102691A KR102633806B1 (ko) 2015-10-28 2016-08-12 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (1) US9812364B2 (ko)
KR (1) KR102633806B1 (ko)
CN (1) CN107026074B (ko)
TW (1) TWI711113B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833157B2 (en) 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
CN108615719B (zh) * 2018-05-04 2020-07-17 长江存储科技有限责任公司 半导体器件的对准方法
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法
US11177177B2 (en) 2018-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of manufacture
DE102019130911A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und herstellungsverfahren
CN112542385A (zh) * 2019-09-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112670245B (zh) * 2019-10-15 2022-07-05 长鑫存储技术有限公司 半导体元件的制作方法
CN111477610B (zh) * 2020-04-21 2022-07-12 錼创显示科技股份有限公司 对准结构
TWI736226B (zh) * 2020-04-21 2021-08-11 錼創顯示科技股份有限公司 對位結構
TWI825729B (zh) * 2022-03-01 2023-12-11 南亞科技股份有限公司 具有疊置標記結構的半導體元件結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070077384A (ko) * 2006-01-23 2007-07-26 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20080006941A (ko) * 2006-07-14 2008-01-17 주식회사 하이닉스반도체 반도체 소자의 노광마스크 및 반도체소자의 형성방법
KR20130054107A (ko) * 2011-11-16 2013-05-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반전 톤 ｓｔｉ 형성
KR20140002739A (ko) * 2011-03-23 2014-01-08 인터내셔널 비지네스 머신즈 코포레이션 개선된 측벽 이미지 전사 프로세스
US20150072527A1 (en) * 2012-02-09 2015-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for fin-like field-effect transistor (finfet) devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2985589A (en) * 1957-05-22 1961-05-23 Universal Oil Prod Co Continuous sorption process employing fixed bed of sorbent and moving inlets and outlets
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
KR20090001078A (ko) 2007-06-29 2009-01-08 주식회사 하이닉스반도체 반도체 소자의 얼라인먼트 키 형성 방법
KR20090044409A (ko) 2007-10-31 2009-05-07 주식회사 하이닉스반도체 스페이서 패터닝을 이용한 패턴 형성방법
KR100934831B1 (ko) 2008-05-29 2009-12-31 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR101515907B1 (ko) 2008-10-23 2015-04-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR101618749B1 (ko) 2009-02-27 2016-05-09 삼성전자주식회사 반도체 소자의 패턴 형성 방법
JP2011176150A (ja) 2010-02-24 2011-09-08 Elpida Memory Inc 半導体装置の製造方法
KR20120062385A (ko) 2010-12-06 2012-06-14 에스케이하이닉스 주식회사 반도체 메모리 소자의 형성방법
US8461053B2 (en) 2010-12-17 2013-06-11 Spansion Llc Self-aligned NAND flash select-gate wordlines for spacer double patterning
US8822343B2 (en) * 2012-09-04 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced FinFET process overlay mark
US9275890B2 (en) 2013-03-15 2016-03-01 Globalfoundries Inc. Methods of forming alignment marks and overlay marks on integrated circuit products employing FinFET devices and the resulting alignment/overlay mark
CN103681356A (zh) * 2013-12-27 2014-03-26 上海集成电路研发中心有限公司 以碳纳米管为掩膜制备FinFET的方法
CN104157574B (zh) * 2014-07-31 2018-06-05 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构线顶端切断方法
US9620607B2 (en) * 2014-12-04 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around device structure and Fin field effect transistor (FinFET) device structure
US9379017B1 (en) * 2015-01-12 2016-06-28 Globalfoundries Inc. Method of forming a semiconductor structure including a plurality of fins and an alignment/overlay mark

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070077384A (ko) * 2006-01-23 2007-07-26 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20080006941A (ko) * 2006-07-14 2008-01-17 주식회사 하이닉스반도체 반도체 소자의 노광마스크 및 반도체소자의 형성방법
KR20140002739A (ko) * 2011-03-23 2014-01-08 인터내셔널 비지네스 머신즈 코포레이션 개선된 측벽 이미지 전사 프로세스
KR20130054107A (ko) * 2011-11-16 2013-05-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반전 톤 ｓｔｉ 형성
US20150072527A1 (en) * 2012-02-09 2015-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for fin-like field-effect transistor (finfet) devices

Also Published As

Publication number Publication date
US9812364B2 (en) 2017-11-07
TWI711113B (zh) 2020-11-21
CN107026074B (zh) 2021-07-13
TW201715639A (zh) 2017-05-01
US20170125300A1 (en) 2017-05-04
CN107026074A (zh) 2017-08-08
KR102633806B1 (ko) 2024-02-02

Similar Documents

Publication Publication Date Title
KR102633806B1 (ko) 반도체 장치의 제조 방법
US20220157619A1 (en) Textile patterning for subtractively-patterned self-aligned interconnects, plugs, and vias
KR102037874B1 (ko) 반도체 소자의 홀 패턴들을 형성하는 방법
US9640659B2 (en) Methods of fabricating semiconductor devices including hard mask patterning
US9558956B2 (en) Method for fabricating semiconductor device
US9508551B2 (en) Method of fabricating a semiconductor device and a semiconductor device fabricated by the method
US20160043001A1 (en) Fine patterning methods and methods of fabricating semiconductor devices using the same
US9559192B1 (en) Method of fabricating semiconductor device
US9786552B2 (en) Methods of forming fine patterns including pad portion and line portion
US9831119B2 (en) Semiconductor device and method of fabricating the same
KR102411678B1 (ko) 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
US9378973B1 (en) Method of using sidewall image transfer process to form fin-shaped structures
CN109003937B (zh) 半导体存储器件的制作方法
US9184059B2 (en) Method for increasing pattern density
US10522366B2 (en) Method of fabricating semiconductor device
US8252655B2 (en) Method of forming semiconductor cell structure, method of forming semiconductor device including the semiconductor cell structure, and method of forming semiconductor module including the semiconductor device
KR102323660B1 (ko) 반도체 소자 제조 방법
KR102140952B1 (ko) 반도체 소자의 패턴 형성 방법
US10910231B2 (en) Method of fabricating semiconductor device
US20130102123A1 (en) Method for fabricating single-sided buried strap in a semiconductor device
KR20170030293A (ko) 미세 패턴 형성 방법
TW201608673A (zh) 一種製作半導體元件的方法
KR20110001259A (ko) 반도체 소자의 형성 방법
KR20100074620A (ko) 반도체 소자의 패턴 형성 방법
KR20110012516A (ko) 반도체의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant