CN107026074A - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN107026074A
CN107026074A CN201610915853.7A CN201610915853A CN107026074A CN 107026074 A CN107026074 A CN 107026074A CN 201610915853 A CN201610915853 A CN 201610915853A CN 107026074 A CN107026074 A CN 107026074A
Authority
CN
China
Prior art keywords
layer
pattern
mask pattern
core
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610915853.7A
Other languages
English (en)
Other versions
CN107026074B (zh
Inventor
金钟寿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107026074A publication Critical patent/CN107026074A/zh
Application granted granted Critical
Publication of CN107026074B publication Critical patent/CN107026074B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/682—Mask-wafer alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开涉及制造半导体器件的方法。一种制造半导体器件的方法被提供如下。目标层被形成。硬掩模层形成在目标层上。硬掩模层被图案化以形成包括第一掩模图案和台地形掩模图案的叠加掩模图案。第一掩模图案围绕台地形掩模图案。第一掩模图案与台地形掩模图案间隔开。目标层利用叠加掩模图案被图案化，以形成冗余鳍和台地形叠加标记。冗余鳍被去除。

Description

制造半导体器件的方法
技术领域
本发明构思的示例实施方式涉及制造半导体器件的方法。
背景技术
半导体器件由多层结构形成。在半导体器件的制造中，每个层状结构将与它之前的层状结构对准。每个层状结构利用光掩模形成。光掩模的图案被转移到目标层以在目标层中形成层状结构。层状结构利用位于其之前的层状结构内的叠加标记(overlay mark)与其之前的层状结构对准。
如果由于叠加标记的差的图像质量光掩模未被恰当对准，则层状结构不能与它之前的层状结构正确地对准。这能导致器件故障或低器件性能。由于半导体持续在尺寸上收缩，所以对叠加标记的高图像质量的需求变得更加迫切。
发明内容
根据本发明构思的一示例实施方式，一种制造半导体器件的方法被如下提供。目标层被形成。硬掩模层形成在目标层上。硬掩模层被图案化以形成包括第一掩模图案和台地形掩模图案的叠加掩模图案。第一掩模图案围绕台地形掩模图案。第一掩模图案与台地形掩模图案间隔开。目标层利用叠加掩模图案被图案化从而形成冗余鳍以及台地形叠加标记。冗余鳍被去除。
根据本发明构思的一示例实施方式，一种形成半导体器件的方法被如下提供。将要被图案化为台地形叠加标记和多个有源鳍的目标层被形成。硬掩模层被形成在目标层上。硅层被形成在硬掩模层上。硅层被图案化从而形成多个线形硅图案以及第一环形硅图案和第二环形硅图案。线形硅图案以第一距离彼此间隔开，并且第一环形硅图案以小于第一距离的第二距离与第二环形硅图案间隔开。氧化物层被形成在线形硅图案、第一环形硅图案和第二环形硅图案上，使得氧化物层完全填充第一环形硅图案和第二环形硅图案之间的间隙。各向异性蚀刻工艺对氧化物层执行从而形成多个线形氧化物图案、以及第一环形氧化物图案、第二环形氧化物图案和第三环形氧化物图案。线形氧化物图案被形成在线形硅图案的侧壁上。第一环形氧化物图案被形成在第一环形硅图案的外部侧壁上。第二环形氧化物图案被形成在第一环形硅图案的内部侧壁和第二环形硅图案的外部侧壁之间并且完全填充第一环形硅图案和第二环形硅图案之间的间隙。第三环形氧化物图案被形成在第二环形硅图案的内部侧壁上。线形硅图案、第一环形硅图案和第二环形硅图案被去除。有机平坦化层(OPL)被形成，使得OPL的侧壁位于第二环形氧化物图案的上表面上。OPL具有第一厚度。硬掩模层利用线形氧化物图案以及OPL和第二环形氧化物图案的组合结构被图案化以分别形成多个线形掩模图案和形成台地形掩模图案。目标层利用线形掩模图案和台地形掩模图案被图案化，使得有源鳍在线形掩模图案下方形成，以及台地形叠加标记在台地形掩模图案下方形成。
根据本发明构思的一示例实施方式，一种形成半导体器件的方法被如下提供。目标层被形成在衬底上。目标层具有器件区域和叠加标记区域。器件区域和叠加标记区域被蚀刻从而分别形成多个有源鳍和形成台地形叠加标记。金属层被形成在有源鳍上。光掩模利用台地形叠加标记与有源鳍对准。光掩模被用来图案化金属层以形成多个栅电极。
附图说明
通过参考附图详细描述本发明构思的示例实施方式，本发明构思的这些及其它特征将变得更加明显，其中：
图1示出根据本发明构思的一示例实施方式的半导体器件的器件区域和叠加标记区域的透视图；
图2是根据本发明构思的一示例实施方式的制造器件区域和叠加标记区域的流程图；
图3到5示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的透视图；
图6示出根据本发明构思的一示例实施方式的在制造FinFET的鳍型结构的工艺中形成台地形叠加标记的流程图；
图7示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的剖视图；
图8A到10A示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的俯视图；
图8B到10B示出根据本发明构思的一示例实施方式的沿图8A到10A的线X-X'截取的器件区域和叠加标记区域的剖视图；
图11示出根据本发明构思的一示例实施方式的图6的步骤1200的图案化硬掩模层以形成掩模图案和台地形掩模图案的流程图；
图12示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的剖视图；
图13A到17A示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的俯视图；
图13B到17B示出根据本发明构思的一示例实施方式的沿图13A到17A的线X-X'截取的器件区域和叠加标记区域的剖视图；
图14C示出根据本发明构思的一示例实施方式的保形地形成在图13A和13B的所得结构上的初始下部掩模层；
图18示出图6的步骤1300的图案化目标层的流程图；
图19到22示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的剖视图；
图23示出根据本发明构思的一示例实施方式的图11的步骤1220的图案化下部型芯层的流程图；
图24示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的剖视图；
图25A到28A示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的俯视图；
图25B到28B示出根据本发明构思的一示例实施方式的沿图25A到28A的线X-X'截取的器件区域和叠加标记区域的剖视图；
图26C示出根据本发明构思的一示例实施方式的被保形地形成在图26A和26B的所得结构上的初始上部掩模层；
图29示出根据本发明构思的一示例实施方式的图23的步骤1224的图案化上部型芯层的流程图；
图30示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的剖视图；
图31A到34A示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的俯视图；
图31B到34B示出根据本发明构思的一示例实施方式的沿图31A到34A的线X-X'截取的器件区域和叠加标记区域的剖视图；
图35是具有根据本发明构思的一示例实施方式制造的半导体器件的半导体模块；
图36是具有根据本发明构思的一示例实施方式的半导体器件的电子系统的框图；以及
图37是具有根据本发明构思的一示例实施方式制造的半导体器件的电子系统的框图。
将理解，为了图示的简明和清晰，图中示出的元件不必需按比例绘制。例如，为了清晰，一些元件的尺寸相对于其它元件被夸大。此外，在被认为适当的情况下，附图标记在图中已经被重复以标出相应或相似的元件。
尽管一些剖视图(们)的相应俯视图和/或透视图可以不被示出，但是此处示出的器件结构的剖视图(们)为如同在俯视图中示出那样沿两个不同方向和/或如同在透视图中示出那样在三个不同方向上延伸的多个器件结构提供支持。所述两个不同方向可以彼此正交或可以不彼此正交。所述三个不同方向可以包括第三方向，该第三方向可以与所述两个不同方向正交。所述多个器件结构可以被集成到同一电子器件中。例如，当一器件结构(例如存储单元结构或晶体管结构)在剖视图中示出时，电子器件可以包括多个所述器件结构(例如存储单元结构或晶体管结构)，如同被所述电子器件的俯视图示出那样。所述多个器件结构可以布置成阵列和/或成二维图案。
具体实施方式
本发明构思的示例实施方式将在以下被参考附图详细描述。然而，本发明构思可以以不同形式实施，并且不应被解释为限于此处阐释的实施方式。在图中，为了清晰，层和区域的厚度可以被夸大。还将理解，当一元件被称为“在”另外的元件或衬底“上”时，它可以直接在所述另外的元件或衬底上，或居间层也可以存在。还将理解，当一元件被称为“联接到”或“连接到”另外的元件时，它可以直接联接到或连接到所述另外的元件，或居间元件也可以存在。
图1示出根据本发明构思的一示例实施方式的半导体器件的器件区域和叠加标记区域的透视图。半导体器件1000包括具有器件区域1000A和叠加标记区域1000B的衬底100。
器件区域1000A包括有源元件，诸如其有源区域被形成为鳍型结构(在此情形下，其可以被称为有源鳍)200的晶体管。在一示例实施方式中，晶体管由鳍型场效应晶体管(FinFET)形成。鳍型结构200在第一方向(x轴)上排列并且彼此间隔开。鳍型结构200平行地沿第二方向(y轴)延伸。每个鳍型结构200从衬底100向第三方向(z轴)突出。在一示例实施方式中，鳍型结构200可以从衬底100外延生长。在一示例实施方式中，鳍型结构200可以通过蚀刻衬底100形成。
例如，叠加标记区域1000B包括叠加标记300，叠加标记300用于为将后续图案与包括鳍型结构200的目标图案对准提供基准。叠加标记300可以具有高精度图像特征，并且可以被定位来使得叠加标记300不影响后续晶片加工工艺或器件性能。在一示例实施方式中，目标图案可以是鳍型结构200，并且后续图案可以是栅电极。
沿第三方向延伸的叠加标记300包括平坦的上表面300A和边缘边界300B。平坦的上表面300A填充由边缘边界300B限定的区域。平坦的上表面300A连续地延伸直到边缘边界300B，边缘边界300B限定叠加标记300的形状。边缘边界300B是连续且闭合的。在一示例实施方式中，光刻设备可以利用例如平坦的上表面300A和外部区域400之间的对比度差异检测边缘边界300B以定位并识别叠加标记。
当沿第三方向观察时，叠加标记300具有十字标线形状。本发明构思不限于此，并且叠加标记300可以具有各种形状。在下文中，叠加标记300可以被称为台地形叠加标记(plateau-shaped overlay mark)。
在一示例实施方式中，可以在边缘边界300B内图案化两个或更多个鳍型结构。在这种情况下，边缘边界300B不必是连续的，并且不必具有平坦的上表面300A。例如，边缘边界300B可以是不连续的，并且叠加标记的上表面不必是连续的。相比于台地形叠加标记，可以被称作叠加鳍标记的在边缘边界300B内具有鳍型结构的叠加标记可以提供更小的对比度差异。
参考图2到5，将描述在FinFET的制造中叠加标记300的使用。图2是根据本发明构思的一示例实施方式的制造器件区域和叠加标记区域的流程图。图3到5示出根据本发明构思的一示例实施方式的器件区域1000A和叠加标记区域1000B的透视图。根据一示例实施方式，台地形叠加标记被用来对准光掩模，使得FinFET的栅电极被形成在鳍型结构上。鳍型结构可以提供FinFET的沟道区域。台地形叠加标记可以使用用于形成鳍型结构的工艺步骤形成。
图3示出执行图2的步骤1000之后形成的鳍型结构200和台地形叠加标记300。
在步骤1000中，目标层100被制造为具有台地形叠加标记300和鳍型结构200。目标层100可以包括衬底、外延生长的硅层或外延生长的SiGe合金层。衬底可以由硅形成。为了描述的方便，目标层100被假定为衬底。台地形叠加标记300和鳍型结构200可以利用光掩模(此处未示出)由衬底同时形成。
鳍型结构200形成在衬底100的器件区域1000A上，并且台地形叠加标记300形成在衬底100的叠加标记区域1000B上。台地形叠加标记300沿第三方向(z轴)从叠加标记区域1000B中的外部区域400突出。台地形叠加标记300包括平坦的上表面300A和边缘边界300B。平坦的上表面300A是台地形的，并且填充由边缘边界300B限定的区域。在这种情况下，外部区域400是目标层100的上表面。
图4示出执行图2的步骤2000之后形成的栅电极层500。在步骤2000中，栅电极层500形成在图3的所得结构上。例如，栅电极层500被形成在器件区域1000A中的鳍型结构200和叠加标记区域1000B中的台地形叠加标记300上。
蚀刻掩模图案600被形成在器件区域1000A中的栅电极层500上。在步骤3000中，光刻工艺可以被执行以在栅电极层500上形成蚀刻掩模图案600。在光刻工艺中，光致抗蚀剂层(此处未示出)被形成在栅电极层500上，并且光掩模利用台地形叠加标记300与鳍型结构200对准使得光掩模的图案被转移以形成蚀刻掩模图案600。本发明构思不限于此。例如，蚀刻掩模图案600可以由包括硅氮化物、硅氧化物或非晶硅的硬掩模材料形成。
台地形叠加标记300相比于由多个叠加鳍型结构形成的叠加鳍标记可以为后续工艺提供可靠的叠加标记。在一示例实施方式中，台地形叠加标记300相比于具有多个叠加鳍型结构的叠加鳍标记提供具有增大的对比度差异的边缘边界300B。在外形或形状方面，叠加鳍型结构可以类似于形成在器件区域1000A中的鳍型结构。
图5示出执行图3的步骤4000之后形成的栅电极700。在步骤4000中，使用蚀刻掩模图案600作为蚀刻掩模，栅电极层500被图案化为栅电极700。栅电极700使用蚀刻工艺形成，在该蚀刻工艺中，通过蚀刻掩模图案600暴露的栅电极层500可以被去除从而形成栅电极700。
在一示例实施方式中，栅电极700平行于第一方向(x轴)延伸，并且鳍型结构200平行于交叉第一方向的第二方向(y轴)延伸。鳍型结构200的与栅电极700的重叠区域可以用作FinFET的沟道。
如果台地形叠加标记300在图案化用于形成栅电极700的蚀刻掩模图案600的光刻工艺中具有差的对比度，则栅电极700可以偏离到包括栅电极700和鳍型结构200的FinFET可以不能工作或具有低性能的程度。如以上所述，台地形叠加标记300在边缘边界中提供平坦的表面，因此在FinFET的形成中具有可靠的对比度。
栅氧化物层(此处未示出)可以被插置在栅电极700和鳍型结构200之间。栅氧化物层可以由硅氧化物或其介电常数大于硅氧化物的介电常数的高k电介质材料形成。栅电极700由掺杂硅、金属或它们的组合形成。在一示例实施方式中，金属栅电极和高k电介质栅氧化物的组合可以用于FinFET。
在下文中，将参考流程图以及根据所述流程图形成的结构的剖视图描述台地形叠加标记300的形成。
参考图6、7、8A到10A以及8B到10B，叠加标记的形成将被描述。图6示出根据本发明构思的一示例实施方式的在制造FinFET的鳍型结构的工艺中形成台地形叠加标记的流程图。图7示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的剖视图。图8A到10A示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的俯视图。图8B到10B示出根据本发明构思的一示例实施方式的，沿图8A到10A的线X-X'截取的器件区域和叠加标记区域的剖视图。
图7示出执行图6的步骤1100之后形成的硬掩模层801。在一示例实施方式中，硬掩模层801可以由硅氮化物形成。本发明构思不限于此。
硬掩模层801被形成在目标层100上。在一示例实施方式中，目标层100可以是外延生长的硅层或外延生长的SiGe合金层。在一示例实施方式中，目标层100可以由硅或SixGe1-x形成，其中x是小于1的正实数。为了描述的方便，目标层被假定为外延生长的硅层。
目标层100包括器件区域1000A和叠加标记区域1000B。器件区域1000A是FinFET的鳍型结构将要被形成的区域；叠加标记区域1000B是台地形叠加标记将要被形成的区域。
图8A和8B示出根据本发明构思的一示例实施方式的执行图6的步骤1200之后形成的硬掩模图案801B和叠加掩模图案801A。图8A是硬掩模图案801B和叠加掩模图案801A的俯视图，图8B是沿图8A的线X-X'截取的剖视图。为了描述的方便，在图8A和8B中示出一个叠加掩模图案801A。在一示例实施方式中，至少两个叠加掩模图案可以被形成从而形成至少两个彼此间隔开的叠加标记。
硬掩模层801利用蚀刻工艺被图案化为器件区域1000A中的硬掩模图案801B以及叠加标记区域1000B中的叠加掩模图案801A。
例如，硬掩模图案801B被用于图案化目标层100以形成图3的鳍型结构200。在此情形下，硬掩模图案801B也可以被称为鳍掩模图案。硬掩模图案801B平行于第二方向(y轴)延伸。
例如，叠加掩模图案801A被用于图案化图3的台地形叠加标记300。叠加掩模图案801A包括第一叠加掩模图案(其也可称为第一掩模图案)801A-1以及第二叠加掩模图案(其也可称为台地形掩模图案)801A-2。第一叠加掩模图案801A-1是环型形状的。例如，第一叠加掩模图案801A-1是关于中心对称的，并且是连续且闭合的环。在第一叠加掩模图案801A-1的中心，第二叠加掩模图案801A-2被形成为具有十字标线形状。在一示例实施方式中，第一叠加掩模图案801A-1和第二叠加掩模图案801A-2是同心的。叠加掩模图案801A的形成将参考图11被描述。
图9A和9B示出执行图6的步骤1300之后分别在器件区域1000A和叠加标记区域1000B中形成的鳍型结构200和台地形叠加标记300。目标层100通过蚀刻工艺被图案化从而形成鳍型结构200和台地形叠加标记300，该蚀刻工艺将图8A和8B的掩模图案801B以及图8A和8B的叠加掩模图案801A用作蚀刻掩模图案。在一示例实施方式中，鳍型结构200和台地形叠加标记300可以用相同的蚀刻工艺形成。在这种情况下，鳍型结构200和台地形叠加标记300可以基本同时被形成。在台地形叠加标记300的形成中，冗余鳍型结构805被形成在叠加标记区域1000B中。在一示例实施方式中，冗余鳍型结构805的上表面和台地形叠加标记300的上表面是基本共面的。冗余鳍型结构805可以减小目标层100的叠加标记300和外部区域400之间的对比度差异。如果冗余鳍型结构805留在叠加标记区域1000B中，则其可以防止台地形叠加标记300的边缘边界300B在光刻工艺中被检测到。因此，冗余鳍型结构805可以在后续工艺中被去除。
图10A和10B示出图6的步骤1400之后冗余鳍型结构805的去除。图9A和9B的冗余鳍型结构805从叠加标记区域1000B去除。在一示例实施方式中，叠加标记区域1000B可以包括台地形叠加标记300和邻近于台地形叠加标记300的外部区域400，并且光刻设备比较外部区域400和台地形叠加标记300之间的对比度以检测台地形叠加标记300的边缘边界300B。在一示例实施方式中，邻近于台地形叠加标记300的外部区域400不具有冗余鳍型结构805。在器件区域1000A中，鳍型结构200被形成。
在下文中，硬掩模层801的图案化(图6的步骤1200)将参考图11、12、13A和13B、14A-14C、15A和15B、16A和16B以及17A和17B被描述。图11示出根据本发明构思的一示例实施方式的图6的步骤1200的图案化硬掩模层以形成掩模图案和台地形掩模图案的流程图。图12示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的剖视图。图13A到17A示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的俯视图。图13B到17B示出根据本发明构思的一示例实施方式的，沿图13A到17A的线X-X'截取的器件区域和叠加标记区域的剖视图。图14C示出根据本发明构思的一示例实施方式的保形地形成在图13A和13B的所得结构上的初始下部型芯层。
图12示出根据本发明构思的一示例实施方式的器件区域1000A和叠加标记区域1000B的剖视图。图13A到17A示出根据本发明构思的一示例实施方式的器件区域1000A和叠加标记区域1000B的俯视图。图13B到17B示出根据本发明构思的一示例实施方式的，沿图13A到17A的线X-X'截取的器件区域1000A和叠加标记区域1000B的剖视图。
图12示出根据本发明构思的一示例实施方式的执行图11的步骤1210后形成的下部型芯层802。下部型芯层802被形成在图7的所得结构上。在步骤1210中，下部型芯层802被形成在硬掩模层801上。下部型芯层802可以是对于硬掩模层801具有蚀刻选择性的材料。例如，硬掩模层801可以由硅氮化物形成，并且下部型芯层802由硅形成。
图13A和13B示出根据本发明构思的一示例实施方式的执行图12的步骤1220后形成的下部型芯802A和802B。在步骤1220中，使用蚀刻工艺，下部型芯层802被图案化成下部型芯802A和802B。在器件区域1000A中，下部型芯802B平行地沿第二方向(y轴)延伸，并且下部型芯802B以第一距离D11彼此间隔开。在叠加标记区域1000B中，下部型芯802A包括第一下部型芯802A-1和第二下部型芯802A-2。第一下部型芯802A-1和第二下部型芯802A-2以小于第一距离D11的第二距离D21彼此间隔开。第一和第二下部型芯802A-1和802A-2是闭合图案并且是同心的。第二下部型芯802A-2被置于第一下部型芯802A-1内。
在一示例实施方式中，第一距离D11和第二距离D21被预先确定，使得如图14C所示，初始下部掩模层803在具有第一距离D11的第一间隙G1中不必接触，并且初始下部掩模层803填充具有第二距离D21的第二间隙G2。初始下部掩模层803将参考图14C被描述。
图14A和14B示出根据本发明构思的一示例实施方式的执行图11的步骤1230后形成的下部掩模图案803A和803B。在步骤1230中，下部掩模图案803A和803B形成在下部型芯802A和802B的侧壁上。下部掩模图案803B以第一厚度T11形成在器件区域1000A中的下部型芯802B的侧壁上。叠加标记区域1000B的下部掩模图案803A具有两个厚度T21和T22。例如，下部掩模图案803A具有第二厚度T21和第三厚度T22。形成在第一下部型芯802A-1和第二下部型芯802A-2之间的下部掩模图案803A具有第二厚度T21。在第一下部型芯802A-1的外部侧壁上以及在第二下部型芯802A-2的内部侧壁上形成的下部掩模图案803A具有第三厚度T22。在一示例实施方式中，第三厚度T22与第一厚度T11基本相同，并且小于第二厚度T21。在一示例实施方式中，下部掩模图案803B可以具有不足以填充器件区域1000A中两相邻下部型芯802B之间的第一间隙G1的厚度T11。在一示例实施方式中，下部掩模图案803A可以具有不足以填充形成在第二下部型芯802A-2内的第三间隙G3的厚度T22。例如，第三间隙G3由第二下部型芯802A-2的内部侧壁限定。在一示例实施方式中，在第二间隙G2中，下部掩模图案803A被合并从而具有第二厚度T21。具有第二间隙G2、第一下部型芯802A-1和第二下部型芯802A-2的区域可以被称为叠加标记区域1000B的边界限定区域BDR。在一示例实施方式中，第二厚度T21可以是第三厚度T22的大约两倍，或者可以小于第三厚度的大约两倍并且大于第三厚度T22。
图14C示出根据本发明构思的一示例实施方式的保形地形成在图13A和13B的所得结构上的初始下部掩模层803。在一示例实施方式中，初始下部掩模层803可以由氧化物形成。在一示例实施方式中，初始下部掩模层803可以由硅氧化物形成。初始下部掩模层的厚度T11和T22使得初始下部掩模层803完全填充边界限定区域BDR中两个下部型芯802A-1和802A-2之间的第二间隙G2；并且使得在器件区域1000A中，初始下部掩模层803被保形地形成在图13B的所得结构上而不完全填充两个相邻下部型芯之间的第一间隙G1。
在一示例实施方式中，例如，包括反应离子蚀刻(RIE)工艺的各向异性蚀刻工艺可以应用于图14C的所得结构从而形成图14A和14B的下部掩模图案803A和803B。在RIE工艺中，初始下部掩模层803的上部和下部被去除，从而形成留在下部型芯802A和802B的侧壁上的下部掩模图案803A和803B。
图15A和15B示出根据本发明构思的一示例实施方式的执行图11的步骤1240后的下部型芯802A和802B的去除。在步骤1240中，下部型芯802A和802B可以用蚀刻工艺去除，在硬掩模层801上留下下部掩模图案803A和803B。下部掩模图案803A包括第一下部掩模图案803A-1、第二下部掩模图案803A-2和第三下部掩模图案803A-3。下部掩模图案803A-1到803A-3是环形的和同心的。
在一示例实施方式中，具有第二厚度T21的下部掩模图案803A-2被置于边界限定区域BDR内。边界限定区域BDR中的下部掩模图案803A-2可以具有是第三厚度T22或第一厚度T11的大约两倍的厚度T21。在图15A中，在叠加标记区域1000B中边界限定区域BDR围绕布置在第二下部掩模图案803A-2内的第三下部掩模图案803A-3。第一下部掩模图案803A-1围绕边界限定区域BDR。
图16A和16B示出根据本发明构思的一示例实施方式的执行图11的步骤1250后形成的有机平坦化层(OPL)804。在步骤1250中，OPL 804被形成来覆盖由叠加标记区域1000B中的第二下部掩模图案803A-2限定的内侧。OPL 804的边缘边界位于具有第二厚度T21的第二下部掩模图案803A-2的上表面内，第二厚度T21大于其它下部掩模图案803A-1和803A-3。在一示例实施方式中，第二下部掩模图案803A-2的上表面被OPL 804部分覆盖，并且第三下部掩模图案803A-2被OPL 804完全覆盖。第一下部掩模图案803A-1不被OPL 804覆盖。
在OPL 804的形成之后，叠加标记区域1000B的硬掩模层801被OPL和下部掩模图案803A-2和803A-1覆盖。利用OPL和下部掩模图案803A-2和803A-1作为蚀刻掩模图案，硬掩模层801被图案化。在一示例实施方式中，代替OPL 804，硅抗反射涂层(ARC)或无定形碳层可以被使用。
图17A和17B示出根据本发明构思的一示例实施方式的执行图11的步骤1260后形成的图8A和8B的硬掩模图案801A和801B。在步骤1260中，在硬掩模图案801A和801B形成的同时下部掩模图案803A和803B被部分去除，因此下部掩模图案803A和803B的厚度需要是足够的以致在硬掩模图案801A和801B的形成中下部掩模图案803A和803B不被完全去除。
在一示例实施方式中，使用OPL 804和第二下部掩模图案803A-2的组合掩模结构作为图案化硬掩模层801中的蚀刻掩模，用于图1的台地形叠加标记300的硬掩模图案801A-2被形成。
在下文中，根据本发明构思的一示例实施方式目标层100的图案化(图6的步骤1300)将参考图18到22被描述。图18示出图6的步骤1300的图案化目标层100的流程图。目标层100的图案化使用图17A和17B的硬掩模图案801A和801B被执行。图19到22示出根据本发明构思的一示例实施方式的器件区域1000A和叠加标记区域1000B的剖视图。
图19示出根据本发明构思的一示例实施方式的执行图18的步骤1310后形成的OPL804的部分去除。在步骤1310中，OPL 804的厚度被减小到OPL在后续步骤1320中被基本上去除的程度。在一示例实施方式中，步骤1310可以被省略。
图20示出执行图18的步骤1320后形成的图1的鳍型结构200和台地形叠加标记300。在步骤1320中，例如，包括RIE工艺的各向异性蚀刻工艺可以被应用以将目标层100的上部区域图案化成鳍型结构200和台地形叠加标记300。在所述蚀刻工艺中冗余鳍型结构805也被形成。在所述蚀刻工艺中，下部掩模图案803A和803B以及OPL 804可以被部分蚀刻。在执行步骤1320之后，下部掩模图案803A和803B可以留在硬掩模图案801A和801B上，并且OPL 804被完全去除。
图21示出执行步骤1330后的所得结构。在步骤1330中，OPL灰化工艺和清洁工艺可以被应用于图20的所得结构。OPL灰化工艺可以被应用以去除OPL 804的任何残留物。清洁工艺可包括HF清洁工艺。在这种情况下，下部掩模图案803A和803B可被部分去除从而具有减小的厚度。在一示例实施方式中，器件区域1000A的下部掩模图案803B可以被完全去除；叠加标记区域1000B的下部掩模图案803A可以仍然存在而具有减小的厚度。
图22示出根据本发明构思的一示例实施方式的执行图6的步骤1400之后的所得结构。在步骤1400中，叠加标记区域1000B的冗余鳍型结构805被去除。在一示例实施方式中，化学机械抛光(CMP)工艺可以被应用以去除图21的下部掩模图案803A。
在下文中，根据本发明构思的一示例实施方式，下部型芯层的图案化(图11的步骤1220)将参考图23、24、25A到28A、25B到28B以及26C被描述。
图23示出根据本发明构思的一示例实施方式的图11的步骤1220的图案化下部型芯层802的流程图。图24示出根据本发明构思的一示例实施方式的器件区域1000A和叠加标记区域1000B的剖视图。图25A到28A示出根据本发明构思的一示例实施方式的器件区域1000A和叠加标记区域1000B的俯视图。图25B到28B示出根据本发明构思的一示例实施方式的沿图25A到28A的线X-X'截取的器件区域1000A和叠加标记区域1000B的剖视图。图26C示出根据本发明构思的一示例实施方式的，被保形地形成在图26A和26B的所得结构上的初始上部掩模层。
图24示出根据本发明构思的一示例实施方式的执行步骤1222后形成在下部型芯层802上的上部型芯层806。下部型芯层802被形成在硬掩模层801上。上部型芯层806被形成在图12的所得结构上。在一示例实施方式中，硬掩模层801可以利用下部型芯层802和上部型芯层806被图案化以用作用于图案化目标层100的蚀刻掩模。在一示例实施方式中，上部型芯层806可以由无定形碳形成。
图25A和25B示出根据本发明构思的一示例实施方式的执行步骤1224后形成的上部型芯806A和806B。上部型芯806A和806B被形成在下部型芯层802上。在器件区域1000A中，上部型芯806B平行地沿第二方向(y轴)延伸。在叠加标记区域1000B中，上部型芯806A包括第一上部型芯806A-1和第二上部型芯806A-2。第一上部型芯806A-1是环形的，并且第二上部型芯806A-2是十字标线形状的。第一上部型芯806A-1围绕第二上部型芯806A-2。在一示例实施方式中，第二上部型芯806A-2位于第一上部型芯806A-1的中心。
图26A和26B示出根据本发明构思的一示例实施方式的执行步骤1226后形成的上部掩模图案807A和807B。上部掩模图案807A和807B形成在上部型芯806A和806B的侧壁上。下部型芯层802通过上部掩模图案807A和807B被暴露。
图26C示出保形地形成在图25A和25B的所得结构上的初始上部掩模层807。初始上部掩模层807的厚度使得初始上部掩模层807不完全填充器件区域1000A中两个上部型芯806B之间的间隙。初始上部掩模层807的厚度使得初始上部掩模层807不完全填充叠加标记区域1000B中两个上部型芯806A-1和806A-2之间的间隙。
在一示例实施方式中，例如，包括反应离子蚀刻(RIE)工艺的各向异性蚀刻工艺可以应用于图26C的所得结构，使得初始上部掩模层807的上部和下部被去除从而形成留在上部型芯806A和806B的侧壁上的上部掩模图案807A和807B。
图27A和27B示出根据本发明构思的一示例实施方式的执行步骤1227后上部型芯806A和806B的去除。在蚀刻工艺中，上部型芯806A和806B被去除，留下上部掩模图案807A和807B。
图28A和28B示出根据本发明构思的一示例实施方式的执行步骤1228后形成的下部型芯802A和802B。在使用包括RIE工艺的各向异性蚀刻工艺的蚀刻工艺中，下部型芯层802被图案化成下部型芯802A和802B。在器件区域1000A中，下部型芯802B以均匀距离彼此间隔开；在叠加标记区域1000B中，下部型芯802A例如以不同距离D21和D22彼此间隔开。
在一示例实施方式中，下部型芯802A包括第一下部型芯802A-1、第二下部型芯802A-2和第三下部型芯802A-3。为了描述的方便，图13A和13B省略了第三下部型芯802A-3。第一下部型芯802A-1和第二下部型芯802A-2以第二距离D21彼此间隔开；第一下部型芯802A-1和第三下部型芯802A-3以第三距离D22彼此间隔开。
在一示例实施方式中，上部掩模图案807A和807B可以被去除从而形成图13A和13B的所得结构。为了描述的方便，叠加标记区域1000B的最外面的或第三下部型芯802A-3在图13A和13B中被省略。例如，图13A和13B示出两个内部的下部型芯802A-1和802A-2。叠加标记区域1000B的下部型芯802A-1到802A-3是环形的和同心的。
在下文中，根据本发明构思的一示例实施方式，上部型芯层806的图案化(图23的步骤1224)将参考图29、30、31A到34A以及31B到34B被描述。
图29示出根据本发明构思的一示例实施方式的图23的步骤1224的图案化上部型芯层806的流程图。图30示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的剖视图。图31A到34A示出根据本发明构思的一示例实施方式的器件区域和叠加标记区域的俯视图。图31B到34B示出根据本发明构思的一示例实施方式的，沿图31A到34A的线X-X'截取的器件区域和叠加标记区域的剖视图。
图30示出根据本发明构思的一示例实施方式的执行图29的步骤1224-A到1224-C后以所列顺序形成在上部型芯层806上的氧化物层901、上部OPL 902和SiN层903。
图31A和31B示出根据本发明构思的一示例实施方式的执行图29的步骤1224-D后形成的光致抗蚀剂图案904A和904B。在器件区域1000A中光致抗蚀剂图案904B平行地沿第二方向(y轴)延伸。光致抗蚀剂图案904A包括叠加标记区域1000B上的第一光致抗蚀剂图案904A-1和第二光致抗蚀剂图案904A-2。第一光致抗蚀剂图案904A-1是环形的，并且第二光致抗蚀剂图案904A-2位于第一光致抗蚀剂图案904A-1的中心。第一和第二光致抗蚀剂图案904A-1和904A-2彼此间隔开。
光致抗蚀剂层(此处未示出)可以由光致抗蚀剂材料形成，并且可以形成在SiN层903上。光致抗蚀剂层使用光刻工艺被图案化成光致抗蚀剂图案904A和904B。
图32A和32B示出根据本发明构思的一示例实施方式的执行步骤1224-E后形成的SiN图案903A和903B以及上部OPL图案902A和902B。SiN层903和上部OPL 902通过蚀刻经光致抗蚀剂图案904A和904B暴露的区域被图案化从而形成SiN图案903A和903B以及上部OPL图案902A和902B。例如，光致抗蚀剂图案904A和904B的图案化的结构可以被转移到SiN层903和上部OPL 902从而形成SiN图案903A和903B以及上部OPL图案902A和902B。蚀刻工艺可以使用相对于氧化物层901具有蚀刻选择性的上部OPL 902和SiN层903的蚀刻剂。在该蚀刻工艺中，光致抗蚀剂图案904A和904B被去除。在一示例实施方式中，光致抗蚀剂图案904A和904B可以被部分去除。
图33A和33B示出根据本发明构思的一示例实施方式的执行步骤1224-F后形成的氧化物图案901A和901B。氧化物层901通过蚀刻经SiN图案903A和903B以及OPL图案902A和902B暴露的区域被图案化从而形成氧化物图案901A和901B。蚀刻工艺可以使用相对于上部型芯层806具有蚀刻选择性的氧化物层901的蚀刻剂。在该蚀刻工艺中，SiN图案903A和903B被去除。在一示例实施方式中，SiN图案903A和903B可被部分去除。
图34A和34B示出根据本发明构思的一示例实施方式的执行步骤1224-G后形成的上部型芯806A和806B。上部型芯层806形成在下部型芯层802上。上部型芯层806通过蚀刻经氧化物图案901A和901B暴露的区域被图案化从而形成上部型芯806A和806B。该蚀刻工艺可以使用相对于下部型芯层802具有蚀刻选择性的上部型芯层806的蚀刻剂。在一示例实施方式中，氧化物图案901A和901B可以被去除使得上部型芯层806被图案化成上部型芯806A和806B，例如如图25A和25B所示。
在一示例实施方式中，图1的鳍型结构200和叠加标记300的形成可以根据图2、6(图2的步骤1000)、11(图6的步骤1200)、18(图6的步骤1300)、23(图11的步骤1220)和29(图23的步骤1224)的流程图的一示例实施方式被执行。
图35是具有根据本发明构思的一示例实施方式制造的半导体器件的半导体模块。
参考图35，半导体模块500包括根据一示例实施方式的半导体器件530。半导体器件530被安装在半导体模块基板510上。半导体模块500进一步包括安装在半导体模块基板510上的微处理器520。输入/输出端子540被布置在半导体模块基板510的至少一侧。半导体模块500可以被包括在存储卡或固态驱动器(SSD)中。在一示例实施方式中，微处理器520可以包括根据一示例实施方式制造的半导体器件。
图36是具有根据本发明构思的一示例实施方式的半导体器件的电子系统的框图。
参考图36，根据本发明构思的一示例实施方式制造的半导体器件被应用于电子系统600。电子系统600包括主体610、微处理器单元620、电源630、功能单元640和显示控制器单元650。主体610可以包括具有印刷电路板(PCB)或类似物的系统板或母板。微处理器单元620、电源630、功能单元640和显示控制器单元650被安装或布置在主体610上。显示单元660被布置在主体610的上表面上或主体610外。例如，显示单元660被布置在主体610的表面上，显示由显示控制器单元650处理的图像。电源630从外部电源接收恒定电压，产生各种电压电平以将电压供给到微处理器单元620、功能单元640、显示控制器单元650等。微处理器单元620自电源630接收电压以控制功能单元640和显示单元660。功能单元640可以执行电子系统600的各种功能。例如，当电子系统600是诸如蜂窝电话等的移动电子产品时，功能单元640可以包括各种部件以通过与外部设备670的通信执行诸如拨号、至显示单元660的视频输出或至扬声器的声音输出的无线通信功能，并且当摄像头被包括时，它可以用作图像处理器。如果电子系统600被连接到存储卡以扩展容量，则功能单元640可以用作存储卡控制器。功能单元640可以通过有线或无线通信单元680与外部设备670交换信号。此外，当电子系统600需要通用串行总线(USB)以扩展功能时，功能单元640可以用作接口控制器。功能单元640可以包括根据本发明构思的一示例实施方式制造的半导体器件。
图37是具有根据本发明构思的一示例实施方式制造的半导体器件的电子系统的框图。
参考图37，电子系统700可以被包括在移动设备或计算机中。例如，电子系统700包括存储系统712、微处理器714、随机存取存储器(RAM)716以及被配置为使用总线720进行数据通信的用户接口718。微处理器714可以编程并控制电子系统700。RAM 716可以用作微处理器714的运行存储器。例如，微处理器714或RAM 716可以包括根据本发明构思的一示例实施方式制造的半导体器件。
微处理器714、RAM 716和/或其它部件可以被组装在单个封装中。用户接口718可以用于输入数据到电子系统700或从电子系统700输出数据。存储系统712可以存储微处理器714的操作代码、微处理器714处理的数据或从外部接收的数据。存储系统712可以包括控制器和存储器。
尽管本发明构思已经参考其示例实施方式被示出和描述，但是对本领域普通技术人员来说将明显的是，可以对其进行形式和细节上的各种改变而不背离如所附权利要求限定的本发明构思的精神和范围。
本申请要求在美国专利商标局于2015年10月28日提交的第62/247243号以及于2016年6月16日提交的第15/184315号美国专利申请的权益，其公开通过引用全文合并于此。

Claims (20)

1.一种制造半导体器件的方法，包括：
形成目标层；
在所述目标层上形成硬掩模层；
图案化所述硬掩模层以形成包括第一掩模图案和台地形掩模图案的叠加掩模图案，其中所述第一掩模图案围绕所述台地形掩模图案并且所述第一掩模图案与所述台地形掩模图案间隔开；
利用所述叠加掩模图案图案化所述目标层从而形成冗余鳍和台地形叠加标记；以及
去除所述冗余鳍。
2.如权利要求1所述的制造半导体器件的方法，
其中所述冗余鳍利用所述第一掩模图案被图案化，以及
其中所述台地形叠加标记利用所述台地形掩模图案被图案化。
3.如权利要求1所述的制造半导体器件的方法，
其中所述硬掩模层由硅氮化物形成，以及
其中所述目标层由硅或SixGe1-x形成，其中x是小于1的正实数。
4.如权利要求1所述的制造半导体器件的方法，进一步包括：
在所述硬掩模层的所述图案化之前，在所述硬掩模层上形成下部型芯，其中所述下部型芯的所述形成包括：
在所述硬掩模层上形成下部型芯层；
图案化所述下部型芯层以形成包括第一下部型芯和第二下部型芯的所述下部型芯，其中所述第一下部型芯和所述第二下部型芯是环形且同心的使得第一间隙形成在所述第一下部型芯和所述第二下部型芯之间，以及其中所述第二下部型芯位于所述第一下部型芯内并且以第一距离彼此间隔开。
5.如权利要求4所述的制造半导体器件的方法，进一步包括：
在所述下部型芯层的所述图案化之前，在所述下部型芯层上形成上部型芯，
其中所述上部型芯的所述形成包括：
在所述下部型芯层上形成上部型芯层；
图案化所述上部型芯层以形成包括第一上部型芯和第二上部型芯的所述上部型芯，其中所述第一上部型芯是环形的并且所述第二上部型芯是十字标线形的，其中所述第一上部型芯围绕所述第二上部型芯，以及其中所述第一上部型芯和所述第二上部型芯是同心的使得第二间隙形成在所述第一上部型芯和所述第二上部型芯之间。
6.如权利要求5所述的制造半导体器件的方法，进一步包括：
形成初始上部掩模层使得所述初始上部掩模层保形地覆盖所述第一上部型芯和所述第二上部型芯而不填充所述第二间隙；
在所述初始上部掩模层上执行各向异性蚀刻工艺以形成多个上部掩模图案，其中每个上部掩模图案被布置在所述第一上部型芯和所述第二上部型芯中的每个的侧壁上；以及
在所述各向异性蚀刻工艺的所述执行之后去除所述第一上部型芯和所述第二上部型芯，
其中所述上部掩模图案彼此间隔开，以及
其中所述下部型芯层的所述图案化利用所述上部掩模图案被执行。
7.如权利要求5所述的制造半导体器件的方法，
其中所述上部型芯层由无定形碳形成。
8.如权利要求4所述的制造半导体器件的方法，
其中所述下部型芯层由硅形成。
9.如权利要求4所述的制造半导体器件的方法，进一步包括：
在所述第一下部型芯和所述第二下部型芯上形成初始下部掩模层使得所述初始下部掩模层完全填充所述第一间隙；
对所述初始下部掩模层执行各向异性蚀刻工艺以形成包括第一下部掩模图案、第二下部掩模图案和第三下部掩模图案的下部掩模图案，其中所述第二下部掩模图案位于所述第一间隙内并且完全填充所述第一间隙，其中所述第一下部掩模图案形成在所述第一下部型芯的外部侧壁上，以及其中所述第三下部掩模图案形成在所述第二下部型芯的内部侧壁上；以及
去除所述下部型芯，
其中所述第一下部掩模图案、所述第二下部掩模图案和所述第三下部掩模图案彼此间隔开。
10.如权利要求9所述的制造半导体器件的方法，
其中所述第一下部掩模图案、所述第二下部掩模图案和所述第三下部掩模图案是环形且同心的，以及
其中所述第二下部掩模图案位于所述第一下部掩模图案和所述第三下部掩模图案之间。
11.如权利要求9所述的制造半导体器件的方法，
其中所述初始下部掩模层由硅氧化物形成。
12.如权利要求9所述的制造半导体器件的方法，进一步包括：
形成有机平坦化层(OPL)使得所述有机平坦化层完全覆盖所述第三下部掩模图案并且部分覆盖所述第二下部掩模图案，
其中所述有机平坦化层的侧壁位于所述第二下部掩模图案的上表面上，以及
其中所述有机平坦化层具有第一厚度。
13.如权利要求12所述的制造半导体器件的方法，
其中所述硬掩模层的所述图案化通过使用所述第一下部掩模图案、所述第二下部掩模图案和所述有机平坦化层作为蚀刻掩模的蚀刻工艺执行，
其中所述第一下部掩模图案用来形成所述第一掩模图案，以及
其中所述第二下部掩模图案和所述有机平坦化层的组合掩模结构用来形成所述台地形掩模图案。
14.如权利要求1所述的制造半导体器件的方法，
其中所述冗余鳍的上表面和所述台地形叠加标记的上表面是基本共面的。
15.一种形成半导体器件的方法，包括：
形成将被图案化为台地形叠加标记和多个有源鳍的目标层；
在所述目标层上形成硬掩模层；
在所述硬掩模层上形成硅层；
图案化所述硅层从而形成多个线形硅图案以及第一环形硅图案和第二环形硅图案，其中所述线形硅图案以第一距离彼此间隔开，以及所述第一环形硅图案以小于所述第一距离的第二距离与所述第二环形硅图案间隔开；
在所述线形硅图案、所述第一环形硅图案和所述第二环形硅图案上形成氧化物层，使得所述氧化物层完全填充所述第一环形硅图案和所述第二环形硅图案之间的间隙；
对所述氧化物层执行各向异性蚀刻工艺从而形成多个线形氧化物图案以及第一环形氧化物图案、第二环形氧化物图案和第三环形氧化物图案，
其中所述线形氧化物图案形成在所述线形硅图案的侧壁上，
其中所述第一环形氧化物图案形成在所述第一环形硅图案的外部侧壁上，
其中所述第二环形氧化物图案形成在所述第一环形硅图案的内部侧壁和所述第二环形硅图案的外部侧壁之间并且完全填充所述第一环形硅图案和所述第二环形硅图案之间的所述间隙，以及
其中所述第三环形氧化物图案形成在所述第二环形硅图案的内部侧壁上；
去除所述线形硅图案、所述第一环形硅图案和所述第二环形硅图案；
形成有机平坦化层(OPL)使得所述有机平坦化层的侧壁位于所述第二环形氧化物图案的上表面上，其中所述有机平坦化层具有第一厚度；
利用所述线形氧化物图案以及所述有机平坦化层和所述第二环形氧化物图案的组合结构图案化所述硬掩模层从而分别形成多个线形掩模图案和形成台地形掩模图案；以及
利用所述线形掩模图案和所述台地形掩模图案图案化所述目标层，使得所述有源鳍在所述线形掩模图案下面形成，且所述台地形叠加标记在所述台地形掩模图案下面形成。
16.一种制造半导体器件的方法，包括：
在衬底上形成目标层，所述目标层具有器件区域和叠加标记区域；
蚀刻所述器件区域和所述叠加标记区域从而分别形成多个有源鳍和形成台地形叠加标记；
在所述有源鳍上形成金属层；以及
利用所述台地形叠加标记将光掩模与所述有源鳍对准，其中所述光掩模用于图案化所述金属层以形成多个栅电极。
17.如权利要求16所述的制造半导体器件的方法，进一步包括：
在所述目标层上形成硬掩模层；
在所述硬掩模层上形成多个下部型芯，所述下部型芯包括第二下部型芯、第三下部型芯和多个第一下部型芯，其中所述第一下部型芯是线形的并且形成在所述器件区域上，其中所述第二下部型芯和所述第三下部型芯是环形的并且形成在所述叠加标记区域上；以及
形成多个下部掩模图案，所述多个下部掩模图案包括第二下部掩模图案、第三下部掩模图案、第四下部掩模图案和多个第一下部掩模图案，其中所述第一下部掩模图案形成在所述第一下部型芯的侧壁上，其中所述第二下部掩模图案形成在所述第二下部型芯的外部侧壁上，其中所述第三下部掩模图案形成在所述第二下部型芯的内部侧壁和所述第三下部型芯的外部侧壁之间，其中所述第四下部掩模图案形成在所述第三下部型芯的内部侧壁上，以及其中所述第三下部掩模图案的厚度是所述第二下部掩模图案的厚度的大约两倍。
18.如权利要求17所述的制造半导体器件的方法，进一步包括：
在所述下部掩模图案的所述形成之后，
去除所述下部型芯；以及
形成有机平坦化层(OPL)，所述有机平坦化层完全覆盖所述第四下部掩模图案并且部分覆盖所述第三下部掩模图案并且暴露所述第二下部掩模图案和所述第一下部掩模图案，
其中所述有机平坦化层的侧壁形成在所述第三下部掩模图案的上表面上。
19.如权利要求18所述的制造半导体器件的方法，进一步包括：
利用所述下部掩模图案和所述有机平坦化层图案化所述硬掩模层从而分别在所述器件区域和所述叠加标记区域上形成用于形成所述多个有源鳍的多个鳍掩模图案和用于形成所述台地形叠加标记的台地形掩模图案。
20.如权利要求19所述的制造半导体器件的方法，
其中所述鳍掩模图案利用所述第一下部掩模图案形成，
其中所述台地形掩模图案利用所述第三下部掩模图案和所述有机平坦化层的组合掩模结构形成。
CN201610915853.7A 2015-10-28 2016-10-20 制造半导体器件的方法 Active CN107026074B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562247243P 2015-10-28 2015-10-28
US62/247,243 2015-10-28
US15/184,315 2016-06-16
US15/184,315 US9812364B2 (en) 2015-10-28 2016-06-16 Method of fabricating semiconductor device with an overlay mask pattern

Publications (2)

Publication Number Publication Date
CN107026074A true CN107026074A (zh) 2017-08-08
CN107026074B CN107026074B (zh) 2021-07-13

Family

ID=58637362

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610915853.7A Active CN107026074B (zh) 2015-10-28 2016-10-20 制造半导体器件的方法

Country Status (4)

Country Link
US (1) US9812364B2 (zh)
KR (1) KR102633806B1 (zh)
CN (1) CN107026074B (zh)
TW (1) TWI711113B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108615719A (zh) * 2018-05-04 2018-10-02 长江存储科技有限责任公司 半导体器件的对准方法
CN111261593A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN111477610A (zh) * 2020-04-21 2020-07-31 錼创显示科技股份有限公司 对准结构
CN112542385A (zh) * 2019-09-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112670245A (zh) * 2019-10-15 2021-04-16 长鑫存储技术有限公司 半导体元件的制作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833157B2 (en) 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法
DE102019130911A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und herstellungsverfahren
TWI736226B (zh) * 2020-04-21 2021-08-11 錼創顯示科技股份有限公司 對位結構
TWI825729B (zh) * 2022-03-01 2023-12-11 南亞科技股份有限公司 具有疊置標記結構的半導體元件結構

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2985589A (en) * 1957-05-22 1961-05-23 Universal Oil Prod Co Continuous sorption process employing fixed bed of sorbent and moving inlets and outlets
US20140065832A1 (en) * 2012-09-04 2014-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced finfet process overlay mark
CN103681356A (zh) * 2013-12-27 2014-03-26 上海集成电路研发中心有限公司 以碳纳米管为掩膜制备FinFET的方法
CN104157574A (zh) * 2014-07-31 2014-11-19 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构线顶端切断方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745914B1 (ko) * 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20080006941A (ko) * 2006-07-14 2008-01-17 주식회사 하이닉스반도체 반도체 소자의 노광마스크 및 반도체소자의 형성방법
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
KR20090001078A (ko) 2007-06-29 2009-01-08 주식회사 하이닉스반도체 반도체 소자의 얼라인먼트 키 형성 방법
KR20090044409A (ko) 2007-10-31 2009-05-07 주식회사 하이닉스반도체 스페이서 패터닝을 이용한 패턴 형성방법
KR100934831B1 (ko) 2008-05-29 2009-12-31 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR101515907B1 (ko) 2008-10-23 2015-04-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR101618749B1 (ko) 2009-02-27 2016-05-09 삼성전자주식회사 반도체 소자의 패턴 형성 방법
JP2011176150A (ja) 2010-02-24 2011-09-08 Elpida Memory Inc 半導体装置の製造方法
KR20120062385A (ko) 2010-12-06 2012-06-14 에스케이하이닉스 주식회사 반도체 메모리 소자의 형성방법
US8461053B2 (en) 2010-12-17 2013-06-11 Spansion Llc Self-aligned NAND flash select-gate wordlines for spacer double patterning
US8883649B2 (en) * 2011-03-23 2014-11-11 International Business Machines Corporation Sidewall image transfer process
US8629040B2 (en) * 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for epitaxially growing active regions between STI regions
US9252021B2 (en) * 2012-02-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices
US9275890B2 (en) 2013-03-15 2016-03-01 Globalfoundries Inc. Methods of forming alignment marks and overlay marks on integrated circuit products employing FinFET devices and the resulting alignment/overlay mark
US9620607B2 (en) * 2014-12-04 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around device structure and Fin field effect transistor (FinFET) device structure
US9379017B1 (en) * 2015-01-12 2016-06-28 Globalfoundries Inc. Method of forming a semiconductor structure including a plurality of fins and an alignment/overlay mark

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2985589A (en) * 1957-05-22 1961-05-23 Universal Oil Prod Co Continuous sorption process employing fixed bed of sorbent and moving inlets and outlets
US20140065832A1 (en) * 2012-09-04 2014-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced finfet process overlay mark
CN103681622A (zh) * 2012-09-04 2014-03-26 台湾积体电路制造股份有限公司 增强的finfet工艺覆盖标记
US20140367869A1 (en) * 2012-09-04 2014-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced FinFET Process Overlay Mark
CN103681356A (zh) * 2013-12-27 2014-03-26 上海集成电路研发中心有限公司 以碳纳米管为掩膜制备FinFET的方法
CN104157574A (zh) * 2014-07-31 2014-11-19 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构线顶端切断方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108615719A (zh) * 2018-05-04 2018-10-02 长江存储科技有限责任公司 半导体器件的对准方法
CN108615719B (zh) * 2018-05-04 2020-07-17 长江存储科技有限责任公司 半导体器件的对准方法
CN111261593A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN112542385A (zh) * 2019-09-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112670245A (zh) * 2019-10-15 2021-04-16 长鑫存储技术有限公司 半导体元件的制作方法
CN111477610A (zh) * 2020-04-21 2020-07-31 錼创显示科技股份有限公司 对准结构

Also Published As

Publication number Publication date
US9812364B2 (en) 2017-11-07
TWI711113B (zh) 2020-11-21
KR20170049374A (ko) 2017-05-10
CN107026074B (zh) 2021-07-13
TW201715639A (zh) 2017-05-01
US20170125300A1 (en) 2017-05-04
KR102633806B1 (ko) 2024-02-02

Similar Documents

Publication Publication Date Title
CN107026074A (zh) 制造半导体器件的方法
US9419008B2 (en) Method of fabricating semiconductor devices having vertical cells
US11043430B2 (en) Semiconductor device having work-function metal and method of forming the same
US10504792B2 (en) Self-aligned nanowire formation using double patterning
US9842778B2 (en) Method of fabricating FinFET structure
TWI556066B (zh) 執行自對準微影蝕刻製程的方法
US9640659B2 (en) Methods of fabricating semiconductor devices including hard mask patterning
US9159560B2 (en) Methods of forming hole patterns of semiconductor devices
US20190139766A1 (en) Semiconductor structure and method for preparing the same
CN107251146A (zh) 形成界面偶极子层的系统和方法
US9508551B2 (en) Method of fabricating a semiconductor device and a semiconductor device fabricated by the method
US9831119B2 (en) Semiconductor device and method of fabricating the same
CN106653857B (zh) 具有背栅负电容的半导体器件及其制造方法
US9461058B2 (en) Methods of fabricating semiconductor devices including multiple patterning
US10438857B2 (en) Semiconductor device and method of manufacturing thereof
JP2003188286A (ja) 半導体装置およびその製造方法
KR102323660B1 (ko) 반도체 소자 제조 방법
KR20140048505A (ko) 라인 타입 더블 패턴을 이용한 커패시터를 갖는 반도체 및 반도체 제조 방법
CN105474369B (zh) 用于剥离掩模层的牺牲材料
US20130102123A1 (en) Method for fabricating single-sided buried strap in a semiconductor device
TW201608673A (zh) 一種製作半導體元件的方法
US9311439B2 (en) Methods of patterning wafers using self-aligned double patterning processes
CN115668509A (zh) 半导体器件及其制作方法、电子设备
TW201814888A (zh) 快閃記憶體結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant