KR20060130166A - 로컬 ｓｏｉ를 구비한 반도체 디바이스를 형성하는 방법 - Google Patents
로컬 ｓｏｉ를 구비한 반도체 디바이스를 형성하는 방법 Download PDFInfo
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Abstract
벌크 실리콘 기판(12)으로 시작하여 절연체 트랜지스터(45) 위에 반도체가 형성된다. 기판(12) 내에 액티브 영역이 규정되며 단결정인 산소가 풍부한 실리콘층이 액티브 영역의 상면 상에 형성된다. 이 산소가 풍부한 실리콘층 상에는 실리콘의 에피택셜층이 성장된다. 실리콘의 에피택셜층의 형성 후에, 산소가 풍부한 실리콘층이 실리콘 산화물(24)로 변환되며 에피택셜층의 적어도 일부가 단결정 실리콘으로서 남아 있는다. 이는, 고온 물 기상을 에피택셜층에 적용함으로써 달성된다. 게이트 유전체(26)가 나머지 단결정 실리콘 상에 형성되며, 게이트(28)가 게이트 유전체(26) 위에 형성되며, 게이트(28)의 아래의 나머지 단결정 실리콘 내에 채널(36)이 형성되는 트랜지스터(45)를 제조하기에 유용한 SOI 구조체(10)가 생성된다.
로컬 SOI 구조체, 벌크 실리콘 기판, 액티브 영역
Description
본 발명은 일반적으로 반도체 공정에 관한 것으로, 보다 구체적으로는 로컬 SOI(semiconductor-on-insulator)를 구비한 반도체 디바이스를 형성하는 것에 관한 것이다.
SOI 디바이스는 일반적으로 벌크 디바이스에 비해 우수한 특성을 갖는다. SOI 디바이스는 전형적으로 SOI 웨이퍼로 형성되는데, 이는 반도체 재료층, 반도체 재료 위에 배치되는 산화물층, 및 산화물층 위에 배치되는 다른 반도체 재료층을 포함한다. 상기 반도체 재료는 예를 들어, 실리콘, 실리콘 게르마늄 등과 같은 각종 서로 다른 유형의 반도체 재료일 수 있다. 그러나, SOI 웨이퍼는 벌크 반도체 웨이퍼보다 더 고가이다. 또한, 기존의 회로 디자인을 벌크 기판으로부터 SOI 기판으로 전사하는 데에는 가격이 비싸고 시간이 소모된다. 따라서, 원할 경우 벌크 기판에 적용된 기존의 회로 디자인을 사용할 수 있게 하면서 저렴한 방법으로 고품질의 SOI 디바이스를 제공하는 방법을 제공할 필요성이 존재한다.
본 발명은 예를 통해 설명되며 첨부된 도면에 의해 제한되지 않으며, 도면에 서 동일한 참조 부호는 유사한 구성 요소를 나타낸다.
도 1은 본 발명의 일실시예에 따른 고립 영역들을 갖는 반도체 기판의 단면도를 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따라, 로컬 고립 영역들 사이의 기판 위에 산소가 풍부한 반도체 층을 형성한 후의 도 1의 반도체 기판의 단면도를 나타낸 도면이다.
도 3은 본 발명의 일실시예에 따라, 산소가 풍부한 반도체층 위에 배치되는 반도체 층의 형성 후의 도 2의 반도체 기판의 단면도를 나타낸 도면이다.
도 4는 본 발명의 일실시예에 따라, 산소가 풍부한 반도체층을 유전체층으로 변환하여 반도체층 위에 산화물층을 형성한 후의 도 3의 반도체 기판의 단면도를 나타낸 도면이다.
도 5는 본 발명의 일실시예에 따라, 반도체층 위에 산화물층의 적어도 일부를 제거한 후의 도 4의 반도체 기판의 단면도를 나타낸 도면이다.
도 6은 본 발명의 일실시예에 따라, 반도체층 위에 게이트 유전체층을 형성한 후의 도 5의 반도체 기판의 단면도를 나타낸 도면이다.
도 7은 본 발명의 일실시예에 따라, 실질적으로 완성된 반도체 디바이스의 형성 후의 도 6의 반도체 기판의 단면도를 나타낸 도면이다.
도 8은 본 발명의 다른 실시예에 따라, 상승된 소스/드레인을 갖는 실질적으로 완성된 반도체 디바이스의 형성 후의 도 6의 반도체 기판의 단면도를 나타낸 도면이다.
당업자라면, 도면들 내의 구성 요소들은 간략하고 명확하게 되도록 예시되어 있으며 스케일되도록 도시될 필요는 없음을 알 것이다. 예를 들면, 도면들 내의 몇몇 구성 요소들의 치수는, 본 발명의 실시예의 이해를 돕기 위해 다른 구성 요소들에 비해 과장되게 도시되어 있을 수 있다.
전술한 바와 같이, SOI 웨이퍼는 전형적으로 벌크 웨이퍼보다 고가이지만, SOI 디바이스는 일반적으로 벌크 디바이스보다 우수한 특성을 갖는다. 또한, 기존의 많은 디자인들에서는 벌크 디바이스를 이용하며 이들이 SOI 웨이퍼 상에 형성될 수 있게 해주는 기존의 디바이스의 SOI 디자인으로의 변환은 공정 및 디자인 코스트 면에서 비싸게 된다. 이에 따라, 본 명세서에 개시된 본 발명의 일실시예에서는, 벌크 반도체 기판 상에 로컬 SOI 영역들을 형성하는 것을 가능하게 해준다. 이러한 방식으로, 벌크 디자인이 동일한 웨이퍼 상에 집적되는 것을 여전히 가능하게 해주면서 개선된 디바이스 특성이 필요한 벌크 웨이퍼 상에 로컬 SOI 영역들이 형성될 수 있다. 하나의 웨이퍼 상에는 임의의 수의 로컬 SOI 영역들이 형성될 수 있으며, 이들 SOI 영역들은 임의의 크기를 가질 수 있다. 일실시예에서, 하나의 SOI 영역이 전체 벌크 웨이퍼를 커버할 수도 있다.
도 1은 반도체 기판(12) 및 고립 영역들(14, 16)을 갖는 반도체 디바이스(10)의 단면도를 나타낸 도면이다. 일실시예에서, 반도체 기판(12)은 벌크 실리콘 기판이다. 다른 실시예에서는, 반도체 기판(12)은 임의의 유형의 재료로 이루어진 임의의 유형의 기판일 수 있다. 예를 들면, 기판(12)은 실리콘-게르마늄 또 는 갈륨 비소 기판일 수 있다. 예시된 실시예에서, 고립 영역들(14, 16)은 반도체 기판(12) 내에 형성된다. 반도체 기판(12)의 액티브 영역(11)은 반도체 기판(12)의 반도체 부분을 포함한다. 예를 들면, 벌크 실리콘 기판의 경우, 도 1의 액티브 영역(11)은 고립 영역들(14, 16)을 둘러싸는 기판(12)의 실리콘 부분을 포함한다.
일실시예에서, 고립 영역들(14, 16)은 통상의 공정을 이용하여 형성되는 STI(shallow trench isolation) 영역들이다. 일실시예에서, STI 영역들(예를 들면, 고립 영역들(14, 16))이 형성되는 동안, 기판(12)의 액티브 영역(11)의 상부면(즉, 상부의 노출된 면)은 고립 영역들(14, 16)의 상부면들에 비해 리세싱되어 있다. 그러나, 다른 실시예에서는, 기판(12)의 액티브 영역(11)의 상부면은, 고립 영역들(14, 16)의 형성 후에 리세싱되거나 혹은 더 리세싱될 수 있다. 또다른 실시예에서, 기판(12)의 액티브 영역(11)의 상부면은 리세싱되지 않아서 액티브 영역(11)의 상부면이 고립 영역들(14, 16)의 상부면들과 실질적으로 동일 평면 상에 있을 수 있다. 또한, 고립 영역들(14, 16)은 예를 들어 LOCOS(LOCal Oxidation of Silicon) 영역들과 같은 임의의 유형의 고립 영역일 수 있다. 고립 영역들(14, 16)은 임의의 유형의 통상의 공정을 이용하여 형성될 수 있다. 또한, 다른 실시예에서는, 고립 영역들(14, 16)은 이 시점에서 존재하지 않을 수도 있다. 예를 들면, 이들 고립 영역들(14, 16)은 후술하는 바와 같이 공정 동안 후에 형성될 수도 있다.
도 2는 기판(12)의 액티브 영역(11) 위에 산소가 풍부한 반도체층(18)을 형성한 후의 반도체 디바이스(10)의 단면도를 나타낸 도면이다. 일실시예에서, 산소 가 풍부한 반도체층(18)은 에피택셜 성장된 산소가 풍부한 결정성 실리콘층이다. 따라서, 이 실시예에서, 산소가 풍부한 반도체층(18)은 단결정 실리콘을 포함한다. 이와 달리, 산소가 풍부한 반도체층은 예를 들면 실리콘 게르마늄과 같은 그 밖의 다른 반도체 재료를 포함할 수도 있다. 또한, 다른 실시예에서는, 산소가 풍부한 반도체층(18)은 그 밖의 다른 공정을 이용하여 형성될 수 있다. 예를 들면, 실리콘층이 형성된 후 산소 주입 및 선택적 어닐링 처리가 행해져서 산소가 풍부한 실리콘층이 생성될 수 있다. 이와 달리, 산소가 풍부한 실리콘층은 (예를 들어 화학 기상 증착(CVD)을 이용하여) 기판(12) 위에 피착되고 이어서 실리콘을 재결정화하도록 어닐링될 수 있다. 일실시예에서, 산소가 풍부한 반도체층(18)은 반도체(예를 들면, 실리콘) 결정 내에 2퍼센트량의 산소 원자를 포함한다. 산소가 풍부한 반도체층(18)은 3퍼센트 미만의 산소 원자를 포함하는 것이 바람직할 수 있다. 산소 원자량이 0.5 내지 3퍼센트 범위 내에 있는 것이 보다 바람직할 수 있다.
예시된 실시예에서, 산소가 풍부한 반도체층(18)은 고립 영역들(14, 16) 사이의 기판(12)의 리세싱된 부분 위에 형성된다. 일반적으로, 산소가 풍부한 반도체층(18)은 기판(12)의 액티브 영역(11) 위에 형성된다. 즉, 산소가 풍부한 반도체층(18)은 일반적으로 기판(12)의 노출된 부분 위에 형성될 것이다. 따라서, 예시된 실시예에서, 산소가 풍부한 반도체층(18)은 또한 고립 영역들(14, 16)의 다른 쪽(도시하지 않음)에도 형성될 것이다. 일실시예에서, 고립 영역들(예를 들면 고립 영역들(14, 16))이 아직 형성되지 않은 경우, 산소가 풍부한 반도체층(18)은 모든 기판(12) 위에 형성될 것이다. 일실시예에서, 산소가 풍부한 반도체층(18)은 5 내지 60 나노미터 범위의 두께를 갖는다. 두께는 10 내지 30 나노미터 범위 내에 있는 것이 보다 바람직할 수 있다.
도 3은 산소가 풍부한 반도체층(18) 위에 반도체층(20)을 형성한 후의 반도체 디바이스(10)의 단면도를 나타낸 도면이다. 일실시예에서, 반도체층(20)은 에픽택셜 성장된 실리콘층이다. 따라서, 이 실시예에서, 반도체층(20)은 단결정 실리콘을 포함한다. 따라서, 이 에피택셜 성장된 실리콘층은 고성능 디바이스의 규정을 허용할 수 있다. 다른 실시예에서, 반도체층(20)은 그 밖의 다른 반도체 재료, 예를 들면 실리콘 게르마늄, 갈륨 비소, 실리콘 탄화물 등, 또는 이들의 임의의 조합물을 포함할 수 있다. 예시된 실시예에서, 반도체층(20)은 고립 영역들(14, 16) 사이의 산소가 풍부한 반도체층(18) 위에 형성된다. 일반적으로, 반도체층(20)은 산소가 풍부한 반도체층(18)의 전체 위에 형성될 것이다. 일실시예에서, 반도체층(20)은 10 내지 150 나노미터 범위의 두께를 갖는다. 20 내지 50 나노미터 범위의 두께를 갖는 것이 보다 바람직할 수 있다. 일실시예에서, 이 두께는, 후속하는 산화 공정 동안 소비될 반도체층(20)의 양과 생성된 디바이스 채널의 원하는 두께에 기초하여 선택될 수 있다.
일실시예에서, 반도체층(20)은 (전술한 바와 같은) 선택적 에피택시에 의해 피착될 수 있으며, 이에 따라 액티브 영역(11)의 산소가 풍부한 반도체층(18) 위에 (고립 영역들(14, 16) 위에는 아님)만 오로지 실리콘을 성장시킬 수 있다. 다른 실시예에서는, 반도체층(20)은 블랭킷 에피택시에 의해 형성될 수 있다. 이 실시예에서, 반도체층(20)은 또한 고립 영역들(14, 16) 위에 피착될 것이다. 그러나, 실리콘의 경우, 반도체층(20)은 이제 단결정 실리콘보다는 다결정 실리콘을 포함한다. 유의할 점은, 고립 영역들(14, 16)의 에지들에 가깝게, 고립 영역들(14, 16)의 면의 작은 부분 위에 액티브 영역(11)을 연장하는 단결정 과성장이 존재할 수 있다는 것이다. 이로 인해 생성된 트랜지스터의 소스/드레인 영역들에 대한 컨택트들을 수용할 더 많은 공간이 허용될 수 있다. 그러면 고립 영역들(14, 16) 위의 나머지 다결정 실리콘은, 단결정 실리콘에 대한 높은 선택성을 갖는 에칭에 의해 제거될 수 있다. 일반적으로 다결정 실리콘 에칭은 단결정 실리콘보다 훨씬 빠르다.
도 4는 산소가 풍부한 반도체층(18)의 유전체층(24)(이는 또는 반도체 산화물층 또는 절연층으로도 칭해질 수 있음)으로의 변환 후의 반도체 디바이스(10)의 단면도를 나타낸 도면이다. 일실시예에서, 반도체 디바이스(10)는 예를 들어 고온 물 기상 환경(예를 들면 섭씨 900 내지 1100도)에서 산화된다. 이 산화로 인해 반도체층(20) 위에 산화물층(22)이 형성된다. 산화 동안, 반도체층(20)의 일부가 소모되어 도 4의 반도체층(20)이 도 3의 반도체층(20)에 비해 얇게 될 수 있음에 유의한다. 반도체층(20)의 일부가 소모되어도, 반도체층(20)의 적어도 일부는 남아 있다. 또한 산화 동안, 산소 원자들이 산소가 풍부한 반도체층(18)으로 확산되며, 내부 산화를 유도하여 산소가 풍부한 반도체층(18)을 비결정질 반도체 산화물층으로 변환시킨다. 예를 들면, 산소가 풍부한 반도체층(18)이 산소가 풍부한 실리콘층일 경우, 확산된 산소 원자들은 이 실리콘층을 비결정질 실리콘 산화물층으로 변환시킨다. 일실시예에서, 산화물층(22)의 두께는 8 내지 120 나노미터 범위 내에 있으며, 여기서 일실시예에서, 반도체층(20)의 반 미만이 산화 동안 소모된다.
일실시예에서, 도 1에서는 고립 영역들(14, 16)이 존재하지 않으며 고립 영역들(14, 16)은 (예를 들어 통상적인 공정을 이용하여) 반도체층(20)의 형성 후와 산화물층(22)의 형성 전에 형성될 수 있다. 이와 달리, 고립 영역들(14, 16)은 산화물층(22)의 형성 및 산소가 풍부한 반도체층(18)의 유전체층(24)으로의 변환 후에 형성될 수도 있다.
도 5는 산화물층(22)의 적어도 일부를 제거한 후의 반도체층(10)의 단면도를 나타낸 도면이다. 일실시예에서, 모든 산화물층(22)이, 예를 들어 HF 또는 플라즈마 에칭과 같은 통상의 에칭 공정을 이용하여 제거된다. 따라서, 이 실시예에서, 후속하는 층들은 반도체층(20) 상에 직접 형성될 것이다. 이와 달리, 산화물층(22)이 전혀 제거되지 않거나 혹은 산화물층(22)의 일부만이 제거되어서 후속하는 층들이 산화물층(22)의 나머지 부분 위에 형성될 수도 있다.
도 5로부터 알 수 있는 바와 같이, 로컬 SOI 영역이 고립 영역들(14, 16) 사이에 형성되었으며, 이는 임의의 유형의 트랜지스터가 후속하여 형성될 수도 있는 절연층 상에 배치되는 반도체층을 포함한다. 전술한 바와 같이, 로컬 SOI 영역은 반도체층 아래에 있는 산소가 풍부한 반도체층을 유전체층 또는 절연층으로 변환함으로서 형성될 수 있다. 즉, 일실시예에서, 단결정 격자를 갖는 제1 층(예를 들면 산소가 풍부한 반도체층(18))이 기판(12) 위에 형성되며, 여기서 제1 층은 반도체 유형의 제1 재료(예를 들면, 실리콘) 및 제2 재료(예를 들면, 산소)를 포함하며, 제2 재료는 반도체 유형과는 다른 제1 유형이며 단결정 격자 내의 장소를 차지한 다. 제2 층(예를 들면, 반도체층(20))은 그 후 제1 층 위헤 직접 에픽택셜 성장될 수 있으며, 여기서 제2 층은 반도체 유형의 제3 재료(예를 들면, 실리콘)를 포함한다. 제2 층을 에피택셜 성장시킨 후, 제2 층에 직접 반응물을 인가함으로써 제2 층의 적어도 일부가 반도체 유형이도록 유지하면서 제1 층이 절연층(예를 들면 유전체층(24))으로 변환된다. 예를 들면, 이 반응물은 고온 물 기상(high temperature water vapor)을 포함할 수 있다. 또한, 일실시예에서, 제1 층(예를 들면, 산소가 풍부한 반도체층(18)) 내의 제2 재료(예를 들면, 산소)는 제1 층의 반도체 재료(예를 들면, 실리콘)의 결정 격자의 약 3% 미만이다.
도 6은 반도체층(20) 위에 게이트 유전체층(26)을 형성한 후의 반도체 디바이스(10)의 단면도를 나타낸 도면이다. 산화물층(22)이 완전하게 제거되지 않은 경우, 도 6의 반도체 디바이스(10)는, 반도체층(20)의 나머지 부분과 게이트 유전체층(26) 사이에 산화물층(22)의 나머지 부분(혹은 전부)을 포함할 수 있음에 유의한다. 게이트 유전체층(26)은 게이트 유전체에 적합한 임의의 재료 또는 재료들, 예를 들면 실리콘 산화물, 실리콘 질산화물, 질화 산화물, 하프늄 산화물, 지르코늄 산화물, 금속 실리케이트, 금속 질산화물, 금속-실리콘-질산화물, 그 밖의 금속 산화물, 임의의 높은 유전 상수(K)를 갖는 재료, 또는 이들의 임의의 조합물을 포함할 수 있다. 게이트 유전체층(26)은, ALD(Atomic Layer Deposition), CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), MOCVD(metal organic CVD), 또는 PVD(physical vapor deposition)와 같은 종래의 증착 또는 성장 기술들을 이용하여 형성될 수 있다.
도 7은 실질적으로 완성된 트랜지스터(45)를 형성한 후의 반도체 디바이스(10)의 단면도를 나타낸 도면이다. 트랜지스터(45)는 게이트 유전체(26) 위에 배치되는 게이트 전극(28)과, 게이트 전극(28)에 인접하고 게이트 유전체(26) 위에 배치되는 스페이서들(30)을 포함한다. 게이트 유전체(26), 게이트 전극(28) 및 스페이서들(30)을 형성하는 데에 통상의 공정들이 이용될 수 있다. 또한 임의의 유형의 디바이스가 형성될 수 있다. 일실시예에서, 게이트 전극(28)은 다결정 실리콘 게이트, 금속 게이트, 실리사이드 게이트, 또는 임의의 적절한 이들의 조합물일 수 있다. 예를 들면, 게이트 전극(28)이 금속 게이트일 경우, 게이트 전극(28)은 티타늄 질화물, 탄탈륨 실리콘 질화물, 임의의 금속 탄화물, 붕소화물, 또는 이들의 질화물, 또는 임의의 이들의 조합물을 포함할 수 있다. 또한, 게이트 전극(28)은 여러 층들을 갖는 게이트 전극 적층체일 수 있다. 스페이서들(30)은 본 기술 분야에 공지된 적절한 임의의 스페이서일 수 있다. 예를 들면, 스페이서들(30)은 실리콘 이산화물, 실리콘 질화물, 실리콘 게르마늄 등을 포함할 수 있다. 또한, 스페이서들(30)은 재료들의 조합물을 포함할 수 있다. 예를 들면, 선형층(도시하지 않음)이 이용될 수도 있다.
트랜지스터(45)는 반도체층(20) 내에 형성된 소스/드레인 영역들(32, 34)을 포함하며, 여기서 소스/드레인 영역들(32, 34)은 스페이서들(30) 아래로 확장되며 게이트 전극(28) 아래로는 부분적으로 확장될 수 있다. 이에 따라, 게이트 전극(28) 아래의 소스/드레인 영역들(32, 34) 사이에 반도체층(20)의 나머지 부분 내에 채널 영역(36)이 형성되어, 소스/드레인 영역들(32, 34)이 채널 영역(36)으로부 터 측면으로 이격된다. 소스/드레인 영역들(32, 34) 각각은 깊은 소스/드레인 영역을 포함하는데, 이는 반도체층(20) 내로 더 깊이 연장되며 스페이서들(30)에 의해 규정되며 스페이서들(30) 아래의 깊은 소스/드레인 영역으로부터 측면으로 확장되는 확장 영역을 포함하며 게이트 전극(28) 아래에 부분적으로 확장될 수 있다. 일실시예에서, 본 기술 분야에 공지된 바와 같이, 스페이서들(30)의 형성 전에 확장 영역이 주입되며, 스페이서들(30)의 형성 후에 깊은 소스/드레인 영역들이 주입된다. 예시된 실시예에서, 소스/드레인 영역들(32, 34)의 깊은 소스/드레인 영역들은 항상 유전체층(24)으로 확장된다. 따라서, 이 실시예에서, 소스/드레인 영역들(32, 34)의 깊이는 반도체층(20)의 두께에 해당된다. 그러나, 다른 실시예에서는, 소스/드레인 영역들(32, 34)의 깊은 소스/드레인 영역들은 유전체층(24)으로 완전하게 확장되지 않을 수 있다.
예시된 실시예에서, 유전체층(24)은 소스/드레인 영역들(32, 34) 아래에 고립 영역들(14, 16) 사이로 확장된다. 이로 인해 소스/드레인 영역들(32, 34)의 개선된 전기적 격리가 허용될 수 있다. 이러한 방식으로 소스/드레인 영역들(32, 34) 사이의 펀치 스루 효과가 감소되거나 혹은 최소화될 수 있다. 이로 인해 또한 더 짧은 게이트 길이로 생성된 트랜지스터의 특성이 개선된다.
다른 실시예에서, 게이트 전극(28) 및 스페이서들(30)의 형성 후에, 그러나 소스/드레인 영역들(32, 34)의 형성 전에, 이방성 에칭이 수행되어 게이트 전극(28)의 한쪽 측에(스페이서(30)와 고립 영역들(14, 16) 사이에) 반도체층(20) 및 유전체층(24)의 영역들이 제거될 수 있다. 이방성 에칭 후에, 리세싱된 영역들이, 소스/드레인 영역들을 형성하기 위한 선택적 반도체 에피택셜 공정에 의해 복구될 수 있다. 이 반도체 에피택셜 공정은, 예를 들면 실리콘, 도핑된 실리콘, 실리콘 게르마늄, 도핑된 실리콘 게르마늄, 실리콘 탄소, 도핑된 실리콘 탄소, 실리콘 탄소 게르마늄, 도핑된 실리콘 탄소 게르마늄 등으로 수행될 수 있다. 이 다른 실시예에서는, (예를 들면, 소스/드레인 영역들(32, 34)에 비해) 더 깊은 소스/드레인 영역들을 가능하게 해주어서 더 낮은 시트 저항을 가능하게 해줄 수도 있다. 그러나, 이 실시예에서, 소스/드레인 영역들은 하부의 유전체층(예를 들면 유전체층(24))을 포함하지 않을 것이며 이에 따라 펀치 스루 효과에 더 노출되는 경향이 있을 수 있다.
도 8은 본 발명의 다른 실시예(여기서 동일한 부호는 동일한 구성 요소를 나타냄)에 따라 실질적으로 완성된 트랜지스터(47)의 형성 후의 반도체 디바이스(10)의 단면도를 나타낸 도면이다. 도 8의 트랜지스터(47)는 도 7의 트랜지스터(45)와 유사하지만, 게이트 전극(28) 및 스페이서들(30) 외에도, 트랜지스터(47)는 스페이서들(30)에 인접한 스페이서들(38)과 소스/드레인 영역들(32, 34) 위에 배치되는 상승된 소스/드레인(40, 42)을 더 포함한다. (게이트 유전체(26), 게이트 전극(28), 스페이서들(30), 및 소스/드레인 영역들(32, 34)에 대하여 제공된 전술한 설명은 도 8을 참조하여 여기서도 또한 적용된다.) 스페이서들(38)은 스페이서들(30)과 유사한 임의의 유형의 재료로 형성될 수 있으며, 또한 재료들의 조합물을 포함할 수도 있다. 일실시예에서, 상승된 소스/드레인(40, 42)은 선택적 반도체 에피택셜 공정을 이용하여 형성될 수 있다. 이 반도체 에피택셜 공정은, 예를 들 면 실리콘, 도핑된 실리콘, 실리콘 게르마늄, 도핑된 실리콘 게르마늄, 실리콘 탄소, 도핑된 실리콘 탄소, 실리콘 탄소 게르마늄, 도핑된 실리콘 탄소 게르마늄 등으로 수행될 수 있다. 일실시예에서, 상승된 소스/드레인(40, 42)은 채널로부터 컨택트로의 외부 저항을 감소시키도록 형성된다. (상승된 소스/드레인(40, 42)은 또한 올려진 소스/드레인(40, 42)으로도 칭해질 수 있다.) 일실시예에서, 깊은 소스/드레인 주입은, 스페이서들(38)의 형성후에 그리고 상승된 소스/드레인(40, 42)의 형성 전 혹은 그 후에 수행될 수도 있다.
도 7 및 도 8의 실질적으로 완성된 디바이스(즉, 트랜지스터들(45, 47) 각각)의 형성 후에, 본 기술 분야에 공지된 바와 같이, 디바이스를 완전하게 완성하고 예를 들어 집적 회로를 형성하도록 후속 공정이 수행될 수 있다. 또한, 트랜지스터(45, 47)의 형성 시에, 전술한 단계들 외에도 그 밖의 다른 단계들이 수행될 수도 있다. 예를 들면, 다른 실시예(도시하지 않음)에서, 고립 영역들(14, 16) 사이의 기판(12) 내에 우물 영역을 형성하도록 우물 주입이 수행될 수 있다. 일실시예에서, 이 우물 주입은 게이트 유전체층(26)의 형성 전에 수행될 수 있다. 이 우물 영역은 디바이스 성능을 향상시키기 위해 공지된 주입 공정을 이용하여 형성될 수 있다. 또한, 이 우물 주입은 반도체층(20) 내로 주입되어서 디바이스의 임계 전압에 영향을 미칠 수 있다. 마찬가지로, 추가적인 주입이 수행될 수 있으며, 혹은 전술한 주입들이 서로 다르게 수행될 수 있다.
도 7 및 도 8은, 고립 영역들(14, 16) 사이에 형성된 로컬 SOI 영역 내에 형성될 수 있는 디바이스 유형의 두 가지 예(예를 들면, 트랜지스터들(45, 47))만을 제공하지만, 다른 실시예에서는 로컬 SOI 영역 내에 임의의 유형의 디바이스를 형성할 수도 있다. 예를 들면, 일실시예에서, 산화물층(22)의 제거 후에, FinFET 디바이스의 핀(fins)이 반도체층(20)을 이용하여 형성될 수 있다.
따라서, 본 발명의 실시예들에서는, 로컬 SOI 영역들의 형성을 통해 벌크 반도체 기판 상으로 더 높은 성능의 SOI 디바이스들이 집적될 수 있게 해 줌을 알 수 있다. 로컬 SOI 영역들 내에 형성된 디바이스들은, 예를 들어 하부의 유전체층(예를 들면, 유전체층(24))으로 인해 향상된 특성을 가질 수 있다.
전술한 설명에서, 본 발명은 특정 실시예들을 참조하여 기술되었다. 그러나, 당업자라면, 이하의 특허청구범위에 제시되는 바와 같은 본 발명의 범주로부터 벗어나지 않고 여러 변경 및 수정이 행해질 수 있음을 알 것이다. 따라서, 명세서 및 도면들은 제한의 의미보다는 예시적인 것으로 간주되며 이러한 모든 변경들은 본 발명의 범주 내에 포함된다.
이점들, 및 그 밖의 장점과 문제점들에 대한 해법이 특정 실시예들에 대해 기술되었다. 그러나, 발생하거나 혹은 선언될 임의의 이점, 장점 또는 해법을 유발할 수도 있는 이점들, 장점들, 및 문제에 대한 해법은 임의의 클레임 또는 모든 클레임의 중요하거나 요구되거나 필수적인 특징 또는 구성 요소로서 해석되어서는 않된다. 본 명세서에서 사용된 바와 같이, "포함한다", "포함하는", 또는 이에 대한 그 밖의 다른 임의의 변경은 배타적이 아닌 포함을 수용하여서, 구성 요소들의 목록을 포함하는 공정, 방법, 아티클, 또는 장치는 이들 구성 요소들만을 포함하는 것은 아니며, 명시적으로 목록화되지 않거나, 혹은 이러한 공정, 방법, 아티클, 또 는 장치에 고유한 그 밖의 다른 구성 요소들을 포함할 수도 있다.
Claims (10)
- 상부면을 갖는 액티브 영역을 구비한 기판을 제공하는 단계와,산소가 풍부한 반도체 재료층(oxygen-rich, semiconductor-material layer)을 포함하는 제1 층을 상기 상부면 위에 형성하는 단계와,반도체 재료층을 포함하는 제2 층을 상기 제1 층 위에 에픽택셜 성장시키는 단계와,상기 제1 층을 반도체 산화물층으로 변환하는 단계를 포함하는 방법.
- 제1항에 있어서,트랜지스터의 채널에 대해 상기 제2 층을 이용하여 상기 트랜지스터를 형성하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 산소가 풍부한 반도체 재료층은 산소가 풍부한 실리콘을 포함하는 방법.
- 제1항에 있어서,상기 제2 층은 단결정 실리콘을 포함하는 방법.
- 상부면을 갖는 액티브 영역을 구비한 기판을 제공하는 단계와,상기 상부면 위에 산소가 풍부한 실리콘층을 형성하는 단계와,상기 산소가 풍부한 실리콘층 위에 단결정 실리콘층을 에피택셜 설장시키는 단계와,상기 산소가 풍부한 실리콘층을 실리콘 산화물로 변환하는 단계를 포함하는 방법.
- 제5항에 있어서,상기 변환 단계는, 상기 단결정 실리콘층에 대하여 고온 물 기상(high temperature water vapor)을 도입하는 단계를 포함하는 방법.
- 제6항에 있어서,상기 변환 단계는, 상기 제2 층의 상부면 상에 산화물층을 형성하는 단계를 더 포함하는 방법.
- 제7항에 있어서,상기 제2 층의 상부면 상에 상기 산화물층의 적어도 일부를 제거하는 단계와,상기 제2 층 상에 게이트 유전체를 형성하는 단계를 더 포함하는 방법.
- 기판을 제공하는 단계와,상기 기판 위에 단결정 격자를 갖는 제1 층을 형성하는 단계 ― 상기 제1 층은 반도체 유형의 제1 재료 및 제2 재료를 포함하며, 상기 제2 재료는 상기 반도체 유형과는 다른 제1 유형이며 상기 단결정 격자 내의 장소를 차지함 ― 와,반도체 유형의 제3 재료를 포함하는 제2 층을 상기 제1 층 위에 직접 에피택셜 성장시키는 단계와,상기 제2 층을 에피택셜 성장시킨 후에, 상기 제2 층에 직접 반응물을 인가함으로써 상기 제2 층의 적어도 일부를 상기 반도체 유형으로 유지하면서, 상기 제1 층을 절연층으로 변환시키는 단계를 포함하는 방법.
- 제9항에 있어서,상기 제2 재료는 상기 제1 층의 약 3% 미만인 방법.
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