KR20110052046A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 콘택 플러그과 게이트 패턴 사이에 충돌이나 불량을 제거하고 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계, 게이트 패턴 사이에 질화막을 일부 제거하는 1차 식각 단계, 게이트 패턴 사이에 질화막을 제거하고 산화막을 노출하는 2차 식각 단계 및 게이트 패턴 사이에 산화막을 제거하고 노출된 실리콘의 일부를 제거하는 3차 식각 단계를 포함하고, 1차 식각 단계 내지 3차 식각 단계의 식각조건은 서로 다른 것을 특징으로 한다.
반도체, 리세스 게이트, SAC 불량
Description
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 트랜지스터 및 콘택을 제조하는 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지 스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
3차원 채널 구조를 가지는 트랜지스터로서 리세스 게이트 트랜지스터를 들 수 있다. 리세스 게이트 트랜지스터는 활성 영역에 형성된 리세스에 도전물질을 매립하여 형성된 하부 게이트 전극을 포함하며, 활성 영역 상에는 종래의 게이트 패턴과 유사하게 하부 게이트 전극, 상부 게이트 전극 및 하드마스크막으로 이루어진 적층구조를 가진다. 이러한 리세스 게이트 트랜지스터는 활성 영역 내 형성된 리세스로 인해 채널 길이가 증가하는 장점이 있으나, 활성 영역 상에 형성된 적층구조는 게이트 패턴 사이에 형성되는 콘택 형성시 결함을 발생시킬 수 있다. 이는 디자인 규칙이 작아지면서, 이웃한 게이트 패턴 사이의 거리가 줄어들어 게이트 패턴 사이에 노출된 활성 영역과 전기적으로 연결되는 콘택을 형성하기가 어려워졌기 때문이다.
콘택을 형성하기 위해서는 활성 영역을 노출하기 위한 자기정렬식각(Self-Aligned Etch)을 수행한다. 자기정렬식각(Self-Aligned Etch)은 활성 영역을 노출하여 콘택이 형성될 공간을 확보하기 위한 것으로, 50 ~ 150sccm의 CF4 및 10 ~ 50sccm의 CHF3 가스 분위기에서 수행한다. 이후, 자기정렬식각 과정에서 손상된 부분을 제거하고 남아있는 잔유물을 제거하기 위해 세정 공정을 수행하는데, 세정 공정은 200~500 Sccm의 CF4 및 200~300 Sccm의 O2의 분위기에서 수행된다.
하지만, 자기정렬식각(Self-Aligned Etch)을 통해 활성 영역 상에 증착된 질 화막이나 실리콘의 일부를 제거하는 과정에서 리세스 게이트 패턴이 과도하게 식각될 수 있는데, 리세스 게이트 패턴을 보호하기 위한 하드마스크막 이나 스페이서들이 통상적으로 질화막을 포함하고 있기 때문이다. 또한, 세정 공정은 CF4 가스 분위기에서 진행되기 때문에 리세스 게이트 패턴의 하부 게이트 전극을 구성하는 폴리실리콘이나 소자분리영역을 구성하는 절연막이 추가 식각되는 현상이 발생한다. 폴리실리콘이나 절연막이 추가 식각되는 경우, 후속 공정에서 형성되는 콘택과 트랜지스터의 하부 게이트 전극 사이에 전기적인 단락이나 누전이 유발되어 반도체 장치의 결함이 발생할 수 있다. 이렇듯, 게이트 패턴과 게이트 패턴 사이에 형성되는 자기정렬콘택(Self-Aligned-Contact, SAC)의 불량은 반도체 장치 내 소자들의 정상적인 동작을 방해하고 동작 신뢰성을 떨어뜨려 수율을 악화시키는 문제가 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 자기정렬식각 및 세정공정 중에 폴리실리콘이나 소자분리막이 과도하게 식각되는 것을 방지하기 위한 자기정렬식각 및 세정공정의 수행조건을 제공하고, 콘택과 게이트 패턴 사이에 전기적인 단락이나 누전을 방지하고 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명은 반도체 기판 상에 게이트 패턴을 형성하는 단계, 게이트 패턴 사이에 질화막을 일부 제거하는 1차 식각 단계, 상기 게이트 패턴 사이에 상기 질화막을 제거하고 산화막을 노출하는 2차 시각 단계, 및 상기 게이트 패턴 사이에 상기 산화막을 제거하고 노출된 실리콘의 일부를 제거하는 3차 식각 단계를 포함하고, 상기 1차 식각 단계 내지 상기 3차 식각 단계의 식각조건은 서로 다른 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제 1차 식각은 상기 게이트 패턴 사이에 상기 질화막이 20Å 이하의 두께가 될 때까지 수행되는 것을 특징으로 한다.
바람직하게는, 상기 제 1차 식각은 10~50 Sccm의 CF4 및 0~50 Sccm의 O2을 포함하는 가스 분위기에서 수행되는 것을 특징으로 한다.
바람직하게는, 상기 제 2차 식각은 100~400 Sccm의 HBr 및 0~50 Sccm의 O2을 포함하는 가스 분위기에서 수행되는 것을 특징으로 한다.
바람직하게는, 상기 제 3차 식각은 10 ~ 50 Sccm의 CF4, 10 ~ 50 Sccm의 CHF3 및 0 ~ 50 Sccm의 O2을 포함하는 가스 분위기에서 수행되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 3차 식각 단계후 세정공정을 수행하는 단계; 및 확보된 공간에 도전물질을 매립하여 콘택을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 세정 공정은 0 ~ 50 Sccm의 HBr, 0 ~ 50 Sccm의 Cl2 및 0 ~ 10 Sccm의 SF6을 포함하는 가스 분위기에서 수행되는 것을 특징으로 한다.
본 발명은 고집적 반도체 장치에서 이웃한 게이트 패턴 사이에 콘택을 형성하기 위한 공간을 확보하기 위한 공정에서 발생하는 SAC(Self Align Contact) Fail을 방지함으로써, 콘택 형성시 게이트 패턴과 맞닿거나 충돌하여 불량이 발생하는 것을 방지할 수 있는 장점이 있다.
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터에 적용할 수 있다. 구체적으로, 본 발명은 리세스 게이트 혹은 핀 게이트의 일부가 활성 영역 외에 형성됨에 있어 발생하는 게이트 패턴과 콘택 플러그의 자기정렬콘택(Self-Aligned-Contact, SAC) 불량을 방지하기 위한 것 으로, 고집적화에 따른 셀 트랜지스터의 크기가 줄어들면서 단채널 효과 등을 방지하기 위해 적용된 리세스 게이트 혹은 핀 게이트를 포함하는 트랜지스터를 예로 들어 설명한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판 상에 형성된 소자분리영역(102)에 의해 활성 영역(104)이 정의되어 있다. 활성 영역(104) 상에는 패드 산화막(103) 및 두 개의 리세스 게이트 패턴(110)이 형성되어 있으며, 리세스 게이트 패턴(110)과 활성 영역(104) 사이에는 게이트 산화막(106)이 형성되어 있다. 여기서, 리세스 게이트 패턴(110)은 하부 게이트 전극(112), 상부 게이트 전극(114), 하드마스크막(116) 및 스페이서(118)를 포함한다. 리세스 게이트 패턴(110)의 형성 후, 활성 영역(104)에 형성된 소스/드레인 영역과 연결되는 콘택을 형성하기 위해 수행되는 자기정렬식각(Self-Aligned Etch)으로 인한 피해나 결함을 방지하기 위해 얇은 두께의 질화막(120)을 리세스 게이트 패턴(110) 및 활성 영역(104) 상에 증착한다.
도 1b에 도시된 바와 같이, 활성 영역(104)을 노출하기 위한 자기정렬식각(Self-Aligned Etch)을 수행한다. 본 발명의 일 실시예에 따른 자기정렬식각은 여러 단계로 수행되는 것이 특징이다.
먼저, 첫번째 단계에서는 활성 영역(104) 상에 형성된 질화막(120)의 일부를 제거하기 위해 10~50 Sccm의 CF4 및 0~50의 Sccm O2을 포함하는 가스 분위기에서 식각 공정을 수행하여, 활성 영역(104) 상에 질화막(120)이 20Å 이하의 두께가 되도록 한다.
두번째 단계에서는 100~400 Sccm의 HBr 및 0~50 Sccm의 O2을 포함하는 가스 분위기에서 식각공정을 수행하여 질화막(120)을 제거하고 패드 산화막(103)을 노출시킨다.
세번째 단계에서는 10 ~ 50 Sccm의 CF4, 10 ~ 50 Sccm의 CHF3 및 0 ~ 50 Sccm의 O2을 포함하는 가스 분위기에서 식각공정을 수행하여 노출된 패드 산화막(103)과 활성 영역(104)을 구성하는 폴리 실리콘의 일부를 제거한다.
전술한 세 단계로 진행되는 자기정렬식각을 수행하면, 도 1b에 도시된 바와 같이 이웃한 리세스 게이트 패턴(110) 사이에 콘택 형성을 위한 공간을 확보하면서도 리세스 게이트 패턴(110)을 보호하는 측벽 스페이서(118)의 손상을 최소화할 수 있다. 이로 인해, 콘택(미도시)을 구성하는 도전물질과 게이트 전극에 포함된 텅스텐(W)과 같은 금속과의 전기적 단락을 방지할 수 있어 자기정렬콘택 불량을 개선할 수 있다.
이후, 자기정렬식각 과정에서 손상된 부분을 제거하고 남아있는 잔유물을 제거하기 위해 세정 공정을 수행하는데, 세정 공정은 0 ~ 50 Sccm의 HBr, 0 ~ 50 Sccm의 Cl2 및 0 ~ 10 Sccm의 SF6을 포함하는 가스 분위기에서 수행된다. 이러한 세 정 공정은 폴리 실리콘이나 소자분리막의 추가적 손실을 최소화할 수 있어 콘택과 이웃한 리세스 게이트 패턴(110) 사이의 전기적 단락을 방지할 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 자기정렬식각과 세정 공정은 종래와 달리 여러 단계로 구성되어 콘택 형성을 위한 공간의 확보시 불필요하게 과도식각되는 것을 막는다. 특히, 종래의 문제점인 폴리 실리콘 및 소자분리막의 추가 손실을 막을 수 있도록, 본 발명에서는 질화막, 산화막, 폴리실리콘을 순차적으로 식각하기 위한 서로 다른 식각 공정 조건을 적용한다.
도 2는 도 1b에 도시된 바에 따라 형성되는 콘택홀을 설명하기 위한 사진도이다. 특히, 도 2는 자기정렬식각의 3 단계에 따라 이웃한 리세스 게이트 패턴 사이의 활성 영역이 어떻게 노출되는지를 설명한다.
먼저, 1단계에서는 활성 영역(104) 상에 질화막(120)이 20Å 이하의 두께가 되도록 식각하는데, 패드 산화막(103) 상에 질화막(120)의 일부가 남아있는 모습을 볼 수 있다. 이후, 2단계에서는 남아있는 질화막(120)을 제거하고 패드 산화막(103)을 완전히 노출한다. 마지막 3단계에서는 패드 산화막(103) 및 활성 영역(104)의 일부를 제거한 모습을 설명한다. 아울러, 3단계에 따라 리세스 게이트 패턴 사이에 콘택이 형성될 공간을 확보함으로써, 리세스 게이트 패턴의 측벽을 보호하고 있는 스페이서 및 질화막이 불필요하게 식각되지 않고 있음을 알 수 있다.
도 3은 종래의 콘택 형성 방법과 본 발명의 일 실시예에 따른 콘택 형성 방법의 결과를 비교하기 위한 사진도이다.
종래 기술에 따라 콘택을 형성한 경우, 활성 영역에서는 리세스 게이트 패 턴(310) 사이에 콘택(320)이 형성되어 있으나, 리세스 게이트 패턴(310)의 측벽이 손상되지 않아 리세스 게이트 패턴(310)과 콘택(320) 사이의 전기적으로 격리되어 있다. 하지만, 소자분리영역에서는 콘택(340)의 형성으로 리세스 게이트 패턴(330)의 측벽을 보호하는 질화막(352)이 손상되어 있어 전기적으로 단락되기 매우 쉽다.
반면, 본 발명의 일 실시예에 따라 콘택을 형성한 경우, 활성 영역 뿐만 아니라 소자분리영역에서도 리세스 게이트 패턴(360, 380)과 콘택(370, 390) 사이의 질화막(354)이 별다른 손상없이 잔존하고 있다. 따라서, 리세스 게이트 패턴(360, 380)과 콘택(370, 390) 사이의 전기적인 단락을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도.
도 2는 도 1b에 도시된 바에 따라 형성되는 콘택홀을 설명하기 위한 사진도.
도 3은 종래의 콘택 형성 방법과 본 발명의 일 실시예에 따른 콘택 형성 방법의 결과를 비교하기 위한 사진도.
Claims (7)
- 반도체 기판 상에 게이트 패턴을 형성하는 단계;게이트 패턴 사이에 질화막을 일부 제거하는 1차 식각 단계;상기 게이트 패턴 사이에 상기 질화막을 제거하고 산화막을 노출하는 2차 시각 단계; 및상기 게이트 패턴 사이에 상기 산화막을 제거하고 노출된 실리콘의 일부를 제거하는 3차 식각 단계를 포함하고,상기 1차 식각 단계 내지 상기 3차 식각 단계의 식각조건은 서로 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제 1차 식각은 상기 게이트 패턴 사이에 상기 질화막이 20Å 이하의 두께가 될 때까지 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서,상기 제 1차 식각은 10~50 Sccm의 CF4 및 0~50 Sccm의 O2을 포함하는 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제 2차 식각은 100~400 Sccm의 HBr 및 0~50 Sccm의 O2을 포함하는 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제 3차 식각은 10 ~ 50 Sccm의 CF4, 10 ~ 50 Sccm의 CHF3 및 0 ~ 50 Sccm의 O2을 포함하는 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 3차 식각 단계후 세정공정을 수행하는 단계; 및확보된 공간에 도전물질을 매립하여 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 세정 공정은 0 ~ 50 Sccm의 HBr, 0 ~ 50 Sccm의 Cl2 및 0 ~ 10 Sccm의 SF6을 포함하는 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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| KR1020090108920A KR20110052046A (ko) | 2009-11-12 | 2009-11-12 | 반도체 장치의 제조 방법 |
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-
2009
- 2009-11-12 KR KR1020090108920A patent/KR20110052046A/ko not_active Application Discontinuation
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