KR20090076028A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 소자가 개시된다. 상기 소자는 기판 내의 게이트 트렌치 내에 내재된 하부 금속패턴 및 상기 하부 금속패턴 상의 비금속 도전패턴을 포함할 수 있다. 이로써, 우수한 전기적 특성을 갖는 반도체 소자가 제공될 수 있다.
Figure P1020080001753
채널, 게이트 트렌치, 턴온 전류, 문턱 전압, GIDL

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 개선된 전류 특성을 갖는 반도체 소자 및 이를 제공하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 상기 반도체 소자를 구성하고 있는 단위 구성요소들 중 하나인 트랜지스터의 크기가 축소되고 있다. 그러나, 상기 트랜지스터, 예컨대, 전계 효과 트랜지스터(field effect transistor)의 크기가 축소되면서 반도체 소자에 문제점들이 발생하고 있다.
상기 문제점들 중 하나는 통상적인 평면형 전계효과 트랜지스터(planar field effect transistor)의 소오스/드레인 영역 사이에 형성되는 채널 영역의 길이가 감소되는 단채널 효과(short channel effect)이다. 상기 채널 영역의 길이가 감소되면, 펀치쓰루(punch-through), 드레인 기인 배리어 강하(Drain Induced Barrier Lowering:DIBL) 및 문턱 아래 변동(subthreshold swing)이 발생할 수 있다. 또한, 구동 전류량이 감소 되어, 전계 효과 트랜지스터의 동작 속도가 저하될 수 있다. 상기 채널 영역의 길이가 감소 됨에 따라 문턱전압(threshold voltage)이 급격하게 감소하게 되어, 오프 상태에서도 상기 전계 효과 트랜지스터의 누설전류가 발생할 수 있다.
상기 단채널 효과를 방지하기 위한 방법으로써 리세스된 채널 어레이 트랜지스터(Recessed Channel Array Transistor:RCAT)가 제시되었다. 상기 리세스된 채널 어레이 트랜지스터는 반도체 기판에 리세스된 영역을 형성하고, 상기 리세스된 영역 상에 게이트 패턴을 형성함으로써, 상기 리세스된 영역의 측벽과 바닥을 모두 채널 영역으로 사용하는 것이다. 이로써, 리세스된 채널 어레이 트랜지스터의 채널은 통상의 평면형 트랜지스터와 서로 다른 위치적 관계 및/또는 형상을 가짐으로 인한 문제점을 가질 수 있다.
본 발명의 기술적 과제는 안정적인 전류 특성을 갖는 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 소자는 소오스 및 드레인 영역과 접하는 측벽을 갖는 게이트 트렌치를 포함하는 기판, 상기 게이트 트렌치 내부면을 따라 형성된 게이트 절연막, 상기 게이트 트렌치 하부의 금속패턴 및 상기 금속패턴 상의 비금속 도전패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 소자는 상기 게이트 트렌치의 상기 금속패턴 및 상기 비금속 도전패턴과 마주보는, 상기 기판 내의 채널 영역을 더 포함하되, 상기 게이트 트렌치의 깊이는 상기 소오스 및 드레인 영역의 깊이보다 상기 기판 표면으로부터 더 깊을 수 있다.
다른 실시예에 따르면, 상기 반도체 소자는 상기 금속패턴과 마주보는, 상기 기판 내의 채널 영역을 더 포함하되, 상기 게이트 트렌치의 깊이는 상기 소오스 및 드레인 영역의 깊이보다 상기 기판 표면으로부터 더 깊을 수 있다.
또 다른 실시예에 따르면, 상기 금속패턴은 상기 게이트 트렌치의 측벽과 인접하는 가장자리 영역에서 중앙 영역으로 점진적으로 감소하는 높이를 갖는 상부면을 가질 수 있다.
또 다른 실시예에 따르면, 상기 기판은 셀 영역 및 주변회로 영역을 포함하 고, 상기 게이트 절연막은 상기 셀 영역의 셀 게이트 절연막 및 상기 주변회로 영역의 주변회로 게이트 절연막을 포함하고, 상기 주변회로 게이트 절연막은 상기 셀 게이트 절연막보다 두꺼울 수 있다.
또 다른 실시예에 따르면, 상기 주변회로 게이트 절연막은 복수의 층으로 이루어질 수 있다.
또 다른 실시예에 따르면, 상기 게이트 절연막의 두께는 상기 금속패턴과 상기 트렌치 내부면 사이보다 상기 비금속 도전패턴과 상기 트렌치 내부면 사이에서 더 두꺼울 수 있다.
또 다른 실시예에 따르면, 상기 반도체 소자는 상기 비금속 도전패턴과 상기 소오스 및 드레인 영역 사이에 개재된 절연 스페이서를 더 포함할 수 있다.
또 다른 실시예에 따르면, 상기 비금속 도전패턴은 도전성 폴리실리콘을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 금속패턴은 티타늄, 질화티타늄, 텅스텐, 질화턴스텐, 탄탈륨, 질화탄탈륨 및 루비듐을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 반도체 소자는 상기 비금속 도전패턴 상에 캡핑 금속패턴을 더 포함할 수 있다.
또 다른 실시예에 따르면, 상기 반도체 소자는 상기 비금속 도전패턴 상에 상기 게이트 트렌치를 매립하는 캡핑 절연막을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 기판에 게이트 트렌치를 형성하는 단계, 상기 게이트 트렌치의 내부면에 게이트 절연막을 형성하는 단계, 상기 게이트 트렌치의 하부에 금속패턴을 형성하는 단계 및 상기 금속패턴 상에 비금속 도전패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 더 포함하되, 상기 게이트 트렌치의 깊이는 상기 소오스 및 드레인 영역의 깊이보다 상기 기판 표면으로부터 더 깊을 수 있다.
다른 실시예에 따르면, 상기 금속패턴을 형성하는 단계는 상기 게이트 트렌치를 매립하도록 제1 금속막을 형성하는 단계 및 상기 금속패턴의 상부면이 상기 기판 표면으로부터 상기 소오스 및 드레인 영역의 깊이보다 더 깊게 배치되도록 상기 제1 금속막을 리세스하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 금속패턴을 형성하는 단계는 상기 게이트 트렌치를 매립하도록 제1 금속막을 형성하는 단계 및 상기 금속패턴의 상부면이 상기 기판 표면으로부터 상기 소오스 및 드레인 영역의 깊이와 동일한 깊이로 배치되도록 상기 제1 금속막을 리세스하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 제1 금속막을 리세스하는 단계는 상기 금속패턴의 상부면이 상기 게이트 트렌치의 측벽과 인접하는 가장자리 영역에서 중앙 영역으로 점진적으로 감소하는 높이를 갖도록 식각하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 기판은 셀 영역 및 주변회로 영역을 포함하고, 상기 게이트 절연막을 형성하는 단계 상기 셀 영역에 셀 게이트 절연막을 형성하는 단계 및 상기 주변회로 영역에 상기 셀 게이트 절연막보다 두꺼운 주변회로 게이트 절연막을 형성하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 비금속 도전패턴을 형성하는 단계는 상기 비금속 도전패턴과 상기 소오스 및 드레인 영역 간에 개재되는 절연 스페이서를 형성하는 단계를 더 포함할 수 있다.
또 다른 실시예에 따르면, 상기 비금속 도전패턴은 도전성 폴리실리콘을 포함하고 상기 금속패턴은 티타늄, 질화티타늄, 텅스텐, 질화턴스텐, 탄탈륨, 질화탄탈륨 및 루비듐을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 방법은 상기 비금속 도전패턴 상에 상기 게이트 트렌치를 매립하는 캡핑 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 기판 내의 게이트 트렌치 내에 금속 패턴 및 폴리실리콘 패턴을 포함하는 게이트를 제공함으로써, 턴온 전류 값이 향상될 수 있고, 채널 영역에 주입되는 불순물의 주입량이 감소될 수 있다. 또한, 게이트와 소오스/드레인 영역이 인접한 영역에서 게이트 유도 드레인 리키지가 감소될 수 있다. 예컨대, 본 발명의 실시예에 따른 트랜지스터를 포함하는 디램의 리프레쉬 특성이 향상될 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예에 대해 설명한다. 본 발명의 목적(들), 특징(들) 및 장점(들)은 첨부된 도면과 관련된 이하의 실시 예들을 통해서 쉽게 이해될 것이다. 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에서 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기하였다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판상에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
본 명세서에서 '및/또는'이라는 용어는 이 용어 앞뒤에 열거된 구성들 중 어느 하나 또는 모두를 가리키는 것으로 이해되어야 한다.
도 1a 및 1b를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자가 설명된다.
기판(110)이 제공된다. 상기 기판(110)은 예컨대, 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 기판(110)은 소자 분리 영역(미도시) 및 상기 소자 분리 영역에 의해 정의된 활성 영역을 포함할 수 있다. 상기 기판(110)은 상기 활성 영역에 형성된 게이트 트렌치(112) 및 불순물 영역들을 포함할 수 있다. 예컨대, 상기 불순물 영역들은 문턱 전압 조절 영역(미도시) 및 소오스/드레인 영역(120)을 포함할 수 있다. 상기 게이트 트렌치(112)의 깊이는 상기 소오스/드레인 영역(120)의 깊이보다 더 깊을 수 있고, 상기 게이트 트렌치(112)의 측면은 소오스/드레인 영역(120)과 접할 수 있다. 예컨대, 상기 문턱 전압 조절 영역은 상기 활성 영역에서 상기 게이트 트렌치(112) 및 상기 소오스/드레인 영역(120)의 깊이보다 더 깊은 깊이를 가질 수 있다. 상기 게이트 트렌치(112)는 다양한 형상일 수 있으며, 예컨대, 라운딩된 하부면을 가질 수 있다. 상기 게이트 트렌치(112) 내면에 게이트 절연막(130)이 제공될 수 있다. 예컨대, 상기 기판(110)은 셀 영역 및 주변회로 영역을 포함할 수 있다. 상기 게이트 절연막(130)은 상기 셀 영역의 셀 게이트 절연막(130a) 및 상기 주변회로 영역의 주변회로 게이트 절연막(130b)을 포함할 수 있다. 상기 주변회로 게이트 절연막(130b)은 상기 셀 게이트 절연막(130a)보다 높은 전압에 견딜 수 있어야 하므로, 두꺼울 수 있다. 예컨대, 상기 주변회로 게이트 절연막(130b)은 복수의 층을 포함할 수 있고, 제1 주변회로 게이트 절연막(131b) 및 제2 주변회로 게이트 절연막(132b)을 포함할 수 있다. 도시하지 않았으나, 상기 주변회로 영역은 복수의 영역을 포함할 수 있고, 상기 주변회로의 서로 다른 영역별로 서로 다른 두께의 주변회로 게이트 절연막을 포함할 수 있다.
상기 게이트 트렌치(112) 하부에 금속패턴(145)이 배치될 수 있다. 상기 금속패턴(145)의 상부면은 상기 소오스/드레인 영역(120)의 깊이보다 더 깊을 수 있 다. 상기 금속패턴(145)은 낮은 비저항(예컨대, 약 200Å에서 약 200μΩ 이하)을 갖는 물질을 포함하는 것이 바람직하며, 예컨대, 상기 금속패턴(145)은 티타늄, 질화티타늄, 텅스텐, 질화텅스텐, 탄탈륨, 질화탄탈륨 및 루비듐 중 적어도 어느 하나를 포함할 수 있다.
상기 금속패턴(145) 상에 상기 게이트 트렌치(112)를 매립하는 비금속 도전패턴(155)이 배치될 수 있다. 상기 비금속 도전패턴(155)은 적어도 상기 게이트 트렌치(112)와 동일한 폭을 가질 수 있다. 예컨대, 상기 비금속 도전패턴(155)은 상기 활성 영역의 신장 방향과 교차하는 방향으로 신장하는 길이를 가질 수 있고, 상기 기판(110) 상으로 일부 연장된 폭을 가질 수 있다. 상기 비금속 도전패턴(155)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 비금속 도전패턴(155) 및 상기 금속패턴(145)은 게이트 전극(175)을 구성할 수 있다. 상기 소오스/드레인 영역(120) 간에, 상기 게이트 전극(175)과 마주보는 채널 영역(115)이 상기 기판(110) 내에 정의될 수 있다. 상기 채널 영역(115)은 상기 금속패턴(145) 및 상기 비금속 도전패턴(155) 모두와 마주볼 수 있다.
상기 비금속 도전패턴(155) 상에 캡핑 금속패턴(165)이 더 배치될 수 있다. 상기 캡핑 금속패턴(165)은 상기 비금속 도전패턴(155)과 동일한 폭 및 길이를 가질 수 있다. 예컨대, 상기 캡핑 금속패턴(165)은 텅스텐을 포함할 수 있다. 상기 캡핑 금속패턴(165) 및 상기 기판(110) 상에 층간 절연막(미도시)이 놓이고, 상기 층간 절연막 내에 기타 배선들(미도시)이 배치될 수 있다.
도 2를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 제1 변형예가 설명된다. 앞서 설명된 내용과 동일한 내용은 생략될 수 있다.
금속패턴(145) 상에 하부 도전패턴(152)이 배치될 수 있다. 상기 하부 도전패턴(152)은 예컨대, 도핑된 폴리실리콘을 포함할 수 있다. 상기 하부 도전패턴(152)의 상부면은 소오스/드레인 영역(120)의 깊이와 같을 수 있다. 상기 게이트 트렌치(112)의 측면에 접하는 스페이서(135)가 상기 하부 도전패턴(152) 상에 배치될 수 있다. 상기 스페이서(135)의 수평 두께(t1)는 패터닝 공정의 공정 마진을 고려하여 조절될 수 있다. 예컨대, 상기 스페이서(135)의 수평 두께(t1)는 패터닝 공정의 오차 범위와 동일할 수 있다. 상기 스페이서(135)는 질화물 또는/및 산화물을 포함할 수 있다.
상기 스페이서(135) 및 상기 하부 도전패턴(152) 상에 상기 게이트 트렌치(112)를 매립하는 상부 도전패턴(154)이 배치될 수 있다. 상기 상부 도전패턴(154)은 적어도 상기 게이트 트렌치(112)와 동일한 폭을 가질 수 있다. 예컨대, 상기 상부 도전패턴(154)이 상기 스페이서(135)의 수평 두께(t1)범위 내에서 쉬프트 하더라도 소자의 신뢰성이 확보될 수 있다. 예컨대, 상기 상부 도전패턴(154)은 상기 활성 영역의 신장 방향과 교차하는 방향으로 신장하는 길이를 가질 수 있고, 상기 기판(110) 상으로 일부 연장된 폭을 가질 수 있다. 상기 상부 도전패턴(154)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또는, 상기 상부 도전패턴(154)은 텅스텐과 같은 금속물질을 포함할 수 있다.
상기 상부 도전패턴(154), 상기 하부 도전패턴(152) 및 상기 금속패턴(145) 은 게이트 전극(175)을 구성할 수 있다. 상기 소오스/드레인 영역(120) 간에, 상기 게이트 전극(175)과 마주보는 채널 영역(115)이 상기 기판(110) 내에 정의될 수 있다. 상기 채널 영역(115)은 상기 금속패턴(145) 및 상기 하부 도전패턴(152) 모두와 마주볼 수 있다.
상기 상부 도전패턴(154)이 도핑된 폴리실릴콘으로 이루어진 경우, 부가적으로 상기 상부 도전패턴(154) 상에 캡핑 금속패턴(165)이 더 배치될 수 있다. 상기 캡핑 금속패턴(165)은 상기 상부 도전패턴(154)과 동일한 폭 및 길이를 가질 수 있다. 예컨대, 상기 캡핑 금속패턴(165)은 텅스텐을 포함할 수 있다. 상기 캡핑 금속패턴(165) 및 상기 기판(110) 상에 층간 절연막(미도시)이 놓이고, 상기 층간 절연막 내에 기타 배선들(미도시)이 배치될 수 있다.
도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 제2 변형예가 설명된다.
금속패턴(145) 상에 도전패턴(156)이 배치될 수 있다. 상기 도전패턴(156)의 상부면은 상기 기판(110)의 표면보다 낮고, 상기 소오스/드레인 영역의 깊이보다 높을 수 있다. 상기 도전패턴(156) 및 상기 금속패턴(145)은 게이트 전극(175)을 구성할 수 있다. 상기 소오스/드레인 영역(120) 간에, 상기 게이트 전극(175)과 마주보는 채널 영역(115)이 상기 기판(110) 내에 정의될 수 있다. 상기 도전패턴(156) 상에 상기 게이트 트렌치(112)를 매립하는 캡핑 절연패턴(185)이 배치될 수 있다. 상기 캡핑 절연패턴(185)은 질화물 및/또는 산화물을 포함할 수 있다.
상기 캡핑 절연패턴(185) 및 상기 기판(110) 상에 층간 절연막(미도시)이 놓이고, 기타 배선(미도시)들이 상기 층간 절연막 내에 배치될 수 있다. 상기 배선은 상기 캡핑 절연패턴(185)을 관통하여 상기 게이트 전극(175)과 연결되는 콘택(미도시)을 포함할 수 있다.
도 4를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자가 설명된다.
소자 분리 영역(미도시) 및 상기 소자 분리 영역에 의해 정의된 활성 영역을 포함하는 기판(210)이 제공된다. 또한 상기 기판(210)은 상기 활성 영역에 형성된 게이트 트렌치(212) 및 불순물 영역들을 포함할 수 있다. 예컨대, 상기 불순물 영역들은 문턱 전압 조절 영역(미도시) 및 소오스/드레인 영역(220)을 포함할 수 있다. 상기 게이트 트렌치(212)의 깊이는 상기 소오스/드레인 영역(220)의 깊이보다 더 깊을 수 있고, 상기 게이트 트렌치(212)의 측면은 소오스/드레인 영역(220)과 접할 수 있다. 예컨대, 상기 문턱 전압 조절 영역은 상기 활성 영역에서 상기 게이트 트렌치(212) 및 상기 소오스/드레인 영역(220)의 깊이보다 더 깊은 깊이를 가질 수 있다. 상기 게이트 트렌치(212)는 다양한 형상일 수 있으며, 예컨대, 라운딩된 하부면을 가질 수 있다. 상기 게이트 트렌치(212) 내면에 게이트 절연막(230)이 놓일 수 있다. 상기 게이트 절연막(230)은 서로 다른 전압이 제공되는 영역 별로 서로 다른 두께로 형성될 수 있다.
상기 게이트 트렌치(212) 하부에 금속패턴(245)이 배치될 수 있다. 상기 금속패턴(245)의 상부면은 상기 소오스/드레인 영역(220)의 깊이와 동일할 수 있다. 상기 금속패턴(245)의 상부면은 상기 게이트 트렌치(212)의 측면에서 상기 게이트 트렌치(212)의 중앙으로 점진적으로 감소하는 높이를 가질 수 있다. 예컨대, 상기 금속패턴(245)의 상부면은 상기 게이트 트렌치(212)의 측면에 접한 제1 영역 및 상기 게이트 트렌치(212)의 중앙부의 제2 영역을 포함할 수 있다. 이때, 상기 금속패턴(245)의 제1 영역의 레벨은 상기 소오스/드레인 영역(220)의 깊이와 동일할 수 있다. 이로써, 상기 소오스/드레인 영역(220)에 접한 상기 금속패턴(245)의 수평 두께(t2)가 감소할 수 있다. 상기 금속패턴(245)은 낮은 비저항(예컨대, 약 200Å에서 약 200μΩ 이하)을 갖는 물질을 포함하는 것이 바람직하며, 예컨대, 티타늄, 질화티타늄, 텅스텐, 질화텅스텐, 탄탈륨, 질화탄탈륨 및 루비듐 중 적어도 어느 하나를 포함할 수 있다.
상기 금속패턴(245) 상에 상기 게이트 트렌치(212)를 매립하는 비금속 도전패턴(255)이 배치될 수 있다. 상기 비금속 도전패턴(255)은 적어도 상기 게이트 트렌치(212)와 동일한 폭을 가질 수 있다. 상기 비금속 도전패턴(255)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 비금속 도전패턴(255) 및 상기 금속패턴(245)은 게이트 전극(275)을 구성할 수 있다. 상기 소오스/드레인 영역(220) 간에, 상기 게이트 전극(275)과 마주보는 채널 영역(215)이 상기 기판(210) 내에 정의될 수 있다. 상기 채널 영역(215)은 단지 상기 금속패턴(245)과 마주볼 수 있다.
상기 비금속 도전패턴(255) 상에 캡핑 금속패턴(265)이 더 배치될 수 있고, 층간 절연막(미도시) 및 기타 배선들(미도시)이 배치될 수 있다.
도 5를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자의 제1 변형예가 설명된다. 이하, 앞서 설명된 내용과 동일한 내용은 생략될 수 있다.
게이트 절연막(230)의 두께는 금속패턴(245)과 게이트 트렌치(212) 내부면 사이보다 소오스/드레인 영역(220)과 인접한 상기 게이트 트렌치(212) 내부면에서 더 두꺼울 수 있다. 예컨대, 상기 게이트 트렌치(212)의 측면에 접하는 스페이서(235)가 금속패턴(245) 상에 배치될 수 있다. 상기 스페이서(235)의 수평 두께(t1)는 패터닝 공정의 공정 마진을 고려하여 조절될 수 있다. 예컨대, 상기 스페이서(235)는 질화물 또는/및 산화물을 포함할 수 있다. 상기 스페이서(235)에 의해 기생 커패시턴스 및/또는 누설 전류가 감소될 수 있다.
상기 스페이서(235) 및 상기 금속패턴(245) 상에 상기 게이트 트렌치(212)를 매립하는 상부 도전패턴(256)이 배치될 수 있다. 상기 상부 도전패턴(256)은 적어도 상기 게이트 트렌치(212)와 동일한 폭을 가질 수 있다. 예컨대, 상기 상부 도전패턴(256)이 상기 스페이서(235)의 수평 두께(t1)범위 내에서 쉬프트 하더라도 소자의 신뢰성이 확보될 수 있다. 상기 상부 도전패턴(256)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또는, 상기 상부 도전패턴(256)은 텅스텐과 같은 금속물질을 포함할 수 있다.
상기 상부 도전패턴(256) 및 상기 금속패턴(245)은 게이트 전극(275)을 구성할 수 있다. 상기 소오스/드레인 영역(220) 간에, 상기 게이트 전극(275)과 마주보는 상기 기판(210) 내에 채널 영역(215)이 정의될 수 있다.
상기 상부 도전패턴(256)이 도핑된 폴리실릴콘으로 이루어진 경우, 부가적으로 상기 상부 도전패턴(256) 상에 캡핑 금속패턴(265)이 더 배치될 수 있다. 상기 캡핑 금속패턴(265) 및 상기 기판(210) 상에 층간 절연막(미도시)이 놓이고, 상기 층간 절연막 내에 기타 배선들이 배치될 수 있다.
도 6을 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자의 제2 변형예가 설명된다.
금속패턴(245) 상에 도전패턴(257)이 배치될 수 있다. 상기 도전패턴(257)의 상부면은 상기 기판(210)의 표면보다 낮고, 상기 소오스/드레인 영역의 깊이보다 높을 수 있다. 상기 도전패턴(257)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 도전패턴(257) 및 상기 금속패턴(245)은 게이트 전극(275)을 구성할 수 있다. 상기 소오스/드레인 영역(220) 간에, 상기 게이트 전극(275)과 마주보는 상기 기판(210) 내에 채널 영역(215)이 정의될 수 있다. 상기 도전패턴(257) 상에 상기 게이트 트렌치(212)를 매립하는 캡핑 절연패턴(285)이 배치될 수 있다. 상기 캡핑 절연패턴(285)은 질화물 및/또는 산화물을 포함할 수 있다.
상기 캡핑 절연패턴(285) 및 상기 기판(210) 상에 층간 절연막(미도시)이 놓이고, 기타 배선(미도시)들이 상기 층간 절연막 내에 배치될 수 있다. 상기 배선은 상기 캡핑 절연패턴(285)을 관통하여 상기 게이트 전극(275)과 연결되는 콘택(미도시)을 포함할 수 있다.
도 7 내지 11을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법이 설명된다.
도 7을 참조하면, 기판(110)이 제공된다. 상기 기판(110)에 대해 STI(Shallow Trench Isolation:STI) 공정을 수행하여 활성 영역을 정의하는 소자 분리 영역(미도시)이 형성될 수 있다. 상기 기판(110)에 수회에 걸쳐 이온 주입(Ion Implantation:IIP) 공정을 수행하여 불순물 영역들이 형성될 수 있다. 예컨대, 상기 기판(110)에 제1 이온 주입 공정을 수행하여 상기 기판(110) 내에 제1 불순물 영역(미도시)이 형성될 수 있다. 상기 제1 불순물 영역은 문턱 전압을 조절하는 영역일 수 있다. 상기 기판(110)에 제2 이온 주입 공정을 수행하여 상기 기판(110) 내에 제2 불순물 영역이 형성될 수 있다. 상기 제2 불순물 영역은 소오스/드레인 영역(120)일 수 있다.
상기 기판(110)에 대해 식각 공정을 수행하여 게이트 트렌치(112)가 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정 또는 등방성 식각 공정일 수 있다. 또는, 이방성 식각 공정 및 등방성 식각 공정을 순차적으로 수행함으로써, 상기 게이트 트렌치(112)는 라운딩된 하부면을 가질 수 있다. 상기 식각 공정은 상기 게이트 트렌치(112)의 깊이가 상기 소오스/드레인 영역(120)의 깊이보다 상기 기판(110)의 표면으로터 더 깊도록 수행될 수 있다. 상기 게이트 트렌치(112)의 측면은 상기 소오스/드레인 영역(120)과 접할 수 있다.
상기 게이트 트렌치(112) 내면에 게이트 절연막(130)이 형성될 수 있다. 상기 게이트 절연막(130)은 열산화 공정에 의해 형성될 수 있다. 도 1을 다시 인용하면, 예컨데, 상기 기판(110)은 셀 영역 및 주변회로 영역을 포함할 수 있다. 상기 셀 영역에 셀 게이트 절연막(130a)이 선택적으로 형성될 수 있다. 이후, 상기 주변회로 영역에 상기 셀 게이트 절연막(130a)보다 두껍게 주변회로 게이트 절연막(130b)이 형성될 수 있다. 또는, 상기 셀 게이트 절연막(130a) 및 제1 주변 회로 게이트 절연막(131b)가 동시에 형성된 후, 상기 주변회로 영역에 선택적으로 제2 주변회로 게이트 절연막(132b)이 형성될 수 있다.
도 8을 참조하면, 상기 게이트 절연막(130) 상에 금속막(140)이 형성될 수 있다. 상기 금속막(140)은 상기 게이트 트렌치(112)를 매립하도록 상기 기판(110) 상에 형성될 수 있다. 상기 금속막(140)은 낮은 비저항(예컨대, 약 200Å에서 약 200μΩ 이하)을 갖는 물질을 포함하는 것이 바람직하며, 예컨대, 상기 금속막(140)은 티타늄, 질화티타늄, 텅스텐, 질화텅스텐, 탄탈륨, 질화탄탈륨 및 루비듐 중 적어도 어느 하나를 포함할 수 있다. 예컨대, 상기 금속막(140)은 스퍼터링(sputtering), 금속 화학적 기상 증착(Chemical Vapor Deposition) 방법 또는 원자층 적층(Atomic Layer Deposition:ALD) 방법에 의해 형성될 수 있다.
도 9를 참조하면, 상기 금속막(140)에 대해 리세스 공정이 수행될 수 있다. 상기 리세스 공정에 의해 상기 게이트 트렌치(112) 하부에 금속패턴(145)이 형성될 수 있다. 상기 리세스 공정은 상기 금속패턴(145)의 상부면의 깊이가 상기 소오스/드레인 영역(120)의 깊이보다 더 깊도록 수행될 수 있다. 상기 리세스 공정은 상기 금속막(140)이 상기 게이트 절연막(130)에 비해 높은 식각 선택성을 갖는 조건으로 수행될 수 있다. 즉, 금속막(140)이 선택적으로 식각될 수 있다. 예컨대, 상기 리세스 공정은 염소(Cl2) 및 질소(N2)를 포함하는 식각 기체를 이용하여 수행될 수 있다. 선택적으로, 상기 게이트 절연막(130)에 대한 큐어링 공정이 수행될 수 있다. 상기 큐어링 공정은 산소를 포함 또는 불포함하는 조건에서 수행될 수 있다.
도 10을 참조하면, 상기 금속패턴(145) 상에 상기 비금속 도전막(150)이 형성될 수 있다. 상기 비금속 도전막(150)은 상기 게이트 트렌치(112)를 매립하도록 상기 기판(110) 상에 형성될 수 있다. 상기 비금속 도전막(150)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 11을 참조하면, 상기 비금속 도전막(150)에 대해 패터닝 공정을 수행함으로써 비금속 도전패턴(155)이 형성될 수 있다. 상기 비금속 도전패턴(155)은 적어도 상기 게이트 트렌치(112)와 동일한 폭을 가질 수 있다. 상기 비금속 도전패턴(155) 및 상기 금속패턴(145)은 게이트 전극(175)을 구성할 수 있다. 상기 소오스/드레인 영역(120) 간에, 상기 게이트 전극(175)과 마주보는 상기 기판(110) 내에 채널 영역(115)이 정의될 수 있다. 상기 채널 영역(115)은 상기 금속패턴(145) 및 상기 비금속 도전패턴(155) 모두와 접할 수 있다.
부가적으로, 상기 비금속 도전패턴(155) 상에 캡핑 금속패턴(미도시)이 더 형성될 수 있다. 예컨대, 상기 캡핑 금속패턴은 텅스텐을 포함할 수 있다. 상기 캡핑 금속패턴 상에 층간 절연막이 형성되고, 기타 배선들이 형성될 수 있다.
상기 배선들을 이용하여 상기 게이트 전극(175)에 게이트 전압이 제공되고, 상기 게이트 전극(175)의 일측에 인접한 상기 소오스/드레인 영역(120), 예컨대, 소오스 영역에 접지 전압이 제공되고, 상기 게이트 전극(175)의 타측에 인접한 상기 소오스/드레인 영역(120), 예컨대, 드레인 영역에 드레인 전압이 제공될 수 있다. 이로써, 상기 소오스/드레인 영역(120) 간의 상기 채널 영역(115)에 채널이 형성될 수 있다.
도 12 내지 15를 참조하여, 본 발명의 제1 실시예의 제1 변형예에 따른 반도체 소자의 제조방법이 설명된다. 이하, 앞서 설명된 내용과 동일한 내용은 간략하게 설명되거나 생략될 수 있다.
도 12를 참조하면, 도 10의 결과물에 대해, 리세스 공정이 수행될 수 있다. 상기 리세스 공정에 의해 하부 도전패턴(152)이 형성될 수 있다. 상기 리세스 공정은 상기 하부 도전패턴(152)의 상부면이 상기 소오스/드레인 영역(120)의 깊이와 같도록 수행될 수 있다.
도 13을 참조하면, 상기 기판(110) 상에 균일하게 스페이서 절연막(132)이 형성될 수 있다. 상기 스페이서 절연막(132)은 질화물 또는/및 산화물을 포함할 수 있으며, 화학적 기상 증착 방법 및/또는 원자층 적층 방법에 의해 형성될 수 있다. 상기 스페이서 절연막(132)의 두께는 패터닝 공정의 공정 마진을 고려하여 조절될 수 있다. 예컨대, 상기 스페이서 절연막(132)의 두께는 패터닝 공정의 오차 범위와 동일할 수 있다.
도 14를 참조하면, 상기 스페이서 절연막(132)에 대해 이방성 식각 공정이 수행될 수 있다. 상기 이방성 식각 공정은 상기 하부 도전패턴(152)의 상부면을 노출하도록 수행될 수 있다. 이로써, 상기 게이트 트렌치(112)의 측면에 배치되는 스페이서(135)가 상기 하부 도전패턴(152) 상에 형성될 수 있다. 상기 스페이서(135)에 의해 기생 커패시턴스가 감소될 수 있다. 상기 게이트 트렌치(112)를 매립하도록 상기 기판(110) 상에 상부 도전막(153)이 형성될 수 있다. 예컨대, 상기 상부 도전막(153)은 도핑된 폴리실리콘을 포함할 수 있다. 또는, 상기 상부 도전막(153) 은 텅스텐과 같은 금속물질을 포함할 수 있다.
도 15를 참조하면, 상기 상부 도전막(153)에 대해 패터닝 공정을 수행함으로써, 상부 도전패턴(154)이 형성될 수 있다. 예컨대, 상기 상부 도전패턴(154)은 적어도 상기 게이트 트렌치(112)와 동일한 폭을 가질 수 있다. 다만, 패터닝 공정에 있어서, 상기 스페이서(135)의 수평 두께(t1) 범위 내에서 패터닝 오차가 허용될 수 있다. 예컨대, 상기 상부 도전패턴(154)이 상기 스페이서(135)의 수평 두께(t1)범위 내에서 쉬프트 하더라도 소자의 신뢰성이 확보될 수 있다.
상기 상부 도전패턴(154), 상기 하부 도전패턴(152) 및 상기 금속패턴(145)은 게이트 전극(175)을 구성할 수 있다. 상기 소오스/드레인 영역(120) 간에, 상기 게이트 전극(175)과 마주보는 상기 기판(110) 내에 채널 영역(115)이 정의될 수 있다.
상기 상부 도전패턴(154)이 도핑된 폴리실릴콘으로 이루어진 경우, 부가적으로 상기 상부 도전패턴(154) 상에 캡핑 금속패턴(미도시)이 더 형성될 수 있다. 예컨대, 상기 캡핑 금속패턴은 텅스텐을 포함할 수 있다. 상기 캡핑 금속패턴 상에 층간 절연막이 형성되고, 기타 배선들이 형성될 수 있다.
상기 배선들을 이용하여 상기 게이트 전극(175)에 게이트 전압이 제공되고, 상기 게이트 전극(175)의 일측에 인접한 상기 소오스/드레인 영역(120), 예컨대, 소오스 영역에 접지 전압이 제공되고, 상기 게이트 전극(175)의 타측에 인접한 상기 소오스/드레인 영역(120), 예컨대, 드레인 영역에 드레인 전압이 제공될 수 있다. 이로써, 상기 소오스/드레인 영역(120) 간의 상기 채널 영역(115)에 채널이 형 성될 수 있다.
도 16 및 17을 참조하여, 본 발명의 제1 실시예의 제2 변형예에 따른 반도체 소자의 제조방법이 설명된다. 이하, 앞서 설명된 내용과 동일한 내용은 간략하게 설명되거나 생략될 수 있다.
도 16을 참조하면, 도 10의 결과물에 대해, 리세스 공정이 수행될 수 있다. 상기 리세스 공정에 의해 도전패턴(156)이 형성될 수 있다. 상기 리세스 공정은 상기 게이트 트렌치(112)의 상부 측면을 노출하도록 상기 비금속 도전막(150)의 노출된 표면을 일부 과식각할 수 있다. 상기 도전패턴(156) 및 상기 금속패턴(145)은 게이트 전극(175)을 구성할 수 있다. 상기 소오스/드레인 영역(120) 간에, 상기 게이트 전극(175)과 마주보는 상기 기판(110) 내에 채널 영역(115)이 정의될 수 있다. 상기 도전패턴(156) 및 상기 기판(110) 상에 캡핑 절연막(180)이 형성될 수 있다. 상기 캡핑 절연막(180)은 질화물 및/또는 산화물을 포함할 수 있다.
도 17을 참조하면, 상기 캡핑 절연막(180)에 대해 평탄화 공정을 수행하여 상기 도전패턴(156) 상에 캡핑 절연패턴(185)이 형성될 수 있다. 예컨대, 상기 평탄화 공정은 상기 기판(110)을 노출하도록 상기 캡핑 절연막(180)을 전면적으로 이방성 식각하여 수행될 수 있다.
도시하지 않았으나, 상기 캡핑 절연패턴(185) 상에 층간 절연막(미도시)이 형성되고, 기타 배선(미도시)들이 형성될 수 있다. 상기 배선은 상기 캡핑 절연패턴(185)을 관통하여 상기 게이트 전극(175)과 연결되는 콘택(미도시)을 포함할 수 있다.
상기 배선들을 이용하여 상기 게이트 전극(175)에 게이트 전압이 제공되고, 상기 게이트 전극(175)의 일측에 인접한 상기 소오스/드레인 영역(120), 예컨대, 소오스 영역에 접지 전압이 제공되고, 상기 게이트 전극(175)의 타측에 인접한 상기 소오스/드레인 영역(120), 예컨대, 드레인 영역에 드레인 전압이 제공될 수 있다. 이로써, 상기 소오스/드레인 영역(120) 간의 상기 채널 영역(115)에 채널이 형성될 수 있다.
도 18 및 19를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법이 설명된다. 이하, 제1 실시예와 유사한 내용은 간략하게 설명될 수 있다.
도 18을 참조하면, 소자 분리 영역(미도시)에 의해 정의된 활성 영역을 포함하는 기판(210)이 제공된다. 예컨대, 상기 기판(210)에 제1 이온 주입 공정을 수행하여 문턱 전압을 조절하는 영역이 형성될 수 있다. 상기 기판(210)에 제2 이온 주입 공정을 수행하여 상기 기판(210) 내에 소오스/드레인 영역(220)이 형성될 수 있다.
상기 기판(210)에 대해 식각 공정을 수행하여 게이트 트렌치(212)가 형성될 수 있다. 예컨대, 이방성 식각 공정 및 등방성 식각 공정을 순차적으로 수행함으로써, 상기 게이트 트렌치(212)는 라운딩된 하부면을 가질 수 있다. 상기 식각 공정은 상기 게이트 트렌치(212)의 깊이가 상기 소오스/드레인 영역(220)의 깊이보다 상기 기판(210)의 표면으로터 더 깊도록 수행될 수 있다. 상기 게이트 트렌치(212)의 측면은 상기 소오스/드레인 영역(220)과 접할 수 있다. 상기 게이트 트렌치(212) 내면에 게이트 절연막(230)이 형성될 수 있다.
상기 게이트 트렌치(212)를 매립하도록 상기 기판(210) 상에 금속막(미도시)이 형성될 수 있다. 예컨대, 상기 금속막은 티타늄, 질화티타늄, 텅스텐, 질화텅스텐, 탄탈륨, 질화탄탈륨 및 루비듐 중 적어도 어느 하나를 포함할 수 있다. 상기 금속막에 대해 리세스 공정을 수행하여 상기 게이트 트렌치(212) 하부에 금속패턴(245)이 형성될 수 있다. 상기 리세스 공정은 상기 금속패턴(245)의 상부면이 상기 소오스/드레인 영역(220)의 깊이와 동일하도록 수행될 수 있다. 예컨대, 상기 리세스 공정은 등방성 식각 공정을 포함할 수 있고, 상기 금속패턴(245)의 상부면은 상기 게이트 트렌치(212)의 측면에서 중앙으로 점진적으로 감소하는 높이를 가질 수 있다. 이때, 상기 게이트 트렌치(212)의 측면에 인접한 상기 금속패턴(245)의 상부면은 상기 소오스/드레인 영역(220)의 깊이와 동일할 수 있다. 이로써, 상기 소오스/드레인 영역(220)에 인접한 상기 금속패턴(245)의 수평 두께가 감소할 수 있다.
도 19를 참조하면, 상기 금속패턴(245)이 내재된 상기 게이트 트렌치(212)를 매립하도록 상기 기판(210) 상에 비금속 도전막(미도시)이 형성될 수 있다. 상기 비금속 도전막은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 비금속 도전막에 대해 패터닝 공정을 수행함으로써 비금속 도전패턴(255)이 형성될 수 있다. 상기 비금속 도전패턴(255) 및 상기 금속패턴(245)은 게이트 전극(275)을 구성할 수 있다. 상기 소오스/드레인 영역(220) 간에, 상기 게이트 전극(275)과 마주보는 상기 기판(210) 내에 채널 영역(215)이 정의될 수 있다. 상기 채널 영역(215)은 단지 상기 금속패턴(245)과 접할 수 있다.
부가적으로, 상기 비금속 도전패턴(255) 상에 캡핑 금속패턴(미도시)이 더 형성될 수 있고, 층간 절연막 및 기타 배선들이 형성될 수 있다. 상기 배선들을 이용하여, 상기 소오스/드레인 영역(220) 및 상기 게이트 전극(275)을 포함하는 트랜지스터가 작동하면 상기 채널 영역(215)에 채널이 형성될 수 있다.
도 20을 참조하여, 본 발명의 제2 실시예의 제1 변형예에 따른 반도체 소자의 제조방법이 설명된다. 이하, 앞서 설명된 내용과 동일한 내용은 간략하게 설명될 수 있다.
도 18의 결과물의 게이트 절연막(230)에 대해 큐어링 공정이 수행될 수 있다. 상기 큐어링 공정은 산소를 포함 또는 불포함할 수 있다. 상기 큐어링 공정은 열산화 공정일 수 있다. 상기 열산화 공정에 의해 상기 게이트 절연막(230)의 두께는 상기 게이트 트렌치(212)와 상기 금속패턴(245) 사이보다 상기 소오스/드레인 영역(220)과 인접한 상기 게이트 트렌치(212) 내부면에서 더 두꺼울 수 있다. 또는, 상기 금속패턴(245)이 내재된 상기 게이트 트렌치(212)를 포함하여 기판(210) 상에 균일하게 스페이서 절연막(미도시)이 형성될 수 있다. 상기 스페이서 절연막에 대해 이방성 식각 공정을 수행하여 상기 게이트 트렌치(212)의 측면에 배치되는 스페이서(235)가 상기 금속패턴(245) 상에 형성될 수 있다. 상기 스페이서(235)에 의해 기생 커패시턴스 및/또는 누설 전류가 감소될 수 있다. 상기 게이트 트렌치(212)를 매립하도록 상기 기판(210) 상에 상부 도전막(미도시)이 형성될 수 있다. 예컨대, 상기 상부 도전막은 도핑된 폴리실리콘을 포함할 수 있다. 또는, 상기 상부 도전막은 텅스텐과 같은 금속물질을 포함할 수 있다. 상기 상부 도전막 에 대해 패터닝 공정을 수행함으로써, 상부 도전패턴(256)이 형성될 수 있다. 패터닝 공정에 있어서, 상기 스페이서(235)의 수평 두께(t1) 범위 내에서 패터닝 오차가 허용될 수 있다.
상기 상부 도전패턴(256) 및 상기 금속패턴(245)은 게이트 전극(275)을 구성할 수 있다. 상기 소오스/드레인 영역(220) 간에, 상기 게이트 전극(275)과 마주보는 상기 기판(210) 내에 채널 영역(215)이 정의될 수 있다.
상기 상부 도전패턴(256)이 도핑된 폴리실릴콘으로 이루어진 경우, 부가적으로 상기 상부 도전패턴(256) 상에 캡핑 금속패턴(미도시)이 더 형성될 수 있다. 상기 캡핑 금속패턴 상에 층간 절연막이 형성되고, 기타 배선들이 형성될 수 있다. 상기 게이트 전극(275) 및 상기 소오스/드레인 영역(220)을 포함하는 트랜지스터에 상기 배선들을 통해 전압이 제공되어 상기 채널 영역(215)에 채널이 형성될 수 있다.
도 21을 참조하여, 본 발명의 제2 실시예의 제2 변형예에 따른 반도체 소자의 제조방법이 설명된다. 이하, 앞서 설명된 내용과 동일한 내용을 간략하게 설명될 수 있다.
도 18의 결과물 상에 불순물이 도핑된 폴리실리콘을 포함하는 비금속 도전막(미도시)이 형성될 수 있다. 상기 비금속 도전막은 상기 게이트 트렌치(212)를 매립하도록 상기 기판(210) 상에 형성될 수 있다. 상기 게이트 트렌치(212) 상부의 측면을 노출하도록 상기 비금속 도전막을 리세스하여 도전패턴(257)이 형성될 수 있다. 상기 도전패턴(257) 및 상기 금속패턴(245)은 게이트 전극(275)을 구성할 수 있다. 상기 소오스/드레인 영역(220) 간에, 상기 게이트 전극(275)과 마주보는 상기 기판(210) 내에 채널 영역(215)이 정의될 수 있다. 상기 도전패턴(256) 및 상기 기판(210) 상에 연장되도록 캡핑 절연막(미도시)이 형성될 수 있다. 상기 캡핑 절연막은 평탄화되어 상기 게이트 트렌치(212)를 매립하는 캡핑 절연패턴(285)이 형성될 수 있다.
도시하지 않았으나, 상기 캡핑 절연패턴(285) 상에 층간 절연막(미도시)이 형성되고, 기타 배선(미도시)들이 형성될 수 있다. 상기 배선은 상기 캡핑 절연패턴(285)을 관통하여 상기 게이트 전극(275)과 연결되는 콘택(미도시)을 포함할 수 있다.
상기 배선들을 이용하여 상기 게이트 전극(275) 및 상기 소오스/드레인 영역(220)을 포함하는 트랜지스터에 전압이 제공되어 상기 채널 영역(215)에 채널이 형성될 수 있다.
이하, 제2 실시예와 비교하기 위한 비교예 1 및 비교예 2가 설명된다. 제2 실시예와 동일한 내용은 간략하게 설명될 수 있다.
도 22를 참조하여, 비교예 1이 설명된다. 게이트 트렌치(312)를 갖는 기판(310)이 제공된다. 상기 게이트 트렌치(312)의 깊이는 소오스/드레인 영역(320)의 깊이보다 더 깊고, 상기 게이트 트렌치(312)의 측면은 상기 소오스/드레인 영역(320)과 접한다. 문턱 전압 조절 영역은 상기 게이트 트렌치(312) 및 상기 소오스/드레인 영역(320)의 깊이보다 더 깊다. 상기 게이트 트렌치(312) 내면에 게이트 절연막(330)이 놓인다.
상기 게이트 트렌치(312) 내에 게이트 전극(375)이 배치된다. 상기 게이트 전극(375) 상에 상기 게이트 트렌치(312)를 매립하고, 실리콘 질화물을 포함하는 캡핑 절연패턴(385)이 더 배치된다. 상기 게이트 전극(375)은 도핑된 폴리실리콘을 포함한다. 상기 소오스/드레인 영역(320) 간에, 상기 게이트 전극(375)과 마주보는 상기 기판(310) 내에 채널 영역(315)이 정의된다.
상기 캡핑 절연패턴(385) 및 상기 기판(310) 상에 층간 절연막(미도시)이 놓이고, 상기 층간 절연막 내에 기타 배선들(미도시)이 배치된다.
도 23을 참조하여, 비교예 2가 설명된다. 게이트 트렌치(412)를 갖는 기판(410)이 제공된다. 상기 게이트 트렌치(412)의 깊이는 소오스/드레인 영역(420)의 깊이보다 더 깊고, 상기 게이트 트렌치(412)의 측면은 상기 소오스/드레인 영역(420)과 접한다. 문턱 전압 조절 영역은 상기 게이트 트렌치(412) 및 상기 소오스/드레인 영역(420)의 깊이보다 더 깊다. 상기 게이트 트렌치(412) 내면에 게이트 절연막(430)이 놓인다.
상기 게이트 트렌치(412) 내에 게이트 전극(475)이 배치된다. 상기 게이트 전극(475) 상에 상기 게이트 트렌치(412)를 매립하고, 실리콘 질화물을 포함하는 캡핑 절연패턴(485)이 더 배치된다. 상기 게이트 전극(475)은 비저항(예컨대, 약 200Å에서 약 200μΩ 이하)을 갖는 물질로써, 질화티타늄을 포함한다. 상기 소오스/드레인 영역(420) 간에, 상기 게이트 전극(475)과 마주보는 상기 기판(410) 내에 채널 영역(415)이 정의된다.
상기 캡핑 절연패턴(485) 및 상기 기판(410) 상에 층간 절연막(미도시)이 놓 이고, 상기 층간 절연막 내에 기타 배선들(미도시)이 배치된다.
상기 게이트 전극(475)은 티타늄, 질화티타늄, 텅스텐, 질화텅스텐, 탄탈륨, 질화탄탈륨 및 루비듐과 같은 다른 금속물질을 포함할 수 있다.
도 24를 참조하여, 본 발명의 제2 실시예 및 비교예 1에 따른 반도체 소자의 턴온(turn on) 전류 값(Ion)이 비교 설명된다. 이때, 전류 값은 문턱 전압 조절 영역의 불순물 농도를 다양하게 조절하여 반복 측정하였다. 제2 실시예 및 비교예 1의 소오스/드레인 영역의 불순물 농도는 동일하고, 제2 실시예 및 비교예 1은 모두 p형 채널을 갖는다.
불순물 농도(●,○) 에 따라, 문턱 전압(Vth)에 대한 턴온 전류 값(Ion)은 선형적으로 변화하였다. 그러나, 불순물 농도가 서로 다르더라도, 제2 실시예에 의한 반도체 소자의 턴온 전류 값이 비교예 1에 의한 반도체 소자의 턴온 전류 값보다 약 3㎂ 높게 나타났다.
도 25를 참조하여, 본 발명의 제2 실시예 및 비교예 2에 따른 반도체 소자의 게이트 유도 드레인 리키지(Gate Induced Drain Leakage:GIDL)가 비교 설명된다. 제2 실시예 및 비교예 2에 따른 반도체 소자들은 각각 동일한 불순물 농도를 갖는 문턱 전압 조절 영역 및 소오스/드레인 영역을 포함한다. 제2 실시예 및 비교예 2는 모두 p형 채널을 갖는다.
제2 실시예 및 비교예 2에 따른 반도체 소자의 게이트 전극(175, 475)에 다양한 게이트 전압(Vg)(●,○)이 제공되었다. 게이트 전압에 따른 제2 실시예 및 비 교예 2의 반도체 소자의 게이트 유도 드레인 리키지는 유사한 경향성을 보여주었다. 이때, 제2 실시예의 반도체 소자에 의한 리키지는 비교예 2의 반도체 소자에 의한 리키지보다 약 10배 또는 그 이상 감소하였다.
본 발명의 실시예에 따른 반도체 소자는 상대적으로 높은 턴온 전류 값을 가지므로, 게이트 디플리션(depletion) 영역이 감소할 수 있다. 디자인 룰이 감소하더라도, 충분히 두꺼운 게이트 절연막을 제공하도록 상대적으로 게이트 절연막의 전기적 두께가 감소할 수 있다. 원하는 문턱 전압을 얻기 위해 제공되는 불순물 주입량이 감소하여 졍션 리키지 문제가 개선될 수 있다. 반면, 게이트 유도 드레인 리키지는 감소하여, 반도체 소자의 오작동 등이 방지될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 2 및 3은 각각 제1 실시예의 제1 변형예 및 제2 변형예를 나타낸 단면도들이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 5 및 6은 각각 제2 실시예의 제1 변형예 및 제2 변형예를 나타낸 단면도들이다.
도 7 내지 11은 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 12 내지 15는 제1 실시예의 제1 변형예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 16 및 17은 제1 실시예의 제2 변형예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 18 및 19는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 20은 제2 실시예의 제1 변형예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 21은 제2 실시예의 제2 변형예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 22는 본 발명에 따른 비교예 1의 반도체 소자를 나타낸 단면도이다.
도 23은 본 발명에 따른 비교예 2의 반도체 소자를 나타낸 단면도이다.
도 24는 본 발명의 제2 실시예 및 비교예 1의 반도체 소자에 있어서, 문턱 전압에 따른 턴온 전류 값을 나타낸 그래프이다.
도 25는 본 발명의 제2 실시예 및 비교예 2의 반도체 소자에 있어서, 게이트 전압에 따른 게이트 유도 드레인 리키지를 나타낸 그래프이다.

Claims (20)

  1. 소오스 및 드레인 영역과 접하는 측벽을 갖는 게이트 트렌치를 포함하는 기판;
    상기 게이트 트렌치 내부면을 따라 형성된 게이트 절연막;
    상기 게이트 트렌치 하부의 금속패턴; 및
    상기 금속패턴 상의 비금속 도전패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 금속패턴 및 상기 비금속 도전패턴과 마주보는, 상기 기판 내의 채널 영역을 더 포함하되,
    상기 게이트 트렌치의 깊이는 상기 소오스 및 드레인 영역의 깊이보다 더 깊은 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 금속패턴과 마주보는, 상기 기판 내의 채널 영역을 더 포함하되,
    상기 게이트 트렌치의 깊이는 상기 소오스 및 드레인 영역의 깊이보다 더 깊은 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 금속패턴은 상기 게이트 트렌치의 측벽과 인접하는 가장자리 영역에서 중앙 영역으로 점진적으로 감소하는 높이를 갖는 상부면을 갖는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 기판은 셀 영역 및 주변회로 영역을 포함하고, 상기 게이트 절연막은 상기 셀 영역의 셀 게이트 절연막 및 상기 주변회로 영역의 주변회로 게이트 절연막을 포함하고, 상기 주변회로 게이트 절연막은 상기 셀 게이트 절연막보다 두꺼운 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 주변회로 게이트 절연막은 복수의 층으로 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 절연막의 두께는 상기 금속패턴과 상기 게이트 트렌치 내부면 사이보다 상기 비금속 도전패턴과 상기 게이트 트렌치 내부면 사이에서 더 두꺼운 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 비금속 도전패턴과 상기 소오스 및 드레인 영역 사이에 개재된 절연 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 비금속 도전패턴은 도전성 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 금속패턴은 티타늄, 질화티타늄, 텅스텐, 질화턴스텐, 탄탈륨, 질화탄탈륨 및 루비듐을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 비금속 도전패턴 상에 상기 게이트 트렌치를 매립하는 캡핑 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 기판에 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치의 내부면에 게이트 절연막을 형성하는 단계;
    상기 게이트 트렌치의 하부에 금속패턴을 형성하는 단계; 및
    상기 금속패턴 상에 비금속 도전패턴을 형성하는 단계를 포함하는 반도체 소 자의 제조방법.
  13. 제 12 항에 있어서,
    상기 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 더 포함하되,
    상기 게이트 트렌치의 깊이는 상기 소오스 및 드레인 영역의 깊이보다 더 깊은 것은 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 금속패턴을 형성하는 단계는:
    상기 게이트 트렌치를 매립하도록 제1 금속막을 형성하는 단계; 및
    상기 금속패턴의 상부면이 상기 소오스 및 드레인 영역의 깊이보다 더 깊게 배치되도록 상기 제1 금속막을 리세스하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 금속패턴을 형성하는 단계는:
    상기 게이트 트렌치를 매립하도록 제1 금속막을 형성하는 단계; 및
    상기 금속패턴의 상부면이 상기 소오스 및 드레인 영역의 깊이와 동일한 깊이로 배치되도록 상기 제1 금속막을 리세스하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 금속막을 리세스하는 단계는:
    상기 금속패턴의 상부면이 상기 게이트 트렌치의 측벽과 인접하는 가장자리 영역에서 중앙 영역으로 점진적으로 감소하는 높이를 갖도록 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 12 항에 있어서,
    상기 기판은 셀 영역 및 주변회로 영역을 포함하고,
    상기 게이트 절연막을 형성하는 단계;
    상기 셀 영역에 셀 게이트 절연막을 형성하는 단계; 및
    상기 주변회로 영역에 상기 셀 게이트 절연막보다 두꺼운 주변회로 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 12 항에 있어서,
    상기 비금속 도전패턴을 형성하는 단계는:
    상기 비금속 도전패턴과 상기 소오스 및 드레인 영역 간에 개재되는 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 12 항에 있어서,
    상기 비금속 도전패턴은 도전성 폴리실리콘을 포함하고 상기 금속패턴은 티타늄, 질화티타늄, 텅스텐, 질화턴스텐, 탄탈륨, 질화탄탈륨 및 루비듐을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 12 항에 있어서,
    상기 비금속 도전패턴 상에 상기 게이트 트렌치를 매립하는 캡핑 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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