CN113053943A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其形成方法。所述半导体结构包括：衬底；第一垂直晶体管，包括第一源极，位于所述第一源极上的第一沟道区，位于所述第一沟道区上的第一漏极，环绕所述第一沟道区的第一栅介质层和第一栅极；位于所述第一漏极上的第一存储结构；第二垂直晶体管，包括所述第一源极，位于所述第一源极上的第二沟道区，位于所述第二沟道区上的第二漏极，环绕所述第二沟道区的第二栅介质层和第二栅极；位于所述第二漏极上的第二存储结构；所述第一源极具有底部结构，连接所述底部结构、第一沟道区和第二沟道区的第一连接结构，连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构。本发明改善了半导体结构的电性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
磁性随机存储器(Magnetic Random Access Memory，MRAM)是基于硅基互补氧化物半导体(CMOS)与磁性隧道结(Megnetic Tuning Junction，MTJ)技术的集成，是一种非易失性的存储器，它拥有静态随机存储器的高速读写能力、以及动态随机存储器的高集成度。所述磁性隧道结通常包括固定层、隧穿层和自由层。在磁性随机存储器正常工作时，自由层的磁化方向可以改变，而固定层的磁化方向保持不变。磁性随机存储器的电阻与自由层和固定层的相对磁化方向有关。当自由层的磁化方向相对于固定层的磁化方向发生改变时，磁性随机存储器的电阻值相应改变，对应于不同的存储信息。
但是现有的磁性随机存储器电学性能差。
发明内容
本发明提供一种半导体结构及其形成方法，用于解决现有的存储器电学性能较差的问题。
为了解决上述问题，本发明提供了一种半导体结构，包括：
衬底；
第一垂直晶体管，包括位于所述衬底内的第一源极，位于所述衬底内且位于所述第一源极上的第一沟道区，以及位于所述第一沟道区上的第一漏极，环绕所述第一沟道区的第一栅介质层和第一栅极；
位于所述第一漏极上的第一存储结构；
第二垂直晶体管，包括位于所述衬底内的所述第一源极，位于所述衬底内且位于所述第一源极上的第二沟道区，以及位于所述第二沟道区上的第二漏极，环绕所述第二沟道区的第二栅介质层和第二栅极；
位于所述第二漏极上的第二存储结构；
其中，所述第一源极具有底部结构，连接所述底部结构、第一沟道区和第二沟道区的第一连接结构，以及连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构。
可选的，所述第一垂直晶体管和所述第二垂直晶体管共享栅介质层和栅极。
可选的，所述第二连接结构包括位于底部结构上的第一掺杂层，位于所述第一掺杂层上的第二掺杂层以及位于所述第二掺杂层上的第三掺杂层。
可选的，所述第一掺杂层、第二掺杂层和第三掺杂层的掺杂类型相同。
可选的，所述第二掺杂层的掺杂浓度低于所述第一掺杂层和所述第三掺杂层。
可选的，所述第一存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构，和/或所述第二存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
可选的，所述第一存储结构包括位于所述第一漏极上的第一插塞，位于所述第一插塞上的第一底部电极，位于所述第一底部电极上的第一磁性隧道结层，位于所述第一磁性隧道结层上的第一顶部电极。
可选的，所述第二存储结构包括位于所述第二漏极上的第二插塞，位于所述第二插塞上的第二底部电极，位于所述第二底部电极上的第二磁性隧道结层，位于所述第二磁性隧道结层上的第二顶部电极。
可选的，所述第一沟道区和所述第二沟道区均为纳米线沟道区。
可选的，还包括：
位于所述衬底内的第一沟槽，所述第一沟槽环绕所述第一沟道区和第二沟道区，填充所述第一沟槽的隔离层；位于所述隔离层内的第二沟槽，所述第二沟槽环绕所述第一沟道区和第二沟道区；位于所述第二沟槽内壁上的栅介质层；填充所述第二沟槽的栅极层。
可选的，所述第一沟槽的底面位于所述第一连接结构的底面之下，且延伸至所述底部结构的内部。
可选的，所述第二沟槽的底面与所述第一沟道区和所述第二沟道区的底面平齐。
为了解决上述问题，本发明还提供了一种半导体结构的形成方法，包括如下步骤：
提供衬底；
形成第一垂直晶体管和第二垂直晶体管，所述第一垂直晶体管包括位于所述衬底内的第一源极、位于所述衬底内且位于所述第一源极上的第一沟道区、以及位于所述第一沟道区上的第一漏极、环绕所述第一沟道区的第一栅介质层和第一栅极，所述第二垂直晶体管包括位于衬底内的所述第一源极、位于衬底内且位于所述第一源极上的第二沟道区、以及位于所述第二沟道区上的第二漏极、环绕所述第二沟道区的第二栅介质层和第二栅极；其中，所述第一源极具有底部结构，连接所述底部结构、第一沟道区和第二沟道区的第一连接结构，以及连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构；
形成位于所述第一漏极上的第一存储结构、并形成位于所述第二漏极上的第二存储结构。
可选的，所述第一存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构，和/或所述第二存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
可选的，形成位于所述第一漏极上的第一存储结构的具体步骤包括：
形成位于所述第一漏极上的第一插塞；
形成位于所述第一插塞上的第一底部电极；
形成位于所述第一底部电极上的第一磁性隧道结层；
形成位于所述第一磁性隧道结层上的第一顶部电极。
可选的，所述形成第一垂直晶体管和第二垂直晶体管的具体步骤还包括：
在所述衬底内形成多个浅沟槽和位于相邻的两个所述浅沟槽之间的第一沟槽，所述第一沟槽呈环形；
对所述衬底进行掺杂，形成位于相邻的两个所述浅沟槽之间的底部结构，
位于环形的所述第一沟槽内部的第一连接结构、以及位于相邻的所述浅沟槽和所述第一沟槽之间的第二连接结构，位于所述第一沟槽环绕区域内的第一沟道区和第二沟道区；
填充所述第一沟槽和所述浅沟槽，形成位于所述第一沟槽内部的隔离层和位于所述浅沟槽内部的浅沟槽隔离结构；
在所述隔离层中形成环绕所述第一沟道区和所述第二沟道区的第二沟槽；
在所述第二沟槽内壁形成栅介质层。
可选的，所述第一沟槽的底面位于所述第一连接结构的底面之下，且延伸至所述底部结构的内部。
可选的，所述第一垂直晶体管和所述第二垂直晶体管共享所述栅介质层和栅极；
所述对所述衬底进行掺杂的具体步骤包括：
掺杂第一浓度的第一类型离子至所述衬底，形成第一连接结构、以及位于所述底部结构上且分布于所述第一连接结构两侧的第一掺杂层；
掺杂所述第一掺杂层之上的所述衬底，形成位于所述第一掺杂层上的第二掺杂层；
掺杂所述第二掺杂层上的所述衬底，形成位于所述第二掺杂层上的第三掺杂层。
可选的，所述第一掺杂层、第二掺杂层和第三掺杂层的掺杂类型相同。
可选的，所述第二掺杂层的掺杂浓度低于所述第一掺杂层和所述第三掺杂层。
本发明提供的半导体结构及其形成方法，通过在半导体结构的一个有源区内形成第一垂直晶体管和第二垂直晶体管，且所述第一垂直晶体管和所述第二垂直晶体管共用第一源极，同时限定所述第一源极具有底部结构、连接所述底部结构、第一沟道区和第二沟道区的第一连接结构、以及连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构，不仅有助于减小半导体结构内部的电阻、缩小所述半导体结构的尺寸，增大半导体结构内部的导通电流，而且制程工艺简单，从而改善了半导体结构的电学性能，提高了半导体结构的良率。
附图说明
附图1是本发明具体实施方式中半导体结构的示意图；
附图2是附图1沿AA线方向的部分截面示意图；
附图3是本发明具体实施方式中半导体结构的形成方法流程图；
附图4A-图4I是本发明具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。
具体实施方式
本发明提供一种半导体结构，包括：衬底；第一垂直晶体管，包括位于所述衬底内的第一源极，位于所述衬底内且位于所述第一源极上的第一沟道区，以及位于所述第一沟道区上的第一漏极，环绕所述第一沟道区的第一栅介质层和第一栅极；位于所述第一漏极上的第一存储结构；第二垂直晶体管，包括位于衬底内的所述第一源极，位于衬底内且位于所述第二源极上的第二沟道区，以及位于所述第二沟道区上的第二漏极，环绕所述第二沟道区的第二栅介质层和第二栅极；位于所述第二漏极上的第二存储结构；其中，所述第一源极具有底部结构，连接所述底部结构、第一沟道区和第二沟道区的第一连接结构，以及连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构。本发明通过在半导体结构的一个有源区内形成第一垂直晶体管和第二垂直晶体管，且所述第一垂直晶体管和所述第二垂直晶体管共用第一源极，同时限定所述第一源极具有底部结构、连接所述底部结构、第一沟道区和第二沟道区的第一连接结构、以及连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构，不仅有助于减小半导体结构内部的电阻，增大半导体结构内部的导通电流，而且制程工艺简单，从而改善了半导体结构的电学性能，提高了半导体结构的良率。
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中半导体结构的示意图，附图2是附图1沿AA线方向的部分截面示意图。如图1和图2所示，本具体实施方式提供的半导体结构，包括：
衬底10；
第一垂直晶体管，包括位于所述衬底10内的第一源极、位于所述衬底10内且位于所述第一源极上的第一沟道区221、以及位于所述第一沟道区221上的第一漏极113、环绕所述第一沟道区221的第一栅介质层114和第一栅极111；
位于所述第一漏极113上的第一存储结构；
第二垂直晶体管，包括位于所述衬底10内的所述第一源极、位于所述衬底10内且位于所述第一源极上的第二沟道区、以及位于所述第二沟道区上的第二漏极123、环绕所述第二沟道区的第二栅介质层124和第二栅极121；
位于所述第二漏极123上的第二存储结构；
其中，所述第一源极具有底部结构24、连接所述底部结构、第一沟道区221和第二沟道区的第一连接结构112、以及连接所述底部结构且位于所述第一沟道区221和所述第二沟道区两侧的第二连接结构。
具体来说，如图1所示，所述衬底10可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。在其他示例中，所述衬底10可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底10中还具有呈阵列排布的多个有源区，相邻所述有源区之间通过浅沟槽隔离结构14相互隔离。每一所述有源区中至少具有两个垂直晶体管，即所述第一垂直晶体管和所述第二垂直晶体管位于同一所述有源区内。本领域技术人员还可以根据实际需要在一个所述有源区中设置三个或者三个以上的垂直晶体管。在所述第一垂直晶体管中，所述第一源极、所述第一沟道区221和所述第一漏极113在沿垂直于所述衬底10的方向上依次叠置。在所述第二垂直晶体管中，所述第一源极、所述第二沟道区和所述第二漏极123也在沿垂直于所述衬底10的方向上依次叠置。所述第一垂直晶体管和所述第二垂直晶体管沿平行于所述衬底10表面的方向排布，例如沿图1和图2中Y轴方向平行排布。
环绕所述第一沟道区221的第一栅介质层114是指，所述第一沟道区221在沿垂直于所述衬底10方向(例如图1中的Z轴方向)上的投影被所述第一栅介质层114包围。所述第一栅极111位于所述第一栅介质层114上，且所述第一栅极111也环绕所述第一沟道区221分布。环绕所述第二沟道区的第二栅介质层124是指，所述第二沟道区在沿垂直于所述衬底10方向(例如图1中的Z轴方向)上的投影被所述第二栅介质层124包围。所述第二栅极121位于所述第二栅介质层124上，且所述第二栅极121也环绕所述第二沟道区分布。
为了进一步缩小所述半导体结构的尺寸，可选的，所述第一沟道区221和所述第二沟道区均为纳米线沟道区。即所述第一沟道区221和所述第二沟道区均采用纳米线工艺制造而成。
可选的，所述第一垂直晶体管和所述第二垂直晶体管共享栅介质层和栅极。
具体来说，如图1所示，所述第一栅极111与所述第二栅极121均位于所述衬底10内部，有助于缩小所述半导体结构的尺寸，并提高半导体结构的集成度。所述第一垂直晶体管和所述第二垂直晶体管共享栅介质层和栅极是指，所述第一垂直晶体管中的所述第一栅介质层114和所述第二垂直晶体管中的所述第二栅介质层124直接接触、并形成一体结构，且所述第一垂直晶体管中的所述第一栅极111与所述第二垂直晶体管中的所述第二栅极121直接接触、并形成一体结构。所述第一垂直晶体管和所述第二垂直晶体管共享栅介质层和栅极，不仅能够实现半导体结构的小型化，还有助于简化半导体结构的制造步骤。
可选的，所述第一存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
以所述第一存储结构为磁性隧道结结构为例。如图1所示，所述第一存储结构包括位于所述第一漏极113上的第一插塞161、位于所述第一插塞161上的第一底部电极171、位于所述第一底部电极171上的第一磁性隧道结层181、位于所述第一磁性隧道结层181上的第一顶部电极191。所述第一磁性隧道结层181的底端电连接第一底部电极171、所述第一磁性隧道结层181的顶端电连接第一顶部电极191，所述第一底部电极171通过第一插塞161与所述第一垂直晶体管的所述第一漏极113电连接，所述第一顶部电极191通过第三插塞与第一位线201电连接。
可选的，所述第二存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
以所述第二存储结构为磁性隧道结结构为例。如图1所示，所述第二存储结构包括位于所述第二漏极123上的第二插塞162，位于所述第二插塞162上的第二底部电极172，位于所述第二底部电极172上的第二磁性隧道结层182，位于所述第二磁性隧道结层182上的第二顶部电极192。所述第二磁性隧道结层182的底端电连接第二底部电极172、所述第二磁性隧道结层182的顶端电连接第二顶部电极192，所述第二底部电极172通过第二插塞162与所述第二垂直晶体管的所述第二漏极123电连接，所述第二顶部电极192通过第四插塞与第二位线202电连接。
本具体实施方式通过在一个所述有源区中形成第一垂直晶体管和第二垂直晶体管，且第一垂直晶体管通过具有所述第一磁性隧道结层181的第一存储结构与第一位线201电连接，所述第二垂直晶体管通过具有所述第二磁性隧道结层182的第二存储结构与第二位线202电连接，有助于减小磁性随机存储器内的位线电阻，从而增大磁性随机存储器的驱动电流，提高磁性随机存储器的响应速度。
可选的，所述半导体结构还包括：
位于所述衬底10内的第一沟槽，所述第一沟槽环绕所述第一沟道区221和第二沟道区，填充所述第一沟槽的隔离层131；位于所述隔离层131内的第二沟槽，所述第二沟槽环绕所述第一沟道区221和第二沟道区；位于所述第二沟槽内壁上的栅介质层；填充所述第二沟槽的栅极层。
可选的，所述第一沟槽的底面位于所述第一连接结构112的底面之下，且延伸至所述底部结构24的内部。
为了保证栅极的控制性能，可选的，所述第二沟槽的底面与所述第一沟道区221和所述第二沟道区的底面平齐。
具体来说，可以通过对所述衬底10进行刻蚀，形成环绕所述第一沟道区221和所述第二沟道区的所述第一沟槽，通过对所述第一沟槽进行填充，于所述第一沟槽内形成所述隔离层131。如图1和图2所示，所述隔离层131位于所述第二连接结构与所述第一沟道区221(或所述第二沟道区)之间，用于隔离所述第二连接结构与所述第一沟道区221(或所述第二沟道区)，从而能够减小所述衬底10内部的寄生效应。所述第一沟槽与所述浅沟槽隔离结构14可以同步形成，从而简化半导体结构的制造步骤。所述第二沟槽位于所述隔离层131靠近所述第一沟道区221和所述第二沟道区的一侧。栅介质层(包括所述第一栅介质层114和所述第二栅介质层124)覆盖所述第二沟槽的内壁，栅极层(包括所述第一栅极111和所述第二栅极121)覆盖于所述栅介质层表面且填充满所述第二沟槽。所述栅介质层的材料可以是但不限于氧化物材料，例如二氧化硅。所述栅极层的材料可以是但不限于导电金属材料，例如钨。
本具体实施方式通过将所述第一沟槽的底面设置位于所述第一连接结构112的底面之下，且延伸至所述底部结构24的内部，可以有效的减少所述衬底10内部的寄生电容，实现对半导体结构电性能的改善。
可选的，所述第二连接结构包括位于底部结构24上的第一掺杂层153，位于所述第一掺杂层153上的第二掺杂层152以及位于所述第二掺杂层152上的第三掺杂层151。
可选的，所述第一掺杂层153、第二掺杂层152和第三掺杂层151的掺杂类型相同。
可选的，所述第二掺杂层152的掺杂浓度低于所述第一掺杂层153和所述第三掺杂层151。
举例来说，所述底部结构24为n-型离子掺杂的DNW(Deep N-Well，深N阱区)，所述第一连接结构112掺杂有n-型离子。所述第二连接结构中的所述第一掺杂层153、所述第二掺杂层152和所述第三掺杂层的掺杂离子类型与所述第一连接结构相同，即均为n-型离子掺杂。所述第二掺杂层152为轻n-型离子掺杂。所述第一沟道区221和所述第二沟道区掺杂有p-型离子。所述第一漏极113和所述第二漏极123掺杂有n-型离子。将所述第二连接结构设置为沿垂直于所述衬底10的方向依次叠置的所述第一掺杂层153、所述第二掺杂层152和所述第三掺杂层151，可以与所述第一沟道区221和所述第二沟道区的形成工艺匹配，从而简化半导体结构的制造步骤。
不仅如此，本具体实施方式还提供了一种半导体结构的形成方法。附图3是本发明具体实施方式中半导体结构的形成方法流程图，附图4A-图4I是本发明具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。本具体实施方式形成的半导体结构的示意图可参见图1和图2。如图1-图3、图4A-图4I所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S31，提供衬底10；
步骤S32，形成第一垂直晶体管和第二垂直晶体管，所述第一垂直晶体管包括位于所述衬底10内的第一源极、位于所述衬底10内且位于所述第一源极上的第一沟道区221、以及位于所述第一沟道区221上的第一漏极113、环绕所述第一沟道区221的第一栅介质层114和第一栅极111，所述第二垂直晶体管包括位于衬底10内的所述第一源极、位于衬底10内且位于所述第一源极上的第二沟道区、以及位于所述第二沟道区上的第二漏极123、环绕所述第二沟道区的第二栅介质层124和第二栅极121；其中，所述第一源极具有底部结构24，连接所述底部结构24、第一沟道区221和第二沟道区的第一连接结构112，以及连接所述底部结构24且位于所述第一沟道区221和第二沟道区两侧的第二连接结构；
步骤S33，形成位于所述第一漏极113上的第一存储结构以及位于所述第二漏极123上的第二存储结构。
可选的，所述第一存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
可选的，所述第二存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
可选的，形成位于所述第一漏极113上的第一存储结构的具体步骤包括：
形成位于所述第一漏极113上的第一插塞161；
形成位于所述第一插塞161上的第一底部电极171；
形成位于所述第一底部电极171上的第一磁性隧道结层181；
形成位于所述第一磁性隧道结层181上的第一顶部电极191。
可选的，形成位于所述第二漏极上的第二存储结构的具体步骤包括：
形成位于所述第二漏极123上的第二插塞162；
形成位于所述第二插塞162上的第二底部电极172；
形成位于所述第二底部电极172上的第二磁性隧道结层182；
形成位于所述第二磁性隧道结层182上的第二顶部电极192。
如图4I所示，所述第一磁性隧道结层181的底端电连接第一底部电极171、所述第一磁性隧道结层181的顶端电连接第一顶部电极191，所述第一底部电极171通过第一插塞161与所述第一垂直晶体管的所述第一漏极113电连接，所述第一顶部电极191通过第三插塞与第一位线201电连接。所述第二磁性隧道结层182的底端电连接第二底部电极172、所述第二磁性隧道结层182的顶端电连接第二顶部电极192，所述第二底部电极172通过第二插塞162与所述第二垂直晶体管的所述第二漏极123电连接，所述第二顶部电极192通过第四插塞与第二位线202电连接。所述第一存储结构与所述第二存储结构可以同步形成，以简化制程步骤。
可选的，形成第一垂直晶体管和第二垂直晶体管的具体步骤还包括：
刻蚀所述衬底10，在衬底10内形成多个浅沟槽41和位于相邻的两个所述浅沟槽41之间的第一沟槽42，所述第一沟槽42呈环形；
对衬底10进行掺杂，形成位于相邻的两个所述浅沟槽41之间的底部结构24，位于环形的所述第一沟槽42内部的第一连接结构112、以及位于相邻的所述浅沟槽41和所述第一沟槽42之间的第二连接结构，位于所述第一沟槽42环绕区域内的第一沟道区221和第二沟道区；
填充所述第一沟槽42和所述浅沟槽41，形成位于所述第一沟槽42内的隔离层131和位于所述浅沟槽41内部的浅沟槽隔离结构14；
在所述隔离层131中形成环绕所述第一沟道区221和所述第二沟道区的第二沟槽43；
沉积介质材料于所述第二沟槽43内壁，在所述第二沟槽43内壁形成栅介质层。
可选的，所述第一垂直晶体管和所述第二垂直晶体管共享栅介质层和栅极；对衬底10进行掺杂的具体步骤包括：
掺杂第一浓度的第一类型离子至所述衬底10，形成第一连接结构112、以及位于所述底部结构24上且分布于所述第一连接结构112两侧的第一掺杂层153；
掺杂所述第一掺杂层153之上的所述衬底10，形成位于所述第一掺杂层153上的第二掺杂层152；
掺杂所述第二掺杂层152上的所述衬底10，形成位于所述第二掺杂层152上的第三掺杂层151。
具体来说，为了简化制造工艺，可以在刻蚀所述衬底10形成用于隔离相邻有源区的浅沟槽41的同时、在所述有源区内部形成第一沟槽42，如图4A所示。所述第一沟槽42可以在形成所述第一源极、所述第一沟道区221、所述第二沟道区、所述第一漏极113和所述第二漏极123之前形成。此时，可以根据版图设计，通过刻蚀所述衬底10，使得形成的所述第一沟槽42环绕所述衬底10内预形成所述第一沟道区221和所述第二沟道区的位置。在形成所述第一沟槽42和所述浅沟槽41之后，在所述衬底10内部进行第一类型离子掺杂(例如n-型离子掺杂)，形成所述底部结构24，如图4B所示。之后，对所述底部结构24之上的所述衬底10再次进行第一类型离子掺杂，形成所述第一连接结构112和所述第一掺杂层153，即所述第一连接结构112和所述第一掺杂层153的掺杂离子类型、掺杂浓度以及掺杂深度可以相同。之后，对所述第一掺杂层153之上的所述衬底10进行第一类型离子掺杂，形成所述第二掺杂层152。对所述第二掺杂层152之上的所述衬底10进行第一类型离子掺杂，形成所述第三掺杂层151。对所述第一连接结构112之上、且位于所述第一沟槽42环绕区域内的所述衬底10进行第二类型离子掺杂(例如p-型离子掺杂)，形成所述第一沟道区221和所述第二沟道区，得到如图4C所示的结构。
可选的，第二掺杂层152可以与底部结构24在同一掺杂步骤中形成；即所述第二掺杂层152与底部结构24的掺杂离子类型和掺杂浓度可以相同，以简化制作工艺。
可选的，第三掺杂层151可以与第一漏极113、第二漏极123在同一掺杂步骤中形成，即所述第三掺杂层151可以与第一漏极113、第二漏极123的掺杂离子类型、掺杂浓度以及掺杂深度可以相同，以简化制作工艺。
之后，采用绝缘材料填充满所述浅沟槽41和所述第一沟槽42，同时形成浅沟槽隔离结构14和隔离层131，如图4D所示。接着，刻蚀所述第一沟槽42朝向所述第一沟道区221和所述第二沟道区的一侧，形成环绕所述第一沟道区221和所述第二沟道区的第二沟槽43，如图4E所示。沉积介质材料于所述第二沟槽43内壁，形成栅介质层。沉积覆盖所述栅介质层并填充满所述第二沟槽43的导电材料，形成栅极，如图4F和图4G所示。所述第一垂直晶体管和所述第二垂直晶体管共享所述栅介质层和所述栅极。所述栅介质层中围绕所述第一沟道区221的部分作为所述第一栅介质层114、围绕所述第二沟道区的部分作为所述第二栅介质层124，所述栅极中围绕所述第一沟道区221的部分作为第一栅极111、围绕所述第二沟道区的部分作为第二栅极121。最后，于所述衬底10上与所述第一沟道区221对应的位置形成第一漏极113、以及与所述第二沟道区对应的位置形成第二漏极123，如图4H所示。具体的，可以通过外延生长工艺在所述第一沟道区221和所述第二沟道区上方分别形成所述第一漏极113和所述第二漏极123。
本具体实施方式通过形成所述隔离层131，一方面，可以降低所述衬底10内部的寄生效应；另一方面，便于在所述隔离层131内部调整所述第二沟槽43的尺寸，降低工艺制程难度。
本领域技术人员也可以根据实际需要在形成所述第一源极、所述第一沟道区221和所述第二沟道区之后，再刻蚀所述衬底10，形成所述第一沟槽42。
为了降低寄生效应，可选的，所述第一沟槽42的底面位于所述第一连接结构112的底面之下，且延伸至所述底部结构24的内部。
为了保证栅极的控制能力，可选的，所述第二沟槽43的底面与所述第一沟道区221和所述第二沟道区的底面平齐。
可选的，所述第一掺杂层153、第二掺杂层152和第三掺杂层151的掺杂类型相同。
可选的，所述第二掺杂层152的掺杂浓度低于所述第一掺杂层153和所述第二掺杂层151。
为了进一步缩小所述半导体结构的尺寸，可选的，形成位于所述第一连接结构112上、且分布于两个所述第二连接结构之间的第一沟道区221和第二沟道区的具体步骤包括：
采用纳米线工艺形成所述第一沟道区221和所述第二沟道区。
本具体实施方式提供的半导体结构及其形成方法，通过在半导体结构的一个有源区内形成第一垂直晶体管和第二垂直晶体管，且所述第一垂直晶体管和所述第二垂直晶体管共用第一源极，同时限定所述第一源极具有底部结构、连接所述底部结构、第一沟道区和第二沟道区的第一连接结构、以及连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构，不仅有助于减小半导体结构内部的电阻，增大半导体结构内部的导通电流，而且制程工艺简单，从而改善了半导体结构的电学性能，提高了半导体结构的良率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (18)

1.一种半导体结构，其特征在于，包括：
衬底；
第一垂直晶体管，包括位于所述衬底内的第一源极，位于所述衬底内且位于所述第一源极上的第一沟道区，以及位于所述第一沟道区上的第一漏极，环绕所述第一沟道区的第一栅介质层和第一栅极；
位于所述第一漏极上的第一存储结构；
第二垂直晶体管，包括位于所述衬底内的所述第一源极，位于所述衬底内且位于所述第一源极上的第二沟道区，以及位于所述第二沟道区上的第二漏极，环绕所述第二沟道区的第二栅介质层和第二栅极；
位于所述第二漏极上的第二存储结构；
其中，所述第一源极具有底部结构，连接所述底部结构、第一沟道区和第二沟道区的第一连接结构，以及连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一垂直晶体管和所述第二垂直晶体管共享栅介质层和栅极。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二连接结构包括位于底部结构上的第一掺杂层，位于所述第一掺杂层上的第二掺杂层以及位于所述第二掺杂层上的第三掺杂层。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一掺杂层、第二掺杂层和第三掺杂层的掺杂类型相同。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二掺杂层的掺杂浓度低于所述第一掺杂层和所述第三掺杂层。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构，和/或所述第二存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一沟道区和所述第二沟道区均为纳米线沟道区。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：
位于所述衬底内的第一沟槽，所述第一沟槽环绕所述第一沟道区和第二沟道区，填充所述第一沟槽的隔离层；位于所述隔离层内的第二沟槽，所述第二沟槽环绕所述第一沟道区和第二沟道区；位于所述第二沟槽内壁上的栅介质层；填充所述第二沟槽的栅极层。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一沟槽的底面位于所述第一连接结构的底面之下，且延伸至所述底部结构的内部。
10.根据权利要求8所述的半导体结构，其特征在于，所述第二沟槽的底面与所述第一沟道区和所述第二沟道区的底面平齐。
11.一种半导体结构的形成方法，其特征在于，包括如下步骤：
提供衬底；
形成第一垂直晶体管和第二垂直晶体管，所述第一垂直晶体管包括位于所述衬底内的第一源极、位于所述衬底内且位于所述第一源极上的第一沟道区、以及位于所述第一沟道区上的第一漏极、环绕所述第一沟道区的第一栅介质层和第一栅极，所述第二垂直晶体管包括位于衬底内的所述第一源极、位于衬底内且位于所述第一源极上的第二沟道区、以及位于所述第二沟道区上的第二漏极、环绕所述第二沟道区的第二栅介质层和第二栅极；其中，所述第一源极具有底部结构，连接所述底部结构、第一沟道区和第二沟道区的第一连接结构，以及连接所述底部结构且位于所述第一沟道区和第二沟道区两侧的第二连接结构；
形成位于所述第一漏极上的第一存储结构以及位于所述第二漏极上的第二存储结构。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述第一存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构，和/或所述第二存储结构为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，形成位于所述第一漏极上的第一存储结构的具体步骤包括：
形成位于所述第一漏极上的第一插塞；
形成位于所述第一插塞上的第一底部电极；
形成位于所述第一底部电极上的第一磁性隧道结层；
形成位于所述第一磁性隧道结层上的第一顶部电极。
14.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述形成第一垂直晶体管和第二垂直晶体管的具体步骤还包括：
在所述衬底内形成多个浅沟槽和位于相邻的两个所述浅沟槽之间的第一沟槽，所述第一沟槽呈环形；
对所述衬底进行掺杂，形成位于相邻的两个所述浅沟槽之间的底部结构，位于环形的所述第一沟槽内部的第一连接结构、以及位于相邻的所述浅沟槽和所述第一沟槽之间的第二连接结构，位于所述第一沟槽环绕区域内的第一沟道区和第二沟道区；
填充所述第一沟槽和所述浅沟槽，形成位于所述第一沟槽内部的隔离层和位于所述浅沟槽内部的浅沟槽隔离结构；
在所述隔离层中形成环绕所述第一沟道区和所述第二沟道区的第二沟槽；在所述第二沟槽内壁形成栅介质层。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述第一沟槽的底面位于所述第一连接结构的底面之下，且延伸至所述底部结构的内部。
16.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述第一垂直晶体管和所述第二垂直晶体管共享所述栅介质层和栅极；
所述对所述衬底进行掺杂的具体步骤包括：
掺杂第一浓度的第一类型离子至所述衬底，形成第一连接结构、以及位于所述底部结构上且分布于所述第一连接结构两侧的第一掺杂层；
掺杂所述第一掺杂层之上的所述衬底，形成位于所述第一掺杂层上的第二掺杂层；
掺杂所述第二掺杂层上的所述衬底，形成位于所述第二掺杂层上的第三掺杂层。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述第一掺杂层、第二掺杂层和第三掺杂层的掺杂类型相同。
18.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述第二掺杂层的掺杂浓度低于所述第一掺杂层和所述第三掺杂层。
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