JP2002313961A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002313961A JP2002313961A JP2001112352A JP2001112352A JP2002313961A JP 2002313961 A JP2002313961 A JP 2002313961A JP 2001112352 A JP2001112352 A JP 2001112352A JP 2001112352 A JP2001112352 A JP 2001112352A JP 2002313961 A JP2002313961 A JP 2002313961A
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Abstract
(57)【要約】
【課題】 安定したマスクＲＯＭの製造方法を確立す
る。 【解決手段】 半導体基板１上にゲート絶縁膜５を介し
て形成されたゲート電極８と、当該ゲート電極８に隣接
するように形成されたソース・ドレイン領域と、前記ゲ
ート電極８を被覆する層間絶縁膜１４を介して形成され
たＡｌ配線１５とを有し、前記Ａｌ配線１５上に形成し
たフォトレジスト１７と当該Ａｌ配線１５をマスクに前
記基板表層に不純物イオンを注入するものにおいて、あ
る素子に不純物イオンを注入する領域上と隣り合う各素
子に不純物イオンをそれぞれ注入する領域上とで異なる
開口部１７ａ，１７ｂ（開口径Ｘ３＜Ｘ４）を有するフ
ォトレジスト１７を用いて不純物イオンを注入すること
を特徴とする。
る。 【解決手段】 半導体基板１上にゲート絶縁膜５を介し
て形成されたゲート電極８と、当該ゲート電極８に隣接
するように形成されたソース・ドレイン領域と、前記ゲ
ート電極８を被覆する層間絶縁膜１４を介して形成され
たＡｌ配線１５とを有し、前記Ａｌ配線１５上に形成し
たフォトレジスト１７と当該Ａｌ配線１５をマスクに前
記基板表層に不純物イオンを注入するものにおいて、あ
る素子に不純物イオンを注入する領域上と隣り合う各素
子に不純物イオンをそれぞれ注入する領域上とで異なる
開口部１７ａ，１７ｂ（開口径Ｘ３＜Ｘ４）を有するフ
ォトレジスト１７を用いて不純物イオンを注入すること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しく言えば、マスクＲＯＭ(Read On
ly Memory)を構成する各素子への情報書き込み作業を安
定させる製造技術に関する。
方法に関し、更に詳しく言えば、マスクＲＯＭ(Read On
ly Memory)を構成する各素子への情報書き込み作業を安
定させる製造技術に関する。
【０００２】
【従来の技術】マスクＲＯＭのＴＡＴ(Turn Around Tim
e)を短縮するために、Ａｌ配線形成後に情報書き込み
（プログラム書き込み、ＲＯＭ書き込みとも言う。）の
ためのイオン注入を行う技術としては、種々のものが知
られている。以下、図４を用いて従来の製造方法を説明
する。
e)を短縮するために、Ａｌ配線形成後に情報書き込み
（プログラム書き込み、ＲＯＭ書き込みとも言う。）の
ためのイオン注入を行う技術としては、種々のものが知
られている。以下、図４を用いて従来の製造方法を説明
する。
【０００３】工程１：図４（a）に示すように、Ｐ型の
半導体基板５１上に熱酸化法もしくはＣＶＤ法を用いて
シリコン酸化膜より成るパッド酸化膜５２を厚さ２５ｎ
ｍに形成する。パッド酸化膜５２は半導体基板５１の表
面を保護する目的で形成される。
半導体基板５１上に熱酸化法もしくはＣＶＤ法を用いて
シリコン酸化膜より成るパッド酸化膜５２を厚さ２５ｎ
ｍに形成する。パッド酸化膜５２は半導体基板５１の表
面を保護する目的で形成される。
【０００４】次に、全面に耐酸化膜であるシリコン窒化
膜５３を形成し、その後、シリコン窒化膜５３に、素子
分離膜５４を形成するための紙面に垂直な方向に長い帯
状の開口部５３ａを形成する。
膜５３を形成し、その後、シリコン窒化膜５３に、素子
分離膜５４を形成するための紙面に垂直な方向に長い帯
状の開口部５３ａを形成する。
【０００５】工程２：図４（ｂ）に示すように、シリコ
ン窒化膜５３をマスクとしたＬＯＣＯＳ法を用いて半導
体基板５１を酸化して、素子分離膜５４を形成する。こ
のとき、半導体基板５１とシリコン窒化膜５３との間に
酸化領域が侵入してバーズビーク５４ａが形成される。
次に、シリコン窒化膜５３及びパッド酸化膜５２を除去
し、熱酸化法を用いてゲート絶縁膜５５を厚さ１４ｎｍ
乃至１７ｎｍに形成する。次に、ＣＶＤ法を用いてポリ
シリコン膜を厚さ３５０ｎｍに形成し、リンをドーピン
グしてＮ型の導電膜５６を形成する。
ン窒化膜５３をマスクとしたＬＯＣＯＳ法を用いて半導
体基板５１を酸化して、素子分離膜５４を形成する。こ
のとき、半導体基板５１とシリコン窒化膜５３との間に
酸化領域が侵入してバーズビーク５４ａが形成される。
次に、シリコン窒化膜５３及びパッド酸化膜５２を除去
し、熱酸化法を用いてゲート絶縁膜５５を厚さ１４ｎｍ
乃至１７ｎｍに形成する。次に、ＣＶＤ法を用いてポリ
シリコン膜を厚さ３５０ｎｍに形成し、リンをドーピン
グしてＮ型の導電膜５６を形成する。
【０００６】工程３：図４（ｃ）に示すように、素子分
離膜５４を直交する方向に長い帯状に導電膜５６をエッ
チングしてゲート電極５６ａを形成する（ただし、エッ
チング領域は紙面に対して平行な面になされるので、図
示されていない）。次に、ゲート電極５６ａをマスクと
しボロンなどのＰ型不純物をイオン注入し、ソース領域
及びドレイン領域を形成する（ソース領域、ドレイン領
域は紙面に対し垂直な方向のゲート電極両端部下に形成
されるので、図示されていない）。
離膜５４を直交する方向に長い帯状に導電膜５６をエッ
チングしてゲート電極５６ａを形成する（ただし、エッ
チング領域は紙面に対して平行な面になされるので、図
示されていない）。次に、ゲート電極５６ａをマスクと
しボロンなどのＰ型不純物をイオン注入し、ソース領域
及びドレイン領域を形成する（ソース領域、ドレイン領
域は紙面に対し垂直な方向のゲート電極両端部下に形成
されるので、図示されていない）。
【０００７】以上により、マトリックス状に配列された
メモリーセルトランジスタが形成される。次に、全面に
シリコン酸化膜より成る層間絶縁膜５７を厚さ５００ｎ
ｍに形成する。次に、ビット線となる紙面に対して垂直
な方向に長い帯状のＡｌ配線５８を素子分離膜５４の上
方に形成する。ここまでは、メモリーセルトランジスタ
にどのようなプログラムを書き込むかに関係せずに製造
できるため、ウエハの作り溜をしておくことができる。
尚、作り溜をしておく場合は、全面に保護膜としてシリ
コン酸化膜５９を形成しておく。
メモリーセルトランジスタが形成される。次に、全面に
シリコン酸化膜より成る層間絶縁膜５７を厚さ５００ｎ
ｍに形成する。次に、ビット線となる紙面に対して垂直
な方向に長い帯状のＡｌ配線５８を素子分離膜５４の上
方に形成する。ここまでは、メモリーセルトランジスタ
にどのようなプログラムを書き込むかに関係せずに製造
できるため、ウエハの作り溜をしておくことができる。
尚、作り溜をしておく場合は、全面に保護膜としてシリ
コン酸化膜５９を形成しておく。
【０００８】工程４：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図４（ｄ）に示すよ
うに、マスクＲＯＭ書き込み用の開口部６０ａを有する
フォトレジスト６０を形成し、前記層間絶縁膜５７を所
定量エッチングして開口５７ａを形成した後に、当該フ
ォトレジスト６０をマスクにしてゲート電極５６ａ直下
の半導体基板５１にボロン等のＰ型不純物をイオン注入
するで、所定のメモリーセルトランジスタをデプレッシ
ョン化する。これにより、かかるメモリーセルトランジ
スタのしきい値電圧が低くなり、ＲＯＭデータが書き込
まれる。
べきプログラムが確定した時点で、図４（ｄ）に示すよ
うに、マスクＲＯＭ書き込み用の開口部６０ａを有する
フォトレジスト６０を形成し、前記層間絶縁膜５７を所
定量エッチングして開口５７ａを形成した後に、当該フ
ォトレジスト６０をマスクにしてゲート電極５６ａ直下
の半導体基板５１にボロン等のＰ型不純物をイオン注入
するで、所定のメモリーセルトランジスタをデプレッシ
ョン化する。これにより、かかるメモリーセルトランジ
スタのしきい値電圧が低くなり、ＲＯＭデータが書き込
まれる。
【０００９】
【発明が解決しようとする課題】ここで、上記ＲＯＭデ
ータの書き込み時の層間絶縁膜５７のエッチング工程に
おいて、図４（ｄ）では、フォトレジスト６０の端に沿
って垂直にエッチングが進むかのように示しているが、
実際の断面形状は開口部の底部に向かうに従って開口径
が細くなり、このような状態でイオン注入を行った場合
には、このエッチング残りに起因して書き込み不良とな
る不具合が生じた。
ータの書き込み時の層間絶縁膜５７のエッチング工程に
おいて、図４（ｄ）では、フォトレジスト６０の端に沿
って垂直にエッチングが進むかのように示しているが、
実際の断面形状は開口部の底部に向かうに従って開口径
が細くなり、このような状態でイオン注入を行った場合
には、このエッチング残りに起因して書き込み不良とな
る不具合が生じた。
【００１０】そこで、上記問題の対策として、ＲＯＭ書
き込み領域を形成するためにフォトレジストをマスクに
して層間絶縁膜をエッチングする場合において、上記テ
ーパー部によるイオン注入領域の狭まりを考慮して、フ
ォトレジストの開口部の開口径がイオン注入領域よりも
広くなるように形成したフォトレジストを用いるように
した。
き込み領域を形成するためにフォトレジストをマスクに
して層間絶縁膜をエッチングする場合において、上記テ
ーパー部によるイオン注入領域の狭まりを考慮して、フ
ォトレジストの開口部の開口径がイオン注入領域よりも
広くなるように形成したフォトレジストを用いるように
した。
【００１１】これにより、上述したような層間絶縁膜の
エッチング残りによるＲＯＭ書き込み不良は回避でき
た。
エッチング残りによるＲＯＭ書き込み不良は回避でき
た。
【００１２】しかし、上記方法は、例えば単独位置にあ
る素子等への書き込みには適していたが、書き込む素子
が隣接している領域に対して書き込みを行う場合には、
以下の問題が生じた。
る素子等への書き込みには適していたが、書き込む素子
が隣接している領域に対して書き込みを行う場合には、
以下の問題が生じた。
【００１３】即ち、図５（ａ），（ｂ）に示すように書
き込む素子が隣接している領域内に、それぞれＲＯＭ書
き込みを行う際に、上述したようにイオン注入領域（Ｘ
１）よりも広くなった開口径（Ｘ２）を持つ開口部６４
ａを有するフォトレジスト６４を用いて、当該フォトレ
ジスト６４をマスクにして層間絶縁膜６３，６２，６１
及び層間絶縁膜５７の一部をエッチングした場合、この
ような領域に配置された金属配線５８上方には、細いフ
ォトレジスト６４が残ることになる。そのため、このよ
うな細いフォトレジストをマスクにして層間絶縁膜をエ
ッチングした場合には、当該フォトレジストや層間絶縁
膜が倒れてしまい、製品不良の原因となるおそれがあっ
た。尚、図５（ａ）は多層配線構造の半導体装置におけ
る図５（ｂ）のＡ−Ａ線断面図である。
き込む素子が隣接している領域内に、それぞれＲＯＭ書
き込みを行う際に、上述したようにイオン注入領域（Ｘ
１）よりも広くなった開口径（Ｘ２）を持つ開口部６４
ａを有するフォトレジスト６４を用いて、当該フォトレ
ジスト６４をマスクにして層間絶縁膜６３，６２，６１
及び層間絶縁膜５７の一部をエッチングした場合、この
ような領域に配置された金属配線５８上方には、細いフ
ォトレジスト６４が残ることになる。そのため、このよ
うな細いフォトレジストをマスクにして層間絶縁膜をエ
ッチングした場合には、当該フォトレジストや層間絶縁
膜が倒れてしまい、製品不良の原因となるおそれがあっ
た。尚、図５（ａ）は多層配線構造の半導体装置におけ
る図５（ｂ）のＡ−Ａ線断面図である。
【００１４】
【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜を介して形成されたゲート電極と、当該ゲート
電極に隣接するように形成されたソース・ドレイン領域
と、フォトレジストをマスクに前記基板表層に不純物イ
オンを注入する半導体装置の製造方法において、ある素
子に不純物イオンを注入する領域上と隣り合う各素子に
不純物イオンをそれぞれ注入する領域上とで異なる開口
径を持つ開口部を有するフォトレジストを用いて不純物
イオンを注入することを特徴とする。
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜を介して形成されたゲート電極と、当該ゲート
電極に隣接するように形成されたソース・ドレイン領域
と、フォトレジストをマスクに前記基板表層に不純物イ
オンを注入する半導体装置の製造方法において、ある素
子に不純物イオンを注入する領域上と隣り合う各素子に
不純物イオンをそれぞれ注入する領域上とで異なる開口
径を持つ開口部を有するフォトレジストを用いて不純物
イオンを注入することを特徴とする。
【００１５】また、前記不純物イオンを注入する工程
が、ゲート電極を被覆する層間絶縁膜を介して形成され
た金属配線上に形成したフォトレジストと当該金属配線
をマスクに前記基板表層に不純物イオンを注入すること
を特徴とする。
が、ゲート電極を被覆する層間絶縁膜を介して形成され
た金属配線上に形成したフォトレジストと当該金属配線
をマスクに前記基板表層に不純物イオンを注入すること
を特徴とする。
【００１６】更に、前記金属配線は多層配線構造で、フ
ォトレジストをマスクに層間絶縁膜を除去して最下層の
金属配線を露出させ、当該金属配線をマスクにして不純
物イオンを注入することを特徴とする。
ォトレジストをマスクに層間絶縁膜を除去して最下層の
金属配線を露出させ、当該金属配線をマスクにして不純
物イオンを注入することを特徴とする。
【００１７】また、前記不純物イオンを注入する工程
が、マスクＲＯＭを構成する各素子に情報を書き込む工
程であることを特徴とする。
が、マスクＲＯＭを構成する各素子に情報を書き込む工
程であることを特徴とする。
【００１８】これにより、イオン注入する領域に対応し
た開口径を持つ開口部を有するフォトレジストをマスク
にして、単独位置にある素子、または隣り合う各素子に
それぞれイオン注入することで、単独位置にある素子へ
の書き込み不良が抑止できると共に、隣り合う各素子に
イオン注入する領域上でのフォトレジストの細りを低減
し、フォトレジスト自身の倒れや多層配線構造の場合に
は、フォトレジストと共に下層の層間絶縁膜が倒れて製
品不良の原因となることが抑止される。
た開口径を持つ開口部を有するフォトレジストをマスク
にして、単独位置にある素子、または隣り合う各素子に
それぞれイオン注入することで、単独位置にある素子へ
の書き込み不良が抑止できると共に、隣り合う各素子に
イオン注入する領域上でのフォトレジストの細りを低減
し、フォトレジスト自身の倒れや多層配線構造の場合に
は、フォトレジストと共に下層の層間絶縁膜が倒れて製
品不良の原因となることが抑止される。
【００１９】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施形態について図面を参照しながら説明す
る。
方法の一実施形態について図面を参照しながら説明す
る。
【００２０】ここで、本発明の特徴は、マスクＲＯＭを
構成するために所望の素子をデプレッション化するため
に行う不純物イオンの注入工程において、複数種類の開
口径を有するフォトレジストを用いて、ＲＯＭ書き込み
用に不純物イオンを注入することである。
構成するために所望の素子をデプレッション化するため
に行う不純物イオンの注入工程において、複数種類の開
口径を有するフォトレジストを用いて、ＲＯＭ書き込み
用に不純物イオンを注入することである。
【００２１】即ち、例えば、不純物イオンを注入する領
域上が、図２（ｃ）に示すように隣り合う各素子に不純
物イオンをそれぞれ注入する領域上では、前記開口径を
小さく設定する（第１の開口径Ｘ３）。また、図３
（ｂ）に示すように単独位置にある素子に対して行うよ
うな場合には、前記第１の開口径よりも開口径を大きく
設定する（第２の開口径Ｘ４）。
域上が、図２（ｃ）に示すように隣り合う各素子に不純
物イオンをそれぞれ注入する領域上では、前記開口径を
小さく設定する（第１の開口径Ｘ３）。また、図３
（ｂ）に示すように単独位置にある素子に対して行うよ
うな場合には、前記第１の開口径よりも開口径を大きく
設定する（第２の開口径Ｘ４）。
【００２２】そして、前記第１の開口径及び第２の開口
径を持つ開口部１７ａ，１７ｂを有するフォトレジスト
１７をマスクに層間絶縁膜１４をエッチングして、それ
ぞれ開口１４ａ，１４ｂを形成した後に、イオン注入し
て情報を書き込む。
径を持つ開口部１７ａ，１７ｂを有するフォトレジスト
１７をマスクに層間絶縁膜１４をエッチングして、それ
ぞれ開口１４ａ，１４ｂを形成した後に、イオン注入し
て情報を書き込む。
【００２３】これにより、単独位置にある素子に情報を
書き込む場合には大きい開口径が対応し、隣り合う各素
子に情報を書き込む場合には小さい開口径が対応するこ
とで、単独位置にある素子領域では、従来のような層間
絶縁膜のエッチング不足に起因した情報の書き込み不良
を抑止でき、また隣り合う各素子領域では、従来のよう
に、それぞれのイオン注入領域が重なり合った領域内に
配置されたＡｌ配線上に位置されるフォトレジストが、
それぞれの開口部を形成するときの開口径マージンが重
なり合うことで必要以上に細り、レジスト倒れを誘発す
るといった不具合を抑止でき、マスクＲＯＭの製造プロ
セスが安定する。
書き込む場合には大きい開口径が対応し、隣り合う各素
子に情報を書き込む場合には小さい開口径が対応するこ
とで、単独位置にある素子領域では、従来のような層間
絶縁膜のエッチング不足に起因した情報の書き込み不良
を抑止でき、また隣り合う各素子領域では、従来のよう
に、それぞれのイオン注入領域が重なり合った領域内に
配置されたＡｌ配線上に位置されるフォトレジストが、
それぞれの開口部を形成するときの開口径マージンが重
なり合うことで必要以上に細り、レジスト倒れを誘発す
るといった不具合を抑止でき、マスクＲＯＭの製造プロ
セスが安定する。
【００２４】以下、各工程について説明する。
【００２５】工程１：図１（ａ）に示すように、従来の
製造工程の工程１と同様にして、半導体基板１上にパッ
ド酸化膜２を形成し、開口部を有するシリコン窒化膜３
を形成する。
製造工程の工程１と同様にして、半導体基板１上にパッ
ド酸化膜２を形成し、開口部を有するシリコン窒化膜３
を形成する。
【００２６】工程２：図１（ｂ）に示すように、半導体
基板１上に形成されたシリコン窒化膜３をマスクにして
ＬＯＣＯＳ法によって半導体基板１を酸化し、素子分離
膜４を形成する。
基板１上に形成されたシリコン窒化膜３をマスクにして
ＬＯＣＯＳ法によって半導体基板１を酸化し、素子分離
膜４を形成する。
【００２７】次に、パッド酸化膜２及びシリコン窒化膜
３を除去し、熱酸化法を用いてゲート絶縁膜５を厚さ１
４ｎｍ乃至１７ｎｍに形成し、ＣＶＤ法を用いてポリシ
リコン膜を１００ｎｍに形成し、リンをドーピングして
Ｎ型の導電膜６を形成する。
３を除去し、熱酸化法を用いてゲート絶縁膜５を厚さ１
４ｎｍ乃至１７ｎｍに形成し、ＣＶＤ法を用いてポリシ
リコン膜を１００ｎｍに形成し、リンをドーピングして
Ｎ型の導電膜６を形成する。
【００２８】続いて、タングステンなどの高融点金属の
シリサイド膜７を１５０ｎｍに形成する。シリサイド膜
７は導電膜６と共にゲート電極となり、ゲート電極の電
気抵抗を低減するのみならず、後に述べるようにゲート
電極を保護する働きももつ。
シリサイド膜７を１５０ｎｍに形成する。シリサイド膜
７は導電膜６と共にゲート電極となり、ゲート電極の電
気抵抗を低減するのみならず、後に述べるようにゲート
電極を保護する働きももつ。
【００２９】工程３：図１（ｃ）に示すように、前記素
子分離膜４と直交する方向に長い帯状に、導電膜６及び
シリサイド膜７をエッチングしてゲート電極８を形成す
る（ただし、エッチング領域は紙面に対して平行な面に
なされるので、図示されていない）。
子分離膜４と直交する方向に長い帯状に、導電膜６及び
シリサイド膜７をエッチングしてゲート電極８を形成す
る（ただし、エッチング領域は紙面に対して平行な面に
なされるので、図示されていない）。
【００３０】次にゲート電極８をマスクとしてボロンな
どのＰ型イオン注入を行い、ソース領域及びドレイン領
域を形成する（ソース領域、ドレイン領域は紙面に対し
垂直な方向のゲート電極８両端部下に形成されるので図
示されていない）。
どのＰ型イオン注入を行い、ソース領域及びドレイン領
域を形成する（ソース領域、ドレイン領域は紙面に対し
垂直な方向のゲート電極８両端部下に形成されるので図
示されていない）。
【００３１】以上により、マトリックス状に配列された
メモリーセルトランジスタが形成される。
メモリーセルトランジスタが形成される。
【００３２】そして、全面にＣＶＤ法によりシリコン酸
化膜１０、シリコン窒化膜１１、ポリシリコン膜１２、
更にシリコン酸化膜１３より成る層間絶縁膜１４を６０
０ｎｍで形成する。ここで、前記ポリシリコン膜１２
は、後述する層間絶縁膜１４をエッチングする際のエッ
チングストッパとなる。
化膜１０、シリコン窒化膜１１、ポリシリコン膜１２、
更にシリコン酸化膜１３より成る層間絶縁膜１４を６０
０ｎｍで形成する。ここで、前記ポリシリコン膜１２
は、後述する層間絶縁膜１４をエッチングする際のエッ
チングストッパとなる。
【００３３】工程４：図２（ａ）に示すように、前記層
間絶縁膜１４上にＡｌ膜等から成る金属膜を形成し、当
該金属膜をパターニングしてワード線となるＡｌ配線１
５を形成する。
間絶縁膜１４上にＡｌ膜等から成る金属膜を形成し、当
該金属膜をパターニングしてワード線となるＡｌ配線１
５を形成する。
【００３４】ここまでは、メモリーセルトランジスタに
どのようなプログラムを書き込むかに関係せずに製造で
きるため、ウエハの作り溜をしておくことができる。作
り溜をしておく場合、金属配線層の保護と腐食防止のた
めに、表面に５０ｎｍ程度の薄いシリコン酸化膜等によ
る保護膜１６を形成しておく。
どのようなプログラムを書き込むかに関係せずに製造で
きるため、ウエハの作り溜をしておくことができる。作
り溜をしておく場合、金属配線層の保護と腐食防止のた
めに、表面に５０ｎｍ程度の薄いシリコン酸化膜等によ
る保護膜１６を形成しておく。
【００３５】工程５：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図２（ｂ）に示すよ
うに、全面にフォトレジスト１７を１０００ｎｍ程度に
形成し、露光、現像して所定メモリーセルの上方の領域
に開口部１７ａを設ける。このとき、開口部１７ａの大
きさを注入領域よりも大きく形成することにより、Ａｌ
配線１５の端部１５ａを露出させる。
べきプログラムが確定した時点で、図２（ｂ）に示すよ
うに、全面にフォトレジスト１７を１０００ｎｍ程度に
形成し、露光、現像して所定メモリーセルの上方の領域
に開口部１７ａを設ける。このとき、開口部１７ａの大
きさを注入領域よりも大きく形成することにより、Ａｌ
配線１５の端部１５ａを露出させる。
【００３６】次に、フォトレジスト１７及びＡｌ配線１
５をマスクに前記層間絶縁膜１４を所定量エッチングし
て開口１４ａを形成する。
５をマスクに前記層間絶縁膜１４を所定量エッチングし
て開口１４ａを形成する。
【００３７】また、その不純物イオンを注入する領域上
が、単独位置にある素子領域へのイオン注入では、図３
（ａ）に示すように前記フォトレジスト１７に形成し
た、前記第１の開口径Ｘ３よりも大きい第２の開口径Ｘ
４を有する開口部１７ｂを介して前記Ａｌ配線１５の端
部１５ａを露出させながら、層間絶縁膜１４をエッチン
グして開口１４ｂを形成する。
が、単独位置にある素子領域へのイオン注入では、図３
（ａ）に示すように前記フォトレジスト１７に形成し
た、前記第１の開口径Ｘ３よりも大きい第２の開口径Ｘ
４を有する開口部１７ｂを介して前記Ａｌ配線１５の端
部１５ａを露出させながら、層間絶縁膜１４をエッチン
グして開口１４ｂを形成する。
【００３８】尚、本エッチングは異方性ドライエッチン
グであり、ゲート電極上面から１００ｎｍだけ層間絶縁
膜１４を残存させる。このとき、前記ポリシリコン膜１
２がエッチングストッパの役割をする。
グであり、ゲート電極上面から１００ｎｍだけ層間絶縁
膜１４を残存させる。このとき、前記ポリシリコン膜１
２がエッチングストッパの役割をする。
【００３９】そして、開口１４ａ，１４ｂからゲート電
極８直下の半導体基板１にボロンなどのＰ型不純物をイ
オン注入することにより、所定のメモリーセルトランジ
スタをデプレッション化することで、かかるメモリーセ
ルトランジスタのしきい値電圧が低くなり、ＲＯＭデー
タが書き込まれる。
極８直下の半導体基板１にボロンなどのＰ型不純物をイ
オン注入することにより、所定のメモリーセルトランジ
スタをデプレッション化することで、かかるメモリーセ
ルトランジスタのしきい値電圧が低くなり、ＲＯＭデー
タが書き込まれる。
【００４０】このように本実施形態では、図２（ｃ）に
示すように隣り合う各素子に不純物イオンをそれぞれ注
入する領域上では、第２の開口径Ｘ４よりも小さい第１
の開口径Ｘ３を有する開口部１７ａにより層間絶縁膜１
４をエッチングして形成した開口１４ａ、及び図３
（ｂ）に示すように単独のある素子に不純物イオンを注
入する領域上では、第１の開口径Ｘ３よりも大きい第２
の開口径Ｘ４を有する開口部１７ｂにより層間絶縁膜１
４をエッチングして形成した開口１４ｂを介して、それ
ぞれＲＯＭデータを書き込むようにした。
示すように隣り合う各素子に不純物イオンをそれぞれ注
入する領域上では、第２の開口径Ｘ４よりも小さい第１
の開口径Ｘ３を有する開口部１７ａにより層間絶縁膜１
４をエッチングして形成した開口１４ａ、及び図３
（ｂ）に示すように単独のある素子に不純物イオンを注
入する領域上では、第１の開口径Ｘ３よりも大きい第２
の開口径Ｘ４を有する開口部１７ｂにより層間絶縁膜１
４をエッチングして形成した開口１４ｂを介して、それ
ぞれＲＯＭデータを書き込むようにした。
【００４１】これにより、隣り合う各素子に不純物イオ
ンをそれぞれ注入する領域上では、前記開口部１７ａの
開口径を前記開口部１７ｂの開口径よりも小さくしてお
くことで、従来のような層間絶縁膜のエッチング用フォ
トレジストの細りが抑止でき、レジスト倒れ等を回避で
きる。また、単独のある素子に不純物イオンを注入する
領域上では、前記開口部１７ｂの開口径を前記開口部１
７ａの開口径よりも大きくしておくことで、従来のよう
な層間絶縁膜のエッチング残りに起因する情報の書き込
み不良を抑止できる。
ンをそれぞれ注入する領域上では、前記開口部１７ａの
開口径を前記開口部１７ｂの開口径よりも小さくしてお
くことで、従来のような層間絶縁膜のエッチング用フォ
トレジストの細りが抑止でき、レジスト倒れ等を回避で
きる。また、単独のある素子に不純物イオンを注入する
領域上では、前記開口部１７ｂの開口径を前記開口部１
７ａの開口径よりも大きくしておくことで、従来のよう
な層間絶縁膜のエッチング残りに起因する情報の書き込
み不良を抑止できる。
【００４２】尚、本実施形態では、隣り合う各素子に不
純物イオンをそれぞれ注入する領域の一例として、フォ
トレジスト１７の４辺を取り囲む４箇所の素子領域にＲ
ＯＭ書き込みを行う場合について説明しているが、その
３辺または２辺が接する各素子領域にＲＯＭ書き込みを
行う場合についても同様にして行われる。
純物イオンをそれぞれ注入する領域の一例として、フォ
トレジスト１７の４辺を取り囲む４箇所の素子領域にＲ
ＯＭ書き込みを行う場合について説明しているが、その
３辺または２辺が接する各素子領域にＲＯＭ書き込みを
行う場合についても同様にして行われる。
【００４３】また、本実施形態では、前記フォトレジス
ト１７の素子領域に接する側の開口位置を（フォトレジ
スト１７から）後退させることで、その部分での開口部
の重なりに起因するフォトレジスト１７の細りを低減
し、フォトレジスト１７と接しない部分での開口量を従
来と同様に広くとることでエッチング残りによる書き込
み不良の発生を回避している。
ト１７の素子領域に接する側の開口位置を（フォトレジ
スト１７から）後退させることで、その部分での開口部
の重なりに起因するフォトレジスト１７の細りを低減
し、フォトレジスト１７と接しない部分での開口量を従
来と同様に広くとることでエッチング残りによる書き込
み不良の発生を回避している。
【００４４】以上の工程を経て、所望のプログラムの書
き込まれたマスクＲＯＭが完成する。
き込まれたマスクＲＯＭが完成する。
【００４５】ここで、本発明の技術思想は、より多層の
金属配線を形成する場合にも容易に適用可能である。
金属配線を形成する場合にも容易に適用可能である。
【００４６】また、前記工程３において、そのゲート電
極の形成は、ポリシリコン膜形成、ポリシリコン膜パタ
ーニング、シリサイド膜のポリシリコン膜上への選択的
形成としても良い。
極の形成は、ポリシリコン膜形成、ポリシリコン膜パタ
ーニング、シリサイド膜のポリシリコン膜上への選択的
形成としても良い。
【００４７】尚、上記実施形態では、Ｐ型半導体基板を
用いる場合を説明したが、Ｎ型半導体基板でもよく、半
導体基板上に形成されたウエルでも良い。
用いる場合を説明したが、Ｎ型半導体基板でもよく、半
導体基板上に形成されたウエルでも良い。
【００４８】また、上記実施形態において、しきい値電
圧を低くするデプレッション化イオン注入方式について
説明したが、しきい値を高くするイオン注入を行っても
プログラムの書き込みをすることができる。
圧を低くするデプレッション化イオン注入方式について
説明したが、しきい値を高くするイオン注入を行っても
プログラムの書き込みをすることができる。
【００４９】尚、前記工程３における金属配線の端部を
露出する工程で、プログラムを書き込む素子が隣接して
いる場合は、そのプログラムの書き込み領域内に存在す
る金属配線を全部露出させても良い。即ち、隣り合う各
素子領域上に位置した前記フォトレジスト１７を全部エ
ッチング除去してしまうことで、フォトレジストが細っ
て当該フォトレジストや層間絶縁膜が倒れるという不具
合の発生を回避するものであっても良い。
露出する工程で、プログラムを書き込む素子が隣接して
いる場合は、そのプログラムの書き込み領域内に存在す
る金属配線を全部露出させても良い。即ち、隣り合う各
素子領域上に位置した前記フォトレジスト１７を全部エ
ッチング除去してしまうことで、フォトレジストが細っ
て当該フォトレジストや層間絶縁膜が倒れるという不具
合の発生を回避するものであっても良い。
【００５０】更に、本発明の適用範囲はマスクＲＯＭ等
におけるプログラム書き込み方法に限定されるものでな
く、フォトレジストをマスクにして不純物イオンを注入
する工程を有する各種製品、またフォトレジスト及び金
属配線をマスクにして不純物イオンを注入する工程を有
する各種製品に適用できるものである。
におけるプログラム書き込み方法に限定されるものでな
く、フォトレジストをマスクにして不純物イオンを注入
する工程を有する各種製品、またフォトレジスト及び金
属配線をマスクにして不純物イオンを注入する工程を有
する各種製品に適用できるものである。
【００５１】
【発明の効果】本発明によれば、フォトレジストをマス
クにして、またはフォトレジストや金属配線をマスクに
して不純物イオンを注入する工程を有するプロセスにお
いて、フォトレジストの開口部を、単独位置にある素子
に情報を書き込む場合には大きい開口径を対応させ、隣
り合う各素子に情報を書き込む場合には小さい開口径を
対応させることで、単独位置にある素子領域では、従来
のような層間絶縁膜のエッチング不足に起因した情報の
書き込み不良を抑止でき、また隣り合う各素子領域で
は、従来のようなそれぞれのイオン注入領域が重なり合
った領域のフォトレジストが細り、当該フォトレジスト
をマスクにして層間絶縁膜をエッチングした場合の当該
フォトレジストや層間絶縁膜の倒れがなくなり、プロセ
ス的に安定した作業が可能になる。
クにして、またはフォトレジストや金属配線をマスクに
して不純物イオンを注入する工程を有するプロセスにお
いて、フォトレジストの開口部を、単独位置にある素子
に情報を書き込む場合には大きい開口径を対応させ、隣
り合う各素子に情報を書き込む場合には小さい開口径を
対応させることで、単独位置にある素子領域では、従来
のような層間絶縁膜のエッチング不足に起因した情報の
書き込み不良を抑止でき、また隣り合う各素子領域で
は、従来のようなそれぞれのイオン注入領域が重なり合
った領域のフォトレジストが細り、当該フォトレジスト
をマスクにして層間絶縁膜をエッチングした場合の当該
フォトレジストや層間絶縁膜の倒れがなくなり、プロセ
ス的に安定した作業が可能になる。
【図１】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図３】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図４】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図５】従来の半導体装置の問題点を説明するための断
面図である。
面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有吉 潤一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F083 CR02 GA27 JA35 JA36 JA39 JA53 PR06 PR07 PR36
Claims (6)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、当該ゲート電極に隣接するよう
に形成されたソース・ドレイン領域とを有し、フォトレ
ジストをマスクに前記基板表層に不純物イオンを注入す
る半導体装置の製造方法において、 ある素子に不純物イオンを注入する領域上と隣り合う各
素子に不純物イオンをそれぞれ注入する領域上とで異な
る開口径を持つ開口部を有するフォトレジストを用いて
不純物イオンを注入することを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、当該ゲート電極に隣接するよう
に形成されたソース・ドレイン領域と、前記ゲート電極
を被覆する層間絶縁膜を介して形成された金属配線とを
有し、前記金属配線上に形成したフォトレジストと当該
金属配線をマスクに前記基板表層に不純物イオンを注入
する半導体装置の製造方法において、 ある素子に不純物イオンを注入する領域上と隣り合う各
素子に不純物イオンをそれぞれ注入する領域上とで異な
る開口径を持つ開口部を有するフォトレジストを用いて
不純物イオンを注入することを特徴とする半導体装置の
製造方法。 - 【請求項３】 前記金属配線は多層配線構造で、フォト
レジストをマスクに層間絶縁膜を除去して最下層の金属
配線を露出させ、当該金属配線をマスクにして不純物イ
オンを注入することを特徴とする請求項１または請求項
２に記載の半導体装置の製造方法。 - 【請求項４】 前記不純物イオンを注入する工程が、マ
スクＲＯＭを構成する各素子に情報を書き込む工程であ
ることを特徴とする請求項１または請求項２に記載の半
導体装置の製造方法。 - 【請求項５】 半導体基板上に形成され、一方向に延在
する複数の素子分離膜と、 前記基板上にゲート絶縁膜を介して前記一方向と直交す
る方向に延在するゲート電極と、 前記ゲート電極に隣接するように形成されたソース・ド
レイン領域とを有し、 フォトレジストをマスクにして前記基板表層に不純物イ
オンを注入することで情報を書き込む半導体装置の製造
方法において、 ある素子に不純物イオンを注入する領域上と隣り合う各
素子に不純物イオンをそれぞれ注入する領域上とで異な
る開口径を持つ開口部を有するフォトレジストをマスク
にして情報を書き込むことを特徴とする半導体装置の製
造方法。 - 【請求項６】 半導体基板上に形成され、一方向に延在
する複数の素子分離膜と、 前記基板上にゲート絶縁膜を介して前記一方向と直交す
る方向に延在するゲート電極と、 前記ゲート電極に隣接するように形成されたソース・ド
レイン領域とを有し、 層間絶縁膜を介して前記素子分離膜の上方に形成され、
前記一方向に延在する金属配線をマスクにして前記基板
表層に不純物イオンを注入することで情報を書き込む半
導体装置の製造方法において、 ある素子に不純物イオンを注入する領域上と隣り合う各
素子に不純物イオンをそれぞれ注入する領域上とで異な
る開口径を持つ開口部を有するフォトレジストをマスク
にして情報を書き込むことを特徴とする半導体装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112352A JP2002313961A (ja) | 2001-04-11 | 2001-04-11 | 半導体装置の製造方法 |
| TW090131433A TW517391B (en) | 2001-03-08 | 2001-12-19 | Method for manufacturing semiconductor device |
| KR1020020011515A KR20020072195A (ko) | 2001-03-08 | 2002-03-05 | 반도체 장치 제조 방법 |
| US10/091,991 US6576518B1 (en) | 2001-03-08 | 2002-03-06 | Method of manufacturing a mask ROM semiconductor device |
| CNB021069727A CN1187803C (zh) | 2001-03-08 | 2002-03-08 | 半导体装置的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112352A JP2002313961A (ja) | 2001-04-11 | 2001-04-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313961A true JP2002313961A (ja) | 2002-10-25 |
Family
ID=18963788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001112352A Pending JP2002313961A (ja) | 2001-03-08 | 2001-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002313961A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259475A (ja) * | 1991-12-12 | 1993-10-08 | Intel Corp | メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法 |
| JPH11251459A (ja) * | 1998-02-27 | 1999-09-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-04-11 JP JP2001112352A patent/JP2002313961A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259475A (ja) * | 1991-12-12 | 1993-10-08 | Intel Corp | メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法 |
| JPH11251459A (ja) * | 1998-02-27 | 1999-09-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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