JP2003163215A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 犠牲サイドウォールプロセスにおいて、サイ
ドウォール部の膜厚のバラツキを抑制し、信頼性の高い
半導体装置を提供する。 【解決手段】 図２（ａ）に示す工程で、半導体基板１
にトレンチ分離からなる素子分離領域２を形成する。半
導体基板１上に、下から順にシリコン酸窒化膜からなる
ゲート絶縁膜３と、ポリシリコンからなる下部ゲート電
極４ａと、メタル積層膜からなる上部ゲート電極４ｂ
と、シリコン窒化膜からなるゲート保護層５とを備える
ゲート電極部６ａを形成する。このとき、半導体基板１
の上面を１０×１０μｍ2の領域に区切り、ゲート電極
部６ａが最も疎にレイアウトされる疎領域Ｄ２に対し
て、ゲート電極部６ａが最も密にレイアウトされる密領
域Ｄ１の表面積比が１．６倍以下になるように、疎領域
Ｄ２にゲート電極部６ａの形成と同時に、ゲート電極部
６ａと全く同じ構造のダミーゲート電極部６ｂを形成す
る。
ドウォール部の膜厚のバラツキを抑制し、信頼性の高い
半導体装置を提供する。 【解決手段】 図２（ａ）に示す工程で、半導体基板１
にトレンチ分離からなる素子分離領域２を形成する。半
導体基板１上に、下から順にシリコン酸窒化膜からなる
ゲート絶縁膜３と、ポリシリコンからなる下部ゲート電
極４ａと、メタル積層膜からなる上部ゲート電極４ｂ
と、シリコン窒化膜からなるゲート保護層５とを備える
ゲート電極部６ａを形成する。このとき、半導体基板１
の上面を１０×１０μｍ2の領域に区切り、ゲート電極
部６ａが最も疎にレイアウトされる疎領域Ｄ２に対し
て、ゲート電極部６ａが最も密にレイアウトされる密領
域Ｄ１の表面積比が１．６倍以下になるように、疎領域
Ｄ２にゲート電極部６ａの形成と同時に、ゲート電極部
６ａと全く同じ構造のダミーゲート電極部６ｂを形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、半導体装置の信頼性向上に
関する。
その製造方法に関し、特に、半導体装置の信頼性向上に
関する。
【０００２】
【従来の技術】近年、半導体装置の微細化に伴い、ゲー
ト電極同士の間の幅が狭くなってきている。これに対し
て、ゲート電極の薄膜化は、抵抗の上昇および遅延時間
の増大等を生じるので、非常に困難である。このため、
ゲート電極の薄膜化は進んでいない。この結果、ゲート
電極間のアスペクト比（本明細書中では、ゲート電極同
士の間の幅に対するゲート電極の高さの比をアスペクト
比と称する）が上昇し、通常の方法ではゲート電極同士
の間に、層間絶縁膜を埋め込むことが困難になってきて
いる。
ト電極同士の間の幅が狭くなってきている。これに対し
て、ゲート電極の薄膜化は、抵抗の上昇および遅延時間
の増大等を生じるので、非常に困難である。このため、
ゲート電極の薄膜化は進んでいない。この結果、ゲート
電極間のアスペクト比（本明細書中では、ゲート電極同
士の間の幅に対するゲート電極の高さの比をアスペクト
比と称する）が上昇し、通常の方法ではゲート電極同士
の間に、層間絶縁膜を埋め込むことが困難になってきて
いる。
【０００３】ゲート電極間の層間絶縁膜のコンタクトホ
ール形成領域にボイドが存在すると、ドライエッチング
によってコンタクトホールを形成する際に、コンタクト
ホールの底部に、ドライエッチングのデポ成分が付着し
てコンタクトの開口不良が発生する課題がある。
ール形成領域にボイドが存在すると、ドライエッチング
によってコンタクトホールを形成する際に、コンタクト
ホールの底部に、ドライエッチングのデポ成分が付着し
てコンタクトの開口不良が発生する課題がある。
【０００４】この課題を解決する一つの方法として、サ
イドウォールをソース・ドレイン注入後に取り除き、ゲ
ート電極間の幅を広げてからゲート電極間に層間絶縁膜
を埋め込む犠牲サイドウォールプロセスが提案されてい
る（第６１回応用物理学会、学術講演会No.2、P.781[5p
-ZE-3]）。
イドウォールをソース・ドレイン注入後に取り除き、ゲ
ート電極間の幅を広げてからゲート電極間に層間絶縁膜
を埋め込む犠牲サイドウォールプロセスが提案されてい
る（第６１回応用物理学会、学術講演会No.2、P.781[5p
-ZE-3]）。
【０００５】上述の犠牲サイドウォールプロセスを、図
１０および図１１を参照しながら以下に説明する。
１０および図１１を参照しながら以下に説明する。
【０００６】まず、図１０（ａ）に示す工程で、半導体
基板１にトレンチ分離からなる素子分離領域２を形成し
た後、基板上に、ゲート電極部６とを形成する。なお、
ゲート電極部６は、下から順に、シリコン酸窒化膜から
なるゲート絶縁膜３と、ポリシリコンからなる下部ゲー
ト電極４ａと、メタル積層膜からなる上部ゲート電極４
ｂと、シリコン窒化膜からなるゲート保護層５とから構
成されている。その後、ゲート電極部６をマスクとする
不純物イオンの注入によって、ＬＤＤ拡散領域あるいは
エクステンション拡散領域となる第１拡散領域７を形成
する。
基板１にトレンチ分離からなる素子分離領域２を形成し
た後、基板上に、ゲート電極部６とを形成する。なお、
ゲート電極部６は、下から順に、シリコン酸窒化膜から
なるゲート絶縁膜３と、ポリシリコンからなる下部ゲー
ト電極４ａと、メタル積層膜からなる上部ゲート電極４
ｂと、シリコン窒化膜からなるゲート保護層５とから構
成されている。その後、ゲート電極部６をマスクとする
不純物イオンの注入によって、ＬＤＤ拡散領域あるいは
エクステンション拡散領域となる第１拡散領域７を形成
する。
【０００７】次に、図１０（ｂ）に示す工程で、基板上
にＮＳＧ膜（不純物を含まないシリコン酸化膜）からな
る下地絶縁膜８と、シリコン窒化膜からなる保護絶縁膜
９と、ＢＰＳＧ膜からなるサイドウォール用絶縁膜１０
とを順次形成する。このとき、後に行なうウェットエッ
チング工程において、下地絶縁膜８および保護絶縁膜９
とサイドウォール用絶縁膜との選択比を十分に得るため
に、サイドウォール用絶縁膜１０の形成を、常圧ＣＶＤ
法や準常圧ＣＶＤ法によって行なう。
にＮＳＧ膜（不純物を含まないシリコン酸化膜）からな
る下地絶縁膜８と、シリコン窒化膜からなる保護絶縁膜
９と、ＢＰＳＧ膜からなるサイドウォール用絶縁膜１０
とを順次形成する。このとき、後に行なうウェットエッ
チング工程において、下地絶縁膜８および保護絶縁膜９
とサイドウォール用絶縁膜との選択比を十分に得るため
に、サイドウォール用絶縁膜１０の形成を、常圧ＣＶＤ
法や準常圧ＣＶＤ法によって行なう。
【０００８】次に、図１１（ａ）に示す工程で、異方性
ドライエッチングによって、サイドウォール用絶縁膜１
０、保護絶縁膜９、下地絶縁膜８を順次エッチングを行
なって、下地絶縁膜８ａ、保護絶縁膜９ａおよびサイド
ウォール用絶縁膜１０ａからなる積層構造のサイドウォ
ール部１１を形成する。続いて、ゲート電極部６、サイ
ドウォール部１１および素子分離領域２をマスクにし
て、不純物イオンの注入を行って、高濃度ソース・ドレ
イン領域となる第２拡散領域１２を形成する。
ドライエッチングによって、サイドウォール用絶縁膜１
０、保護絶縁膜９、下地絶縁膜８を順次エッチングを行
なって、下地絶縁膜８ａ、保護絶縁膜９ａおよびサイド
ウォール用絶縁膜１０ａからなる積層構造のサイドウォ
ール部１１を形成する。続いて、ゲート電極部６、サイ
ドウォール部１１および素子分離領域２をマスクにし
て、不純物イオンの注入を行って、高濃度ソース・ドレ
イン領域となる第２拡散領域１２を形成する。
【０００９】次に、図１１（ｂ）に示す工程で、サイド
ウォール部１１のうちのＢＰＳＧ膜からなるサイドウォ
ール用絶縁膜１０ａをウェットエッチングにより選択的
に除去して、下地絶縁膜８ａと保護絶縁膜９ａからなる
Ｌ字型サイドウォール部１１ａを形成し、ゲート電極部
６の側面上に形成されたＬ字型サイドウォール部１１ａ
の間隔を十分に拡大する。続いて、基板上に、ＣＶＤ法
によりＢＰＳＧ膜からなる層間絶縁膜１３を形成し、Ｌ
字型サイドウォール部１１ａの間に層間絶縁膜１３を埋
め込んだ後、ＣＭＰ法によって層間絶縁膜１３の表面の
平坦化を行なう。
ウォール部１１のうちのＢＰＳＧ膜からなるサイドウォ
ール用絶縁膜１０ａをウェットエッチングにより選択的
に除去して、下地絶縁膜８ａと保護絶縁膜９ａからなる
Ｌ字型サイドウォール部１１ａを形成し、ゲート電極部
６の側面上に形成されたＬ字型サイドウォール部１１ａ
の間隔を十分に拡大する。続いて、基板上に、ＣＶＤ法
によりＢＰＳＧ膜からなる層間絶縁膜１３を形成し、Ｌ
字型サイドウォール部１１ａの間に層間絶縁膜１３を埋
め込んだ後、ＣＭＰ法によって層間絶縁膜１３の表面の
平坦化を行なう。
【００１０】
【発明が解決しようとする課題】上記従来の方法では、
図１０（ａ）に示すように、半導体基板１上にゲート電
極部６が密に形成されている密領域Ｄ１と、ゲート電極
部６が疎に形成されている疎領域Ｄ２とが存在している
場合には、図１０（ｂ）に示す工程で常圧ＣＶＤ法およ
び準常圧ＣＶＤ法などによってサイドウォールとなるＢ
ＰＳＧ膜などのサイドウォール用絶縁膜１０を形成する
と、ゲート電極部６の疎領域Ｄ２ではサイドウォール用
絶縁膜１０が厚く形成され、ゲート電極部６の密領域Ｄ
１ではサイドウォール用絶縁膜１０が薄く形成される。
これは、常圧ＣＶＤや準常圧ＣＶＤでは供給律速で成膜
が進むので、サイドウォール用絶縁膜１０の堆積膜厚が
被堆積領域の表面積に依存するからである。
図１０（ａ）に示すように、半導体基板１上にゲート電
極部６が密に形成されている密領域Ｄ１と、ゲート電極
部６が疎に形成されている疎領域Ｄ２とが存在している
場合には、図１０（ｂ）に示す工程で常圧ＣＶＤ法およ
び準常圧ＣＶＤ法などによってサイドウォールとなるＢ
ＰＳＧ膜などのサイドウォール用絶縁膜１０を形成する
と、ゲート電極部６の疎領域Ｄ２ではサイドウォール用
絶縁膜１０が厚く形成され、ゲート電極部６の密領域Ｄ
１ではサイドウォール用絶縁膜１０が薄く形成される。
これは、常圧ＣＶＤや準常圧ＣＶＤでは供給律速で成膜
が進むので、サイドウォール用絶縁膜１０の堆積膜厚が
被堆積領域の表面積に依存するからである。
【００１１】従って、図１１（ａ）に示す工程で、異方
性ドライエッチングによってサイドウォール部１１を形
成した時に、ゲート電極部６の密領域Ｄ１に位置するサ
イドウォール部１１の幅ｄ１と、ゲート電極部６の疎領
域Ｄ２に位置するサイドウォール部１１の幅ｄ２との関
係は、ｄ１＜ｄ２となる。つまり、サイドウォール用絶
縁膜１０の堆積膜厚のバラツキがそのままサイドウォー
ル部１１の幅のバラツキとなる。
性ドライエッチングによってサイドウォール部１１を形
成した時に、ゲート電極部６の密領域Ｄ１に位置するサ
イドウォール部１１の幅ｄ１と、ゲート電極部６の疎領
域Ｄ２に位置するサイドウォール部１１の幅ｄ２との関
係は、ｄ１＜ｄ２となる。つまり、サイドウォール用絶
縁膜１０の堆積膜厚のバラツキがそのままサイドウォー
ル部１１の幅のバラツキとなる。
【００１２】ゲート電極部６の疎領域Ｄ２に位置するサ
イドウォール部１１の幅ｄ２が大きくなると、下地絶縁
膜８および保護絶縁膜９の残存部Ｒ２が、密領域Ｄ１に
位置する残存部Ｒ１に比べて大きくなる。従って、第２
拡散領域１２に到達するコンタクトホールを開口し、プ
ラグを埋め込む際に、プラグと第２拡散領域１２との接
触不良が起きやすい。つまり、得られる半導体装置の信
頼性が低くなるおそれがある。
イドウォール部１１の幅ｄ２が大きくなると、下地絶縁
膜８および保護絶縁膜９の残存部Ｒ２が、密領域Ｄ１に
位置する残存部Ｒ１に比べて大きくなる。従って、第２
拡散領域１２に到達するコンタクトホールを開口し、プ
ラグを埋め込む際に、プラグと第２拡散領域１２との接
触不良が起きやすい。つまり、得られる半導体装置の信
頼性が低くなるおそれがある。
【００１３】また、被堆積領域の表面積にサイドウォー
ル用絶縁膜１０の膜厚が依存するので、半導体装置の品
種毎にサイドウォール部１１の幅が異なることがある。
このため、同じデザインルールの品種であっても、同一
のトランジスタ性能が得られないおそれもある。
ル用絶縁膜１０の膜厚が依存するので、半導体装置の品
種毎にサイドウォール部１１の幅が異なることがある。
このため、同じデザインルールの品種であっても、同一
のトランジスタ性能が得られないおそれもある。
【００１４】本発明は、上記不具合を解決するためにな
されたものであり、信頼性の高い半導体装置を提供する
ことを目的とする。
されたものであり、信頼性の高い半導体装置を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
基板と、上記基板上に形成された少なくともゲート電極
を含む複数の第１の凸部と、上記半導体基板上に形成さ
れた複数の第２の凸部とを備え、上記基板の最上面と、
上記複数の第１および第２の凸部の側面および上面とに
よって構成される輪郭面の面積を、上記基板の単位面積
ごとに比較したときに、上記輪郭面の面積の最大値は、
最小値の１．６倍以下である。
基板と、上記基板上に形成された少なくともゲート電極
を含む複数の第１の凸部と、上記半導体基板上に形成さ
れた複数の第２の凸部とを備え、上記基板の最上面と、
上記複数の第１および第２の凸部の側面および上面とに
よって構成される輪郭面の面積を、上記基板の単位面積
ごとに比較したときに、上記輪郭面の面積の最大値は、
最小値の１．６倍以下である。
【００１６】犠牲サイドウォールプロセスでは、複数の
第１の凸部の側面上に形成されるサイドウォールの膜厚
は、基板の単位面積あたりの輪郭面の面積に依存して変
化する。本発明によれば、輪郭面の面積を、基板の単位
面積ごとに比較したときに、輪郭面の面積の最大値は、
最小値の１．６倍以下となっている。つまり、基板の単
位面積あたりの輪郭面の面積は、ほぼ均一となってい
る。従って、複数の第１の凸部の側面上に形成されたサ
イドウォールの膜厚は、複数の第１の凸部が密に形成さ
れた領域および疎に形成された領域のいずれの領域にお
いてもほぼ同じとなっている。つまり、サイドウォール
の幅のバラツキが抑制された半導体装置が得られる。
第１の凸部の側面上に形成されるサイドウォールの膜厚
は、基板の単位面積あたりの輪郭面の面積に依存して変
化する。本発明によれば、輪郭面の面積を、基板の単位
面積ごとに比較したときに、輪郭面の面積の最大値は、
最小値の１．６倍以下となっている。つまり、基板の単
位面積あたりの輪郭面の面積は、ほぼ均一となってい
る。従って、複数の第１の凸部の側面上に形成されたサ
イドウォールの膜厚は、複数の第１の凸部が密に形成さ
れた領域および疎に形成された領域のいずれの領域にお
いてもほぼ同じとなっている。つまり、サイドウォール
の幅のバラツキが抑制された半導体装置が得られる。
【００１７】上記複数の第１の凸部は、ゲート絶縁膜
と、上記ゲート絶縁膜上に形成されたゲート電極とから
なるゲート部と、上記ゲート部の側面上に形成されたサ
イドウォールとからなり、上記複数の第２の凸部は、ゲ
ート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート
電極とからなるゲート部と、上記ゲート部の側面上に形
成されたサイドウォールとからなるダミーゲート部であ
ってもよい。
と、上記ゲート絶縁膜上に形成されたゲート電極とから
なるゲート部と、上記ゲート部の側面上に形成されたサ
イドウォールとからなり、上記複数の第２の凸部は、ゲ
ート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート
電極とからなるゲート部と、上記ゲート部の側面上に形
成されたサイドウォールとからなるダミーゲート部であ
ってもよい。
【００１８】上記複数の第１の凸部は、ゲート絶縁膜
と、上記ゲート絶縁膜上に形成されたゲート電極とから
なるゲート部と、上記ゲート部の側面上に形成されたサ
イドウォールとからなり、上記複数の第２の凸部は、素
子分離部であってもよい。
と、上記ゲート絶縁膜上に形成されたゲート電極とから
なるゲート部と、上記ゲート部の側面上に形成されたサ
イドウォールとからなり、上記複数の第２の凸部は、素
子分離部であってもよい。
【００１９】本発明の半導体装置は、基板と、上記基板
上に形成された少なくともゲート電極を含む複数の第１
の凸部と、上記半導体基板上に形成された複数の第２の
凸部とを備え、上記複数の第１の凸部のそれぞれと、そ
れに隣り合う他の上記複数の第１の凸部または上記複数
の第２の凸部との間隔が、１０μｍ以内である。
上に形成された少なくともゲート電極を含む複数の第１
の凸部と、上記半導体基板上に形成された複数の第２の
凸部とを備え、上記複数の第１の凸部のそれぞれと、そ
れに隣り合う他の上記複数の第１の凸部または上記複数
の第２の凸部との間隔が、１０μｍ以内である。
【００２０】このことによって、複数の第１の凸部の側
面上に形成されるサイドウォールの膜厚は、ほぼ同じと
なる。つまり、サイドウォールの幅のバラツキが抑制さ
れた半導体装置が得られる。
面上に形成されるサイドウォールの膜厚は、ほぼ同じと
なる。つまり、サイドウォールの幅のバラツキが抑制さ
れた半導体装置が得られる。
【００２１】本発明の半導体装置は、基板と、上記基板
上に設けられ、ゲート絶縁膜、ゲート電極および不純物
拡散領域を有する複数のＭＩＳトランジスタと、上記基
板上に形成された複数の素子分離領域と、少なくとも上
記複数のＭＩＳトランジスタおよび上記複数の素子分離
領域の上方に設けられた層間絶縁膜と、上記層間絶縁膜
に貫通して設けられ、上記複数のＭＩＳトランジスタの
上記不純物拡散領域またはゲート電極に到達する複数の
接続孔と、上記層間絶縁膜に貫通して設けられ、上記複
数の素子分離領域に到達する複数のダミー接続孔と、上
記複数の接続孔および上記複数のダミー接続孔の側面上
に形成されたサイドウォールとを備えている。
上に設けられ、ゲート絶縁膜、ゲート電極および不純物
拡散領域を有する複数のＭＩＳトランジスタと、上記基
板上に形成された複数の素子分離領域と、少なくとも上
記複数のＭＩＳトランジスタおよび上記複数の素子分離
領域の上方に設けられた層間絶縁膜と、上記層間絶縁膜
に貫通して設けられ、上記複数のＭＩＳトランジスタの
上記不純物拡散領域またはゲート電極に到達する複数の
接続孔と、上記層間絶縁膜に貫通して設けられ、上記複
数の素子分離領域に到達する複数のダミー接続孔と、上
記複数の接続孔および上記複数のダミー接続孔の側面上
に形成されたサイドウォールとを備えている。
【００２２】接続孔の側面上に形成されるサイドウォー
ルの膜厚は、基板の単位面積あたりの、上記層間絶縁膜
の最上面と上記複数の接続孔およびダミー接続孔の側面
および底面とによって構成される輪郭面の面積に依存し
て変化する。本発明によれば、ダミー接続孔を設けるこ
とによって、基板の単位面積あたりの輪郭面の面積がほ
ぼ均一となるように調節することが可能である。従っ
て、サイドウォールの膜厚のバラツキが抑制された半導
体装置が得られる。
ルの膜厚は、基板の単位面積あたりの、上記層間絶縁膜
の最上面と上記複数の接続孔およびダミー接続孔の側面
および底面とによって構成される輪郭面の面積に依存し
て変化する。本発明によれば、ダミー接続孔を設けるこ
とによって、基板の単位面積あたりの輪郭面の面積がほ
ぼ均一となるように調節することが可能である。従っ
て、サイドウォールの膜厚のバラツキが抑制された半導
体装置が得られる。
【００２３】上記層間絶縁膜の最上面と、上記複数の接
続孔およびダミー接続孔の側面および底面とによって構
成される輪郭面の面積を、上記基板の単位面積ごとに比
較したときに、上記輪郭面の面積の最大値は、最小値の
１．６倍以下であることが好ましい。
続孔およびダミー接続孔の側面および底面とによって構
成される輪郭面の面積を、上記基板の単位面積ごとに比
較したときに、上記輪郭面の面積の最大値は、最小値の
１．６倍以下であることが好ましい。
【００２４】このことによって、基板の単位面積あたり
の輪郭面の面積は、ほぼ均一となっている。従って、複
数の第１の凸部の側面上に形成されたサイドウォールの
膜厚は、複数の接続孔が密に形成された領域および疎に
形成された領域のいずれの領域においてもほぼ同じとな
っている。つまり、サイドウォールの膜厚のバラツキが
抑制された半導体装置が得られる。
の輪郭面の面積は、ほぼ均一となっている。従って、複
数の第１の凸部の側面上に形成されたサイドウォールの
膜厚は、複数の接続孔が密に形成された領域および疎に
形成された領域のいずれの領域においてもほぼ同じとな
っている。つまり、サイドウォールの膜厚のバラツキが
抑制された半導体装置が得られる。
【００２５】本発明の半導体装置の製造方法は、基板を
用意する工程（ａ）と、上記基板上に、少なくともゲー
ト電極を含む複数の第１の凸部と、複数の第２の凸部と
を形成する工程（ｂ）と、上記複数の第１の凸部および
上記複数の第２の凸部をマスクとする不純物イオンの注
入を行なって不純物拡散領域を形成する工程（ｃ）と、
上記複数の第１の凸部および上記複数の第２の凸部の側
面上にサイドウォール用膜を形成した後、異方性エッチ
ングによりサイドウォールを形成する工程（ｄ）とを含
む半導体装置の製造方法であって、上記工程（ｂ）で
は、上記基板の最上面と、上記複数の第１および第２の
凸部の側面および上面とによって構成される輪郭面の面
積を、上記基板の単位面積ごとに比較したときに、上記
輪郭面の面積の最大値が最小値の１．６倍以下になるよ
うに、上記複数の第１の凸部と上記複数の第２の凸部と
を形成する。
用意する工程（ａ）と、上記基板上に、少なくともゲー
ト電極を含む複数の第１の凸部と、複数の第２の凸部と
を形成する工程（ｂ）と、上記複数の第１の凸部および
上記複数の第２の凸部をマスクとする不純物イオンの注
入を行なって不純物拡散領域を形成する工程（ｃ）と、
上記複数の第１の凸部および上記複数の第２の凸部の側
面上にサイドウォール用膜を形成した後、異方性エッチ
ングによりサイドウォールを形成する工程（ｄ）とを含
む半導体装置の製造方法であって、上記工程（ｂ）で
は、上記基板の最上面と、上記複数の第１および第２の
凸部の側面および上面とによって構成される輪郭面の面
積を、上記基板の単位面積ごとに比較したときに、上記
輪郭面の面積の最大値が最小値の１．６倍以下になるよ
うに、上記複数の第１の凸部と上記複数の第２の凸部と
を形成する。
【００２６】犠牲サイドウォールプロセスでは、複数の
第１の凸部の側面上に形成されるサイドウォールの膜厚
は、基板の単位面積あたりの輪郭面の面積に依存して変
化する。本発明の半導体装置の製造方法によれば、輪郭
面の面積を、基板の単位面積ごとに比較したときに、輪
郭面の面積の最大値は、最小値の１．６倍以下となる。
つまり、基板の単位面積あたりの輪郭面の面積は、ほぼ
均一となる。従って、複数の第１の凸部の側面上に形成
されたサイドウォールの膜厚は、複数の第１の凸部が密
に形成された領域および疎に形成された領域のいずれの
領域においてもほぼ同じとなる。つまり、サイドウォー
ルの幅のバラツキが抑制された半導体装置が得られる。
第１の凸部の側面上に形成されるサイドウォールの膜厚
は、基板の単位面積あたりの輪郭面の面積に依存して変
化する。本発明の半導体装置の製造方法によれば、輪郭
面の面積を、基板の単位面積ごとに比較したときに、輪
郭面の面積の最大値は、最小値の１．６倍以下となる。
つまり、基板の単位面積あたりの輪郭面の面積は、ほぼ
均一となる。従って、複数の第１の凸部の側面上に形成
されたサイドウォールの膜厚は、複数の第１の凸部が密
に形成された領域および疎に形成された領域のいずれの
領域においてもほぼ同じとなる。つまり、サイドウォー
ルの幅のバラツキが抑制された半導体装置が得られる。
【００２７】上記複数の第１の凸部は、ゲート絶縁膜
と、上記ゲート絶縁膜上に形成されたゲート電極とから
なるゲート部であり、上記複数の第２の凸部は、ゲート
絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極
とからなるダミーゲート部であってもよい。
と、上記ゲート絶縁膜上に形成されたゲート電極とから
なるゲート部であり、上記複数の第２の凸部は、ゲート
絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極
とからなるダミーゲート部であってもよい。
【００２８】上記複数の第１の凸部は、ゲート絶縁膜
と、上記ゲート絶縁膜上に形成されたゲート電極とから
なるゲート部であり、上記複数の第２の凸部は、素子分
離部であってもよい。
と、上記ゲート絶縁膜上に形成されたゲート電極とから
なるゲート部であり、上記複数の第２の凸部は、素子分
離部であってもよい。
【００２９】本発明の半導体装置の製造方法は、基板を
用意する工程（ａ）と、上記基板上に、少なくともゲー
ト電極を含む複数の第１の凸部と、複数の第２の凸部と
を形成する工程（ｂ）と、上記複数の第１の凸部および
上記複数の第２の凸部をマスクとする不純物イオンの注
入を行なって不純物拡散領域を形成する工程（ｃ）と、
上記複数の第１の凸部および上記複数の第２の凸部の側
面上にサイドウォール用膜を形成した後、異方性エッチ
ングによりサイドウォールを形成する工程（ｄ）とを含
む半導体装置の製造方法であって、上記工程（ｂ）で
は、上記複数の第１の凸部のそれぞれと、それに隣り合
う他の上記複数の第１の凸部または上記複数の第２の凸
部との間隔が１０μｍ以内となるように、上記複数の第
１の凸部と上記複数の第２の凸部とを形成する。
用意する工程（ａ）と、上記基板上に、少なくともゲー
ト電極を含む複数の第１の凸部と、複数の第２の凸部と
を形成する工程（ｂ）と、上記複数の第１の凸部および
上記複数の第２の凸部をマスクとする不純物イオンの注
入を行なって不純物拡散領域を形成する工程（ｃ）と、
上記複数の第１の凸部および上記複数の第２の凸部の側
面上にサイドウォール用膜を形成した後、異方性エッチ
ングによりサイドウォールを形成する工程（ｄ）とを含
む半導体装置の製造方法であって、上記工程（ｂ）で
は、上記複数の第１の凸部のそれぞれと、それに隣り合
う他の上記複数の第１の凸部または上記複数の第２の凸
部との間隔が１０μｍ以内となるように、上記複数の第
１の凸部と上記複数の第２の凸部とを形成する。
【００３０】本発明の半導体装置の製造方法によれば、
複数の第１の凸部の側面上に形成されるサイドウォール
の膜厚は、ほぼ同じとなる。つまり、サイドウォールの
幅のバラツキが抑制された半導体装置が得られる。
複数の第１の凸部の側面上に形成されるサイドウォール
の膜厚は、ほぼ同じとなる。つまり、サイドウォールの
幅のバラツキが抑制された半導体装置が得られる。
【００３１】本発明の半導体装置の製造方法は、基板を
用意する工程（ａ）と、上記基板上に、複数の素子分離
領域と、ゲート絶縁膜、ゲート電極および不純物拡散領
域を有する複数のＭＩＳトランジスタと、少なくとも上
記複数のＭＩＳトランジスタおよび上記複数の素子分離
領域の上方に設けられた層間絶縁膜とを形成する工程
（ｂ）と、上記層間絶縁膜を貫通して、上記不純物拡散
領域またはゲート電極に到達する接続孔と、上記層間絶
縁膜を貫通して、上記複数の素子分離領域に到達する複
数のダミー接続孔とを形成する工程（ｃ）と、基板上に
サイドウォール用膜を形成した後、異方性エッチングに
より、上記複数の接続孔および上記複数のダミー接続孔
の側面上にサイドウォールを形成する工程（ｄ）とを含
む半導体装置の製造方法であって、上記工程（ｃ）で
は、上記層間絶縁膜の最上面と、上記複数の接続孔およ
びダミー接続孔の側面および底面とによって構成される
輪郭面の面積を、上記基板の単位面積ごとに比較したと
きに、上記輪郭面の面積の最大値が最小値の１．６倍以
下になるように、上記複数の接続孔と上記複数のダミー
接続孔とを形成する。
用意する工程（ａ）と、上記基板上に、複数の素子分離
領域と、ゲート絶縁膜、ゲート電極および不純物拡散領
域を有する複数のＭＩＳトランジスタと、少なくとも上
記複数のＭＩＳトランジスタおよび上記複数の素子分離
領域の上方に設けられた層間絶縁膜とを形成する工程
（ｂ）と、上記層間絶縁膜を貫通して、上記不純物拡散
領域またはゲート電極に到達する接続孔と、上記層間絶
縁膜を貫通して、上記複数の素子分離領域に到達する複
数のダミー接続孔とを形成する工程（ｃ）と、基板上に
サイドウォール用膜を形成した後、異方性エッチングに
より、上記複数の接続孔および上記複数のダミー接続孔
の側面上にサイドウォールを形成する工程（ｄ）とを含
む半導体装置の製造方法であって、上記工程（ｃ）で
は、上記層間絶縁膜の最上面と、上記複数の接続孔およ
びダミー接続孔の側面および底面とによって構成される
輪郭面の面積を、上記基板の単位面積ごとに比較したと
きに、上記輪郭面の面積の最大値が最小値の１．６倍以
下になるように、上記複数の接続孔と上記複数のダミー
接続孔とを形成する。
【００３２】接続孔の側面上に形成されるサイドウォー
ルの膜厚は、基板の単位面積あたりの、上記層間絶縁膜
の最上面と上記複数の接続孔およびダミー接続孔の側面
および底面とによって構成される輪郭面の面積に依存し
て変化する。本発明の半導体装置の製造方法によれば、
ダミー接続孔を設けることによって、輪郭面の面積を、
基板の単位面積ごとに比較したときに、輪郭面の面積の
最大値は、最小値の１．６倍以下としている。つまり、
輪郭面の面積をほぼ均一化することができる。従って、
接続孔の側面上に形成されるサイドウォールの膜厚は、
複数の接続孔が密に形成された領域および疎に形成され
た領域のいずれの領域においてもほぼ同じとなる。つま
り、サイドウォールの膜厚のバラツキが抑制された半導
体装置が得られる。
ルの膜厚は、基板の単位面積あたりの、上記層間絶縁膜
の最上面と上記複数の接続孔およびダミー接続孔の側面
および底面とによって構成される輪郭面の面積に依存し
て変化する。本発明の半導体装置の製造方法によれば、
ダミー接続孔を設けることによって、輪郭面の面積を、
基板の単位面積ごとに比較したときに、輪郭面の面積の
最大値は、最小値の１．６倍以下としている。つまり、
輪郭面の面積をほぼ均一化することができる。従って、
接続孔の側面上に形成されるサイドウォールの膜厚は、
複数の接続孔が密に形成された領域および疎に形成され
た領域のいずれの領域においてもほぼ同じとなる。つま
り、サイドウォールの膜厚のバラツキが抑制された半導
体装置が得られる。
【００３３】
【発明の実施の形態】上述のように、従来の半導体装置
の製造方法では、半導体基板上にゲート電極が密にレイ
アウトされている密領域と、ゲート電極部が疎にレイア
ウトされている疎領域とが存在している場合、サイドウ
ォール部の幅にバラツキが生じる。
の製造方法では、半導体基板上にゲート電極が密にレイ
アウトされている密領域と、ゲート電極部が疎にレイア
ウトされている疎領域とが存在している場合、サイドウ
ォール部の幅にバラツキが生じる。
【００３４】そこで本発明者らは、サイドウォール部の
幅のバラツキの原因をサイドウォール用絶縁膜の形成に
用いるＣＶＤ法における反応ガスの供給律速によるもの
考え、サイドウォール用絶縁膜が堆積される基板の表面
積と、堆積されたサイドウォール用絶縁膜の膜厚との関
係を調査した。この結果を図１に示す。
幅のバラツキの原因をサイドウォール用絶縁膜の形成に
用いるＣＶＤ法における反応ガスの供給律速によるもの
考え、サイドウォール用絶縁膜が堆積される基板の表面
積と、堆積されたサイドウォール用絶縁膜の膜厚との関
係を調査した。この結果を図１に示す。
【００３５】図１は、サイドウォール用絶縁膜（ＢＰＳ
Ｇ膜）が堆積される基板上の被堆積領域の表面積と、ゲ
ート電極の側面上に堆積されたサイドウォール用絶縁膜
の膜厚との関係を表す図である。ここで表面積とは、サ
イドウォール用絶縁膜が形成される前に露出している基
板の上面（輪郭面）の面積を指し、ゲート電極の上面お
よび側面、素子分離領域の上面、半導体基板と素子分離
領域との段差側面などの面積も含む。
Ｇ膜）が堆積される基板上の被堆積領域の表面積と、ゲ
ート電極の側面上に堆積されたサイドウォール用絶縁膜
の膜厚との関係を表す図である。ここで表面積とは、サ
イドウォール用絶縁膜が形成される前に露出している基
板の上面（輪郭面）の面積を指し、ゲート電極の上面お
よび側面、素子分離領域の上面、半導体基板と素子分離
領域との段差側面などの面積も含む。
【００３６】図１の横軸は、半導体基板の上面を１０×
１０μｍ2の領域に区切ったときの、最疎領域（ゲート
電極が最も疎に形成された段差の少ない領域）の基板の
表面積に対する最密領域（ゲート電極が最も密に形成さ
れた段差の多い領域）の基板の表面積の比を示す。縦軸
は、疎領域におけるサイドウォール用絶縁膜の膜厚に対
する密領域のサイドウォール用絶縁膜の膜厚の比を示し
ている。
１０μｍ2の領域に区切ったときの、最疎領域（ゲート
電極が最も疎に形成された段差の少ない領域）の基板の
表面積に対する最密領域（ゲート電極が最も密に形成さ
れた段差の多い領域）の基板の表面積の比を示す。縦軸
は、疎領域におけるサイドウォール用絶縁膜の膜厚に対
する密領域のサイドウォール用絶縁膜の膜厚の比を示し
ている。
【００３７】図１に示す結果から、疎領域の単位面積当
たりの表面積に対する密領域の単位面積当たりの表面積
の比が１．６倍以下であれば、サイドウォール用絶縁膜
の膜厚のバラツキが低減されることがわかる。従って、
半導体基板の上面を１０×１０μｍ2の領域に区切り、
これら全ての領域の表面積を比較し、表面積の最大値が
最大値の１．６倍以下となるように、半導体基板上に凸
状の形状を有するゲート電極および素子分離領域などを
形成することによって、サイドウォールの膜厚のバラツ
キを抑制できる。以下の実施形態１および２は、この結
果に基づいて実施したものである。
たりの表面積に対する密領域の単位面積当たりの表面積
の比が１．６倍以下であれば、サイドウォール用絶縁膜
の膜厚のバラツキが低減されることがわかる。従って、
半導体基板の上面を１０×１０μｍ2の領域に区切り、
これら全ての領域の表面積を比較し、表面積の最大値が
最大値の１．６倍以下となるように、半導体基板上に凸
状の形状を有するゲート電極および素子分離領域などを
形成することによって、サイドウォールの膜厚のバラツ
キを抑制できる。以下の実施形態１および２は、この結
果に基づいて実施したものである。
【００３８】以下、図面を参照しながら本発明による実
施形態を説明する。簡単のため、各実施形態に共通する
構成要素は、同一の参照符号で示す。
施形態を説明する。簡単のため、各実施形態に共通する
構成要素は、同一の参照符号で示す。
【００３９】（実施形態１）図２（ａ）〜図４（ｂ）
は、本発明の実施形態１における半導体装置の製造工程
を示す工程断面図である。
は、本発明の実施形態１における半導体装置の製造工程
を示す工程断面図である。
【００４０】まず、図２（ａ）に示す工程で、半導体基
板１にトレンチ分離からなる素子分離領域２を形成す
る。次に、ＮＯ／Ｏ2雰囲気中で熱酸化を行って、半導
体基板１上に、ゲート絶縁膜となる厚みが約３ｎｍのシ
リコン酸窒化膜を形成する。次に、シリコン酸窒化膜の
上に厚みが約１００ｎｍのノンドープのポリシリコン膜
を堆積した後、ポリシリコン膜の所望の領域にリン
（Ｐ）又はボロン（Ｂ）を注入する。その後、８００℃
で３０分間の熱処理を行ない、リン又はボロンをポリシ
リコン膜中に均一に拡散させて、ポリシリコン膜をｐ型
化又はｎ型化する。次に、ポリシリコン膜上の自然酸化
膜を除去した後に、下から順にチタン（Ｔｉ）／窒化チ
タン（ＴｉＮ）／タングステン（Ｗ）（厚み：１０ｎｍ
（Ｔｉ）／２０ｎｍ（ＴｉＮ）／５０ｎｍ（Ｗ））から
なるメタル積層膜をスパッタ法により形成する。次に、
ＬＰ−ＣＶＤ法により、メタル積層膜上に厚みが約１２
０ｎｍのシリコン窒化膜を形成する。その後、フォトリ
ソグラフィーおよびドライエッチングによって、シリコ
ン窒化膜、メタル積層膜、ポリシリコン膜およびシリコ
ン酸窒化膜をパターニングを行なって、下から順にシリ
コン酸窒化膜からなるゲート絶縁膜３と、ポリシリコン
からなる下部ゲート電極４ａと、メタル積層膜からなる
上部ゲート電極４ｂと、シリコン窒化膜からなるゲート
保護層５とを形成する。以下、ゲート絶縁膜３と、下部
ゲート電極４ａと、上部ゲート電極４ｂと、ゲート保護
層５との積層構造部をゲート電極部６ａと称する。
板１にトレンチ分離からなる素子分離領域２を形成す
る。次に、ＮＯ／Ｏ2雰囲気中で熱酸化を行って、半導
体基板１上に、ゲート絶縁膜となる厚みが約３ｎｍのシ
リコン酸窒化膜を形成する。次に、シリコン酸窒化膜の
上に厚みが約１００ｎｍのノンドープのポリシリコン膜
を堆積した後、ポリシリコン膜の所望の領域にリン
（Ｐ）又はボロン（Ｂ）を注入する。その後、８００℃
で３０分間の熱処理を行ない、リン又はボロンをポリシ
リコン膜中に均一に拡散させて、ポリシリコン膜をｐ型
化又はｎ型化する。次に、ポリシリコン膜上の自然酸化
膜を除去した後に、下から順にチタン（Ｔｉ）／窒化チ
タン（ＴｉＮ）／タングステン（Ｗ）（厚み：１０ｎｍ
（Ｔｉ）／２０ｎｍ（ＴｉＮ）／５０ｎｍ（Ｗ））から
なるメタル積層膜をスパッタ法により形成する。次に、
ＬＰ−ＣＶＤ法により、メタル積層膜上に厚みが約１２
０ｎｍのシリコン窒化膜を形成する。その後、フォトリ
ソグラフィーおよびドライエッチングによって、シリコ
ン窒化膜、メタル積層膜、ポリシリコン膜およびシリコ
ン酸窒化膜をパターニングを行なって、下から順にシリ
コン酸窒化膜からなるゲート絶縁膜３と、ポリシリコン
からなる下部ゲート電極４ａと、メタル積層膜からなる
上部ゲート電極４ｂと、シリコン窒化膜からなるゲート
保護層５とを形成する。以下、ゲート絶縁膜３と、下部
ゲート電極４ａと、上部ゲート電極４ｂと、ゲート保護
層５との積層構造部をゲート電極部６ａと称する。
【００４１】特に本実施形態では、図２（ａ）に示す工
程で、半導体基板１の上面を１０×１０μｍ2の領域に
区切り、ゲート電極部６ａが最も疎にレイアウトされる
疎領域Ｄ２に対して、ゲート電極部６ａが最も密にレイ
アウトされる密領域Ｄ１の表面積比が１．６倍以下にな
るように、疎領域Ｄ２にゲート電極部６ａの形成と同時
に、ゲート電極部６ａと全く同じ構造のダミーゲート電
極部６ｂを形成する。
程で、半導体基板１の上面を１０×１０μｍ2の領域に
区切り、ゲート電極部６ａが最も疎にレイアウトされる
疎領域Ｄ２に対して、ゲート電極部６ａが最も密にレイ
アウトされる密領域Ｄ１の表面積比が１．６倍以下にな
るように、疎領域Ｄ２にゲート電極部６ａの形成と同時
に、ゲート電極部６ａと全く同じ構造のダミーゲート電
極部６ｂを形成する。
【００４２】次に、図２（ｂ）に示す工程で、ゲート電
極部６ａおよび素子分離領域２をマスクとする不純物イ
オンの注入を行なって、ＬＤＤ拡散領域あるいはエクス
テンション拡散領域となる第１拡散領域７を形成する。
極部６ａおよび素子分離領域２をマスクとする不純物イ
オンの注入を行なって、ＬＤＤ拡散領域あるいはエクス
テンション拡散領域となる第１拡散領域７を形成する。
【００４３】次に、図３（ａ）に示す工程で、基板上に
ＣＶＤ法によって、厚み約２０ｎｍのＮＳＧ膜（不純物
を含まないシリコン酸化膜）からなる下地絶縁膜８と、
厚み約２０ｎｍのシリコン窒化膜からなる保護絶縁膜９
と、厚み約１００ｎｍのＢＰＳＧ膜からなるサイドウォ
ール用絶縁膜１０とを順次形成する。
ＣＶＤ法によって、厚み約２０ｎｍのＮＳＧ膜（不純物
を含まないシリコン酸化膜）からなる下地絶縁膜８と、
厚み約２０ｎｍのシリコン窒化膜からなる保護絶縁膜９
と、厚み約１００ｎｍのＢＰＳＧ膜からなるサイドウォ
ール用絶縁膜１０とを順次形成する。
【００４４】次に、図３（ｂ）に示す工程で、異方性ド
ライエッチングによって、サイドウォール用絶縁膜１
０、保護絶縁膜９、下地絶縁膜８を順次エッチングを行
なって、下地絶縁膜８ａ、保護絶縁膜９ａ及びサイドウ
ォール用絶縁膜１０ａからなる積層構造のサイドウォー
ル部１１を形成する。その後、ゲート電極部６ａ、サイ
ドウォール部１１および素子分離領域２をマスクにし
て、不純物イオンの注入を行って、高濃度ソース・ドレ
イン領域となる第２拡散領域１２を形成する。
ライエッチングによって、サイドウォール用絶縁膜１
０、保護絶縁膜９、下地絶縁膜８を順次エッチングを行
なって、下地絶縁膜８ａ、保護絶縁膜９ａ及びサイドウ
ォール用絶縁膜１０ａからなる積層構造のサイドウォー
ル部１１を形成する。その後、ゲート電極部６ａ、サイ
ドウォール部１１および素子分離領域２をマスクにし
て、不純物イオンの注入を行って、高濃度ソース・ドレ
イン領域となる第２拡散領域１２を形成する。
【００４５】次に、図４（ａ）に示す工程で、サイドウ
ォール部１１のうちのＢＰＳＧ膜からなるサイドウォー
ル用絶縁膜１０ａをウェットエッチングにより選択的に
除去して、下地絶縁膜８ａと保護絶縁膜９ａからなるＬ
字型サイドウォール部１１ａを形成する。
ォール部１１のうちのＢＰＳＧ膜からなるサイドウォー
ル用絶縁膜１０ａをウェットエッチングにより選択的に
除去して、下地絶縁膜８ａと保護絶縁膜９ａからなるＬ
字型サイドウォール部１１ａを形成する。
【００４６】次に、図４（ｂ）に示す工程で、基板上
に、ＣＶＤ法によりＢＰＳＧ膜からなる層間絶縁膜１３
を形成した後、ＣＭＰ法によって層間絶縁膜１３の表面
の平坦化を行なう。このとき、第２拡散領域１２を形成
するためのマスクとして用いたサイドウォール用絶縁膜
１０ａが除去されているので、ゲート電極部６ａとゲー
ト電極部６ａとの間隔、あるいは、ゲート電極部６ａと
ダミーゲート電極部６ｂとの間隔は拡がっている。この
ため、ゲート電極部６ａとゲート電極部６ａとの間、あ
るいはゲート電極部６ａとダミーゲート電極部６ｂとの
間に、層間絶縁膜１３をボイドを生じることなく完全に
埋め込むことができる。
に、ＣＶＤ法によりＢＰＳＧ膜からなる層間絶縁膜１３
を形成した後、ＣＭＰ法によって層間絶縁膜１３の表面
の平坦化を行なう。このとき、第２拡散領域１２を形成
するためのマスクとして用いたサイドウォール用絶縁膜
１０ａが除去されているので、ゲート電極部６ａとゲー
ト電極部６ａとの間隔、あるいは、ゲート電極部６ａと
ダミーゲート電極部６ｂとの間隔は拡がっている。この
ため、ゲート電極部６ａとゲート電極部６ａとの間、あ
るいはゲート電極部６ａとダミーゲート電極部６ｂとの
間に、層間絶縁膜１３をボイドを生じることなく完全に
埋め込むことができる。
【００４７】本実施形態の半導体装置の製造方法によれ
ば、図２（ａ）に示す工程で、半導体基板１の上面を１
０×１０μｍ2の領域に区切り、ゲート電極部６ａの密
度が最小となる疎領域Ｄ２に対して、ゲート電極部６ａ
の密度が最大となる密領域Ｄ１の表面積比が１．６倍以
下になるように、疎領域Ｄ２にダミーゲート電極部６ｂ
を形成している。
ば、図２（ａ）に示す工程で、半導体基板１の上面を１
０×１０μｍ2の領域に区切り、ゲート電極部６ａの密
度が最小となる疎領域Ｄ２に対して、ゲート電極部６ａ
の密度が最大となる密領域Ｄ１の表面積比が１．６倍以
下になるように、疎領域Ｄ２にダミーゲート電極部６ｂ
を形成している。
【００４８】このことによって、ＣＶＤ法によって形成
する下地絶縁膜８、保護絶縁膜９およびサイドウォール
用絶縁膜１０を形成したときに、密領域Ｄ１のゲート電
極部６ａと疎領域Ｄ２のゲート電極部６ａの側面上に、
ほぼ同じ膜厚でサイドウォール用絶縁膜１０を形成する
ことができる。従って、異方性ドライエッチングによっ
て形成されるサイドウォール部１１は、密領域Ｄ１およ
び疎領域Ｄ２のいずれの領域においても、ほぼ同じ幅で
形成することができる。つまり、サイドウォール部１１
の幅のバラツキを抑制することができる。
する下地絶縁膜８、保護絶縁膜９およびサイドウォール
用絶縁膜１０を形成したときに、密領域Ｄ１のゲート電
極部６ａと疎領域Ｄ２のゲート電極部６ａの側面上に、
ほぼ同じ膜厚でサイドウォール用絶縁膜１０を形成する
ことができる。従って、異方性ドライエッチングによっ
て形成されるサイドウォール部１１は、密領域Ｄ１およ
び疎領域Ｄ２のいずれの領域においても、ほぼ同じ幅で
形成することができる。つまり、サイドウォール部１１
の幅のバラツキを抑制することができる。
【００４９】なお、本実施形態では、半導体基板１の上
面を１０×１０μｍ2の領域に区切っているが、これに
限定されない。半導体基板１の上面を１０×１０μｍ2
〜２０×２０μｍ2の範囲内の領域で区切れば、疎領域
Ｄ２に対する密領域Ｄ１の表面積が１．６倍以下になる
ように、疎領域Ｄ２にダミーゲート電極部６ｂを形成す
ることによって、サイドウォール部１１の幅のバラツキ
を抑制することができる。
面を１０×１０μｍ2の領域に区切っているが、これに
限定されない。半導体基板１の上面を１０×１０μｍ2
〜２０×２０μｍ2の範囲内の領域で区切れば、疎領域
Ｄ２に対する密領域Ｄ１の表面積が１．６倍以下になる
ように、疎領域Ｄ２にダミーゲート電極部６ｂを形成す
ることによって、サイドウォール部１１の幅のバラツキ
を抑制することができる。
【００５０】（実施形態２）図５（ａ）および図５
（ｂ）は、本発明の実施形態２における半導体装置の製
造工程を示す断面図である。
（ｂ）は、本発明の実施形態２における半導体装置の製
造工程を示す断面図である。
【００５１】まず、図５（ａ）に示す工程で、半導体基
板１にトレンチ分離からなる素子分離領域２および凸状
素子分離部１５を形成する。続いて、下から順にシリコ
ン酸窒化膜からなるゲート絶縁膜３と、ポリシリコンか
らなる下部ゲート電極４ａと、メタル積層膜からなる上
部ゲート電極４ｂと、シリコン窒化膜からなるゲート保
護層５とを備えるゲート電極部６ａを形成する。
板１にトレンチ分離からなる素子分離領域２および凸状
素子分離部１５を形成する。続いて、下から順にシリコ
ン酸窒化膜からなるゲート絶縁膜３と、ポリシリコンか
らなる下部ゲート電極４ａと、メタル積層膜からなる上
部ゲート電極４ｂと、シリコン窒化膜からなるゲート保
護層５とを備えるゲート電極部６ａを形成する。
【００５２】特に本実施形態では、図５（ａ）に示す工
程で、半導体基板１の上面を１０×１０μｍ2の領域に
区切り、ゲート電極部６ａが最も疎にレイアウトされる
疎領域Ｄ２に対して、ゲート電極部６ａが最も密にレイ
アウトされる密領域Ｄ１の表面積比が１．６倍以下にな
るように、半導体基板１の表面からの高さが素子分離領
域２よりも高い凸状素子分離部１５を疎領域Ｄ２に形成
する。
程で、半導体基板１の上面を１０×１０μｍ2の領域に
区切り、ゲート電極部６ａが最も疎にレイアウトされる
疎領域Ｄ２に対して、ゲート電極部６ａが最も密にレイ
アウトされる密領域Ｄ１の表面積比が１．６倍以下にな
るように、半導体基板１の表面からの高さが素子分離領
域２よりも高い凸状素子分離部１５を疎領域Ｄ２に形成
する。
【００５３】次に、図５（ｂ）に示す工程で、上記実施
形態１の図２（ｂ）、図３（ａ）および図３（ｂ）に示
す工程と同様に、ＬＤＤ拡散領域あるいはエクステンシ
ョン拡散領域となる第１拡散領域７を形成した後、基板
上にＣＶＤ法によって、下地絶縁膜（不図示）と、保護
絶縁膜（不図示）と、サイドウォール用絶縁膜（不図
示）とを順次形成する。次いで、異方性ドライエッチン
グによって、サイドウォール用絶縁膜、保護絶縁膜、下
地絶縁膜を順次エッチングして、下地絶縁膜８ａ、保護
絶縁膜９ａおよびサイドウォール用絶縁膜１０ａからな
るサイドウォール部１１を形成する。その後、ゲート電
極部６ａ、サイドウォール部１１、素子分離領域２およ
び凸状素子分離部１５をマスクとして、不純物イオンの
注入を行って、高濃度ソース・ドレイン領域となる第２
拡散領域１２を形成する。
形態１の図２（ｂ）、図３（ａ）および図３（ｂ）に示
す工程と同様に、ＬＤＤ拡散領域あるいはエクステンシ
ョン拡散領域となる第１拡散領域７を形成した後、基板
上にＣＶＤ法によって、下地絶縁膜（不図示）と、保護
絶縁膜（不図示）と、サイドウォール用絶縁膜（不図
示）とを順次形成する。次いで、異方性ドライエッチン
グによって、サイドウォール用絶縁膜、保護絶縁膜、下
地絶縁膜を順次エッチングして、下地絶縁膜８ａ、保護
絶縁膜９ａおよびサイドウォール用絶縁膜１０ａからな
るサイドウォール部１１を形成する。その後、ゲート電
極部６ａ、サイドウォール部１１、素子分離領域２およ
び凸状素子分離部１５をマスクとして、不純物イオンの
注入を行って、高濃度ソース・ドレイン領域となる第２
拡散領域１２を形成する。
【００５４】次に、上記実施形態１の図４（ａ）に示す
工程と同様に、サイドウォール部１１のうちのサイドウ
ォール用絶縁膜１０ａをウェットエッチングにより選択
的に除去して、下地絶縁膜８ａと保護絶縁膜９ａからな
るＬ字型サイドウォールを形成する。
工程と同様に、サイドウォール部１１のうちのサイドウ
ォール用絶縁膜１０ａをウェットエッチングにより選択
的に除去して、下地絶縁膜８ａと保護絶縁膜９ａからな
るＬ字型サイドウォールを形成する。
【００５５】続いて、上記実施形態１の図４（ｂ）に示
す工程と同様に、基板上に、ＣＶＤ法によりＢＰＳＧ膜
からなる層間絶縁膜を形成した後、ＣＭＰ法によって層
間絶縁膜の表面の平坦化を行なう。
す工程と同様に、基板上に、ＣＶＤ法によりＢＰＳＧ膜
からなる層間絶縁膜を形成した後、ＣＭＰ法によって層
間絶縁膜の表面の平坦化を行なう。
【００５６】本実施形態によれば、図５（ａ）に示す工
程で、半導体基板１の上面を１０×１０μｍ2の領域に
区切り、ゲート電極部６ａの密度が最小となる疎領域Ｄ
２に対して、ゲート電極部６ａの密度が最大となる密領
域Ｄ１の表面積比が１．６倍以下になるように、半導体
基板１の表面からの高さが素子分離領域２よりも高い凸
状素子分離部１５を疎領域Ｄ２に形成している。
程で、半導体基板１の上面を１０×１０μｍ2の領域に
区切り、ゲート電極部６ａの密度が最小となる疎領域Ｄ
２に対して、ゲート電極部６ａの密度が最大となる密領
域Ｄ１の表面積比が１．６倍以下になるように、半導体
基板１の表面からの高さが素子分離領域２よりも高い凸
状素子分離部１５を疎領域Ｄ２に形成している。
【００５７】このことによって、異方性ドライエッチン
グによって形成されるサイドウォール部１１は、密領域
Ｄ１および疎領域Ｄ２ともに、ほぼ同じ膜厚のサイドウ
ォール用絶縁膜１０ａを形成することができる。つま
り、サイドウォール部１１の幅のバラツキを抑制するこ
とができる。
グによって形成されるサイドウォール部１１は、密領域
Ｄ１および疎領域Ｄ２ともに、ほぼ同じ膜厚のサイドウ
ォール用絶縁膜１０ａを形成することができる。つま
り、サイドウォール部１１の幅のバラツキを抑制するこ
とができる。
【００５８】（実施形態３）図６（ａ）および図６
（ｂ）は、従来の犠牲サイドウォールプロセスを用いた
半導体装置の製造方法を示す図である。
（ｂ）は、従来の犠牲サイドウォールプロセスを用いた
半導体装置の製造方法を示す図である。
【００５９】従来の犠牲サイドウォールプロセスでは、
図６（ａ）に示すように、半導体基板上にゲート電極部
６ａが最も密にレイアウトされた密領域Ｄ１と、ゲート
電極部６ａが全く形成されていない疎領域Ｄ２とが存在
する場合がある。このような場合、密領域Ｄ１の端のゲ
ート電極部６ａ（すなわち、疎領域Ｄ２に隣接するゲー
ト電極部６ａ）は、図６（ｂ）に示すように、サイドウ
ォール部１１の幅が大きくなりやすい。これは、図６
（ａ）または図６（ｂ）に示すように、半導体基板１上
の密領域Ｄ１から疎領域Ｄ２に亘る領域Ｄ２’を想定し
た場合、領域Ｄ２’の表面積が密領域Ｄ１に比べて非常
に小さいからである。
図６（ａ）に示すように、半導体基板上にゲート電極部
６ａが最も密にレイアウトされた密領域Ｄ１と、ゲート
電極部６ａが全く形成されていない疎領域Ｄ２とが存在
する場合がある。このような場合、密領域Ｄ１の端のゲ
ート電極部６ａ（すなわち、疎領域Ｄ２に隣接するゲー
ト電極部６ａ）は、図６（ｂ）に示すように、サイドウ
ォール部１１の幅が大きくなりやすい。これは、図６
（ａ）または図６（ｂ）に示すように、半導体基板１上
の密領域Ｄ１から疎領域Ｄ２に亘る領域Ｄ２’を想定し
た場合、領域Ｄ２’の表面積が密領域Ｄ１に比べて非常
に小さいからである。
【００６０】そこで本実施形態では、疎領域Ｄ２にダミ
ーゲート電極部６ｂを設けることによって、サイドウォ
ール部１１の幅のバラツキを低減する。具体的には、以
下に図７を参照しながら説明する。図７（ａ）および図
７（ｂ）は、本実施形態における半導体装置の製造方法
を示す工程断面図である。
ーゲート電極部６ｂを設けることによって、サイドウォ
ール部１１の幅のバラツキを低減する。具体的には、以
下に図７を参照しながら説明する。図７（ａ）および図
７（ｂ）は、本実施形態における半導体装置の製造方法
を示す工程断面図である。
【００６１】まず、図７（ａ）に示す工程で、半導体基
板１にトレンチ分離からなる素子分離領域（不図示）を
形成する。次いで、上記実施形態１と同様に、下から順
にシリコン酸窒化膜からなるゲート絶縁膜３と、ポリシ
リコンからなる下部ゲート電極４ａと、メタル積層膜か
らなる上部ゲート電極４ｂと、シリコン窒化膜からなる
ゲート保護層５とを備えるゲート電極部６ａを形成す
る。このとき、ゲート電極部６ａの形成と同時に、ゲー
ト電極部６ａが密にレイアウトされている密領域Ｄ１の
端から一定距離（本実施形態では１０μｍ）の領域Ｄ３
に、ゲート電極部６ａと全く同じ構造のダミーゲート電
極部６ｂを形成する。
板１にトレンチ分離からなる素子分離領域（不図示）を
形成する。次いで、上記実施形態１と同様に、下から順
にシリコン酸窒化膜からなるゲート絶縁膜３と、ポリシ
リコンからなる下部ゲート電極４ａと、メタル積層膜か
らなる上部ゲート電極４ｂと、シリコン窒化膜からなる
ゲート保護層５とを備えるゲート電極部６ａを形成す
る。このとき、ゲート電極部６ａの形成と同時に、ゲー
ト電極部６ａが密にレイアウトされている密領域Ｄ１の
端から一定距離（本実施形態では１０μｍ）の領域Ｄ３
に、ゲート電極部６ａと全く同じ構造のダミーゲート電
極部６ｂを形成する。
【００６２】次に、上記実施形態１における図２（ｂ）
〜図３（ａ）に示す工程と同様に、ＬＤＤ拡散領域ある
いはエクステンション拡散領域となる第１拡散領域（不
図示）を形成した後、基板上にＣＶＤ法によって、下地
絶縁膜（不図示）と保護絶縁膜（不図示）とサイドウォ
ール用絶縁膜（不図示）とを順次形成する。
〜図３（ａ）に示す工程と同様に、ＬＤＤ拡散領域ある
いはエクステンション拡散領域となる第１拡散領域（不
図示）を形成した後、基板上にＣＶＤ法によって、下地
絶縁膜（不図示）と保護絶縁膜（不図示）とサイドウォ
ール用絶縁膜（不図示）とを順次形成する。
【００６３】次に、図７（ｂ）に示す工程で、異方性ド
ライエッチングによって、サイドウォール用絶縁膜、保
護絶縁膜、下地絶縁膜を順次エッチングして、下地絶縁
膜８ａ、保護絶縁膜９ａおよびサイドウォール用絶縁膜
１０ａからなる積層構造のサイドウォール部１１を形成
する。その後、ゲート電極部６ａ、サイドウォール部１
１、素子分離領域２および凸状素子分離部１５をマスク
として、不純物イオンの注入を行って、高濃度ソース・
ドレイン領域となる第２拡散領域（不図示）を形成す
る。
ライエッチングによって、サイドウォール用絶縁膜、保
護絶縁膜、下地絶縁膜を順次エッチングして、下地絶縁
膜８ａ、保護絶縁膜９ａおよびサイドウォール用絶縁膜
１０ａからなる積層構造のサイドウォール部１１を形成
する。その後、ゲート電極部６ａ、サイドウォール部１
１、素子分離領域２および凸状素子分離部１５をマスク
として、不純物イオンの注入を行って、高濃度ソース・
ドレイン領域となる第２拡散領域（不図示）を形成す
る。
【００６４】次に、上記実施形態１の図４（ａ）に示す
工程と同様に、サイドウォール部１１のうちのサイドウ
ォール用絶縁膜１０ａをウェットエッチングにより選択
的に除去して、下地絶縁膜８ａと保護絶縁膜９ａからな
るＬ字型サイドウォールを形成する。
工程と同様に、サイドウォール部１１のうちのサイドウ
ォール用絶縁膜１０ａをウェットエッチングにより選択
的に除去して、下地絶縁膜８ａと保護絶縁膜９ａからな
るＬ字型サイドウォールを形成する。
【００６５】続いて、上記実施形態１の図４（ｂ）に示
す工程と同様に、基板上に、ＣＶＤ法によりＢＰＳＧ膜
からなる層間絶縁膜を形成した後、ＣＭＰ法によって層
間絶縁膜の表面の平坦化を行なう。
す工程と同様に、基板上に、ＣＶＤ法によりＢＰＳＧ膜
からなる層間絶縁膜を形成した後、ＣＭＰ法によって層
間絶縁膜の表面の平坦化を行なう。
【００６６】図８は、ゲート電極部６ａが最も密にレイ
アウトされた密領域Ｄ１の端から、領域Ｄ３に設けられ
たダミーゲート電極部６ｂまでの距離と、密領域Ｄ１の
端に位置するゲート電極部６ａの側面上に形成されたサ
イドウォール部１１の幅に対する、密領域Ｄ１の中心付
近に位置するゲート電極部６ａの側面上に形成されたサ
イドウォール部１１の幅の比との関係を表す図である。
アウトされた密領域Ｄ１の端から、領域Ｄ３に設けられ
たダミーゲート電極部６ｂまでの距離と、密領域Ｄ１の
端に位置するゲート電極部６ａの側面上に形成されたサ
イドウォール部１１の幅に対する、密領域Ｄ１の中心付
近に位置するゲート電極部６ａの側面上に形成されたサ
イドウォール部１１の幅の比との関係を表す図である。
【００６７】この結果から、密領域Ｄ１の端から１０μ
ｍ以内にダミーゲート電極部６ｂを設ければ、サイドウ
ォール部１１の幅のバラツキを低減できることがわか
る。従って、図７（ａ）に示す工程では、各ゲート電極
部６ａと、それに隣り合う他のゲート電極部６ａまたは
ダミーゲート電極部６ｂとの間隔が１０μｍ以内となる
ように、ゲート電極部６ａとダミーゲート電極部６ｂと
を形成することが好ましい。このことによって、サイド
ウォール用絶縁膜１０ａの膜厚のバラツキを低減するこ
とできる。
ｍ以内にダミーゲート電極部６ｂを設ければ、サイドウ
ォール部１１の幅のバラツキを低減できることがわか
る。従って、図７（ａ）に示す工程では、各ゲート電極
部６ａと、それに隣り合う他のゲート電極部６ａまたは
ダミーゲート電極部６ｂとの間隔が１０μｍ以内となる
ように、ゲート電極部６ａとダミーゲート電極部６ｂと
を形成することが好ましい。このことによって、サイド
ウォール用絶縁膜１０ａの膜厚のバラツキを低減するこ
とできる。
【００６８】（実施形態４）従来の半導体装置の製造方
法では、不純物拡散領域またはゲート電極と上層配線と
を接続するための接続孔を形成する際に、接続孔の位置
合わせのマージンを拡大するために、接続孔内にサイド
ウォールを形成することがある。しかしながら、接続孔
が密にレイアウトされている密領域と、疎にレイアウト
されている疎領域とが存在している場合、サイドウォー
ルの膜厚にバラツキが生じる。このため、接続孔の位置
合わせのマージンが低減され、接続孔を埋めるプラグを
形成したときに短絡不良が発生するおそれがある。
法では、不純物拡散領域またはゲート電極と上層配線と
を接続するための接続孔を形成する際に、接続孔の位置
合わせのマージンを拡大するために、接続孔内にサイド
ウォールを形成することがある。しかしながら、接続孔
が密にレイアウトされている密領域と、疎にレイアウト
されている疎領域とが存在している場合、サイドウォー
ルの膜厚にバラツキが生じる。このため、接続孔の位置
合わせのマージンが低減され、接続孔を埋めるプラグを
形成したときに短絡不良が発生するおそれがある。
【００６９】このように、堆積される膜の膜厚のバラツ
キの発生は、凹凸状の表面を備える領域にＣＶＤ法によ
って膜を堆積する全ての場合に起こり得る。また、膜が
堆積される領域の表面積と、堆積された膜の膜厚との関
係は、図１に示す結果にほぼ等しい。
キの発生は、凹凸状の表面を備える領域にＣＶＤ法によ
って膜を堆積する全ての場合に起こり得る。また、膜が
堆積される領域の表面積と、堆積された膜の膜厚との関
係は、図１に示す結果にほぼ等しい。
【００７０】一方、上記実施形態１および２の半導体装
置の製造方法では、凸状の部材（ゲート電極部、ダミー
ゲート電極部および凸状素子分離部）を半導体基板上に
形成することによって、サイドウォール用絶縁膜が堆積
される領域の表面積をコントロールし、ゲート電極部の
側面上に形成されるサイドウォールの膜厚のバラツキを
防止している。
置の製造方法では、凸状の部材（ゲート電極部、ダミー
ゲート電極部および凸状素子分離部）を半導体基板上に
形成することによって、サイドウォール用絶縁膜が堆積
される領域の表面積をコントロールし、ゲート電極部の
側面上に形成されるサイドウォールの膜厚のバラツキを
防止している。
【００７１】つまり、堆積される膜の膜厚のバラツキを
防止するために、凹凸状の表面を形成することによって
表面積をコントロールする方法は、凹凸状の表面を備え
る領域にＣＶＤ法によって膜を堆積する全ての場合にお
いて有効である。
防止するために、凹凸状の表面を形成することによって
表面積をコントロールする方法は、凹凸状の表面を備え
る領域にＣＶＤ法によって膜を堆積する全ての場合にお
いて有効である。
【００７２】そこで本実施形態では、ダミー接続孔を設
けることによって、サイドウォールの膜厚のバラツキを
抑制している。以下に、本実施形態の半導体装置の製造
方法を図９を参照しながら説明する。図９（ａ）および
図９（ｂ）は、本実施形態における半導体装置の製造工
程を示す断面図である。
けることによって、サイドウォールの膜厚のバラツキを
抑制している。以下に、本実施形態の半導体装置の製造
方法を図９を参照しながら説明する。図９（ａ）および
図９（ｂ）は、本実施形態における半導体装置の製造工
程を示す断面図である。
【００７３】まず、図９（ａ）に示す工程で、上記実施
形態１と同様に、半導体基板１に、トレンチ分離からな
る素子分離領域２、ゲート絶縁膜３、下部ゲート電極４
ａと上部ゲート電極４ｂとゲート上保護層５を備えるゲ
ート電極部６ａ、ＬＤＤ拡散領域あるいはエクステンシ
ョン拡散領域となる第１拡散領域（不図示）、高濃度ソ
ース・ドレイン領域となる第２拡散領域（不図示）、下
地絶縁膜８ａと保護絶縁膜９ａからなるＬ字型サイドウ
ォール部１１ａ、および層間絶縁膜１３を形成する。
形態１と同様に、半導体基板１に、トレンチ分離からな
る素子分離領域２、ゲート絶縁膜３、下部ゲート電極４
ａと上部ゲート電極４ｂとゲート上保護層５を備えるゲ
ート電極部６ａ、ＬＤＤ拡散領域あるいはエクステンシ
ョン拡散領域となる第１拡散領域（不図示）、高濃度ソ
ース・ドレイン領域となる第２拡散領域（不図示）、下
地絶縁膜８ａと保護絶縁膜９ａからなるＬ字型サイドウ
ォール部１１ａ、および層間絶縁膜１３を形成する。
【００７４】次いで、フォトリソグラフィーおよびドラ
イエッチングによって、層間絶縁膜１３を貫通し、第２
拡散領域および上部ゲート電極４ｂに到達する接続孔１
６ａを形成する。このとき、接続孔１６ａの形成と同時
に、層間絶縁膜１３を貫通し、素子分離領域２に到達す
るダミー接続孔１６ｂを形成する。
イエッチングによって、層間絶縁膜１３を貫通し、第２
拡散領域および上部ゲート電極４ｂに到達する接続孔１
６ａを形成する。このとき、接続孔１６ａの形成と同時
に、層間絶縁膜１３を貫通し、素子分離領域２に到達す
るダミー接続孔１６ｂを形成する。
【００７５】このとき、本実施形態では、層間絶縁膜１
３の上面を１０×１０μｍ2の領域に区切り、接続孔１
６ａ最も疎にレイアウトされる疎領域Ｅ２に対して、接
続孔１６ａが最も密にレイアウトされる密領域Ｅ１の表
面積比が１．６倍以下になるように、疎領域にダミー接
続孔１６ｂを形成している。ここで表面積とは、サイド
ウォール用絶縁膜が形成される前に露出している基板の
上面（輪郭面）の面積を指し、接続孔の側面および底面
の面積も含む。
３の上面を１０×１０μｍ2の領域に区切り、接続孔１
６ａ最も疎にレイアウトされる疎領域Ｅ２に対して、接
続孔１６ａが最も密にレイアウトされる密領域Ｅ１の表
面積比が１．６倍以下になるように、疎領域にダミー接
続孔１６ｂを形成している。ここで表面積とは、サイド
ウォール用絶縁膜が形成される前に露出している基板の
上面（輪郭面）の面積を指し、接続孔の側面および底面
の面積も含む。
【００７６】次に、図９（ｂ）に示す工程で、基板上の
全面に、ＣＶＤ法によりサイドウォール用絶縁膜を形成
した後、異方性ドライエッチングによってサイドウォー
ル用絶縁膜のエッチングを行ない、接続孔１６ａおよび
ダミー接続孔１６ｂの側面上にサイドウォール１７を形
成する。
全面に、ＣＶＤ法によりサイドウォール用絶縁膜を形成
した後、異方性ドライエッチングによってサイドウォー
ル用絶縁膜のエッチングを行ない、接続孔１６ａおよび
ダミー接続孔１６ｂの側面上にサイドウォール１７を形
成する。
【００７７】本実施形態の半導体装置の製造方法によれ
ば、層間絶縁膜１３の上面を１０×１０μｍ2の領域に
区切り、接続孔１６ａ最も疎にレイアウトされる疎領域
Ｅ２に対して、接続孔１６ａが最も密にレイアウトされ
る密領域Ｅ１の表面積比が１．６倍以下になるように、
疎領域にダミー接続孔１６ｂを形成している。
ば、層間絶縁膜１３の上面を１０×１０μｍ2の領域に
区切り、接続孔１６ａ最も疎にレイアウトされる疎領域
Ｅ２に対して、接続孔１６ａが最も密にレイアウトされ
る密領域Ｅ１の表面積比が１．６倍以下になるように、
疎領域にダミー接続孔１６ｂを形成している。
【００７８】このことによって、異方性ドライエッチン
グによって形成されるサイドウォール１７は、密領域Ｅ
１および疎領域Ｅ２ともに、ほぼ同じ膜厚のサイドウォ
ール１７を形成することができる。つまり、サイドウォ
ール１７の膜厚のバラツキを抑制することができる。
グによって形成されるサイドウォール１７は、密領域Ｅ
１および疎領域Ｅ２ともに、ほぼ同じ膜厚のサイドウォ
ール１７を形成することができる。つまり、サイドウォ
ール１７の膜厚のバラツキを抑制することができる。
【００７９】さらに、サイドウォール１７の膜厚のバラ
ツキが抑制されるので、接続孔を開口する際に、位置合
わせのマージンを拡大することができる。従って、拡散
領域と上層配線を接続するプラグを形成したときに、短
絡不良の発生を防止することができる。
ツキが抑制されるので、接続孔を開口する際に、位置合
わせのマージンを拡大することができる。従って、拡散
領域と上層配線を接続するプラグを形成したときに、短
絡不良の発生を防止することができる。
【００８０】
【発明の効果】本発明によれば、信頼性の高い半導体装
置を提供することができる。
置を提供することができる。
【図面の簡単な説明】
【図１】図１は、サイドウォール用絶縁膜が堆積される
基板上の被堆積領域の表面積と、ゲート電極の側面上に
形成されたサイドウォール用絶縁膜の膜厚との関係を表
す図である。
基板上の被堆積領域の表面積と、ゲート電極の側面上に
形成されたサイドウォール用絶縁膜の膜厚との関係を表
す図である。
【図２】図２（ａ）および図２（ｂ）は、本発明の実施
形態１における半導体装置の製造工程を示す工程断面図
である。
形態１における半導体装置の製造工程を示す工程断面図
である。
【図３】図３（ａ）および図３（ｂ）は、本発明の実施
形態１における半導体装置の製造工程を示す工程断面図
である。
形態１における半導体装置の製造工程を示す工程断面図
である。
【図４】図４（ａ）および図４（ｂ）は、本発明の実施
形態１における半導体装置の製造工程を示す工程断面図
である。
形態１における半導体装置の製造工程を示す工程断面図
である。
【図５】図５（ａ）および図５（ｂ）は、本発明の実施
形態２における半導体装置の製造工程を示す断面図であ
る。
形態２における半導体装置の製造工程を示す断面図であ
る。
【図６】図６（ａ）および図６（ｂ）は、従来の犠牲サ
イドウォールプロセスを用いた半導体装置の製造方法を
示す図である。
イドウォールプロセスを用いた半導体装置の製造方法を
示す図である。
【図７】図７（ａ）および図７（ｂ）は、本発明の実施
形態３における半導体装置の製造方法を示す工程断面図
である。
形態３における半導体装置の製造方法を示す工程断面図
である。
【図８】図８は、ゲート電極部が最も密にレイアウトさ
れた密領域Ｄ１の端から、領域Ｄ３に設けられたダミー
ゲート電極部までの距離と、密領域Ｄ１の端に位置する
ゲート電極部の側面上に形成されたサイドウォールの膜
厚に対する、密領域Ｄ１の中心付近に位置するゲート電
極部の側面上に形成されたサイドウォールの膜厚の比と
の関係を表す図である。
れた密領域Ｄ１の端から、領域Ｄ３に設けられたダミー
ゲート電極部までの距離と、密領域Ｄ１の端に位置する
ゲート電極部の側面上に形成されたサイドウォールの膜
厚に対する、密領域Ｄ１の中心付近に位置するゲート電
極部の側面上に形成されたサイドウォールの膜厚の比と
の関係を表す図である。
【図９】図９（ａ）および図９（ｂ）は、本発明の実施
形態４における半導体装置の製造工程を示す断面図であ
る。
形態４における半導体装置の製造工程を示す断面図であ
る。
【図１０】図１０（ａ）および図１０（ｂ）は、従来の
犠牲サイドウォールプロセスを用いた半導体装置の製造
方法を示す図である。
犠牲サイドウォールプロセスを用いた半導体装置の製造
方法を示す図である。
【図１１】図１０（ａ）および図１０（ｂ）は、従来の
犠牲サイドウォールプロセスを用いた半導体装置の製造
方法を示す図である。
犠牲サイドウォールプロセスを用いた半導体装置の製造
方法を示す図である。
１ 半導体基板
２ 素子分離領域
３ ゲート絶縁膜
４ａ 下部ゲート電極
４ｂ 上部ゲート電極
５ ゲート保護層
６、６ａ ゲート電極部
６ｂ ダミーゲート電極部
７ 第１拡散領域
８、８ａ 下地絶縁膜
９、９ａ 保護絶縁膜
１０、１０ａ サイドウォール用絶縁膜
１１ サイドウォール部
１１ａ Ｌ字型サイドウォール部
１２ 第２拡散領域
１３ 層間絶縁膜
１５ 凸状素子分離部
１６ａ 接続孔
１６ｂ ダミー接続孔
１７ サイドウォール
フロントページの続き
Ｆターム(参考） 5F033 HH04 HH18 HH19 HH33 KK04
KK18 KK19 KK33 LL04 MM08
QQ08 QQ09 QQ11 QQ16 QQ19
QQ37 RR04 RR06 RR15 SS11
TT07 TT08 VV01 VV06 WW01
XX09 XX15 XX31
5F048 AA04 AC01 BA01 BB01 BB04
BC05 BG01 BG14
Claims (11)
- 【請求項１】 基板と、上記基板上に形成された少なく
ともゲート電極を含む複数の第１の凸部と、上記半導体
基板上に形成された複数の第２の凸部とを備え、 上記基板の最上面と、上記複数の第１および第２の凸部
の側面および上面とによって構成される輪郭面の面積
を、上記基板の単位面積ごとに比較したときに、上記輪
郭面の面積の最大値は、最小値の１．６倍以下であるこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記複数の第１の凸部は、ゲート絶縁膜と、上記ゲート
絶縁膜上に形成されたゲート電極とからなるゲート部
と、上記ゲート部の側面上に形成されたサイドウォール
とからなり、 上記複数の第２の凸部は、ゲート絶縁膜と、上記ゲート
絶縁膜上に形成されたゲート電極とからなるゲート部
と、上記ゲート部の側面上に形成されたサイドウォール
とからなるダミーゲート部であることを特徴とする半導
体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 上記複数の第１の凸部は、ゲート絶縁膜と、上記ゲート
絶縁膜上に形成されたゲート電極とからなるゲート部
と、上記ゲート部の側面上に形成されたサイドウォール
とからなり、 上記複数の第２の凸部は、素子分離部であることを特徴
とする半導体装置。 - 【請求項４】 基板と、上記基板上に形成された少なく
ともゲート電極を含む複数の第１の凸部と、上記半導体
基板上に形成された複数の第２の凸部とを備え、 上記複数の第１の凸部のそれぞれと、それに隣り合う他
の上記複数の第１の凸部または上記複数の第２の凸部と
の間隔が、１０μｍ以内であることを特徴とする半導体
装置。 - 【請求項５】 基板と、 上記基板上に設けられ、ゲート絶縁膜、ゲート電極およ
び不純物拡散領域を有する複数のＭＩＳトランジスタ
と、 上記基板上に形成された複数の素子分離領域と、 少なくとも上記複数のＭＩＳトランジスタおよび上記複
数の素子分離領域の上方に設けられた層間絶縁膜と、 上記層間絶縁膜に貫通して設けられ、上記複数のＭＩＳ
トランジスタの上記不純物拡散領域またはゲート電極に
到達する複数の接続孔と、 上記層間絶縁膜に貫通して設けられ、上記複数の素子分
離領域に到達する複数のダミー接続孔と、 上記複数の接続孔および上記複数のダミー接続孔の側面
上に形成されたサイドウォールと、 を備えていることを特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 上記層間絶縁膜の最上面と、上記複数の接続孔およびダ
ミー接続孔の側面および底面とによって構成される輪郭
面の面積を、上記基板の単位面積ごとに比較したとき
に、上記輪郭面の面積の最大値は、最小値の１．６倍以
下であることを特徴とする半導体装置。 - 【請求項７】 基板を用意する工程（ａ）と、 上記基板上に、少なくともゲート電極を含む複数の第１
の凸部と、複数の第２の凸部とを形成する工程（ｂ）
と、 上記複数の第１の凸部および上記複数の第２の凸部をマ
スクとする不純物イオンの注入を行なって不純物拡散領
域を形成する工程（ｃ）と、 上記複数の第１の凸部および上記複数の第２の凸部の側
面上にサイドウォール用膜を形成した後、異方性エッチ
ングによりサイドウォールを形成する工程（ｄ）とを含
む半導体装置の製造方法であって、 上記工程（ｂ）では、上記基板の最上面と、上記複数の
第１および第２の凸部の側面および上面とによって構成
される輪郭面の面積を、上記基板の単位面積ごとに比較
したときに、上記輪郭面の面積の最大値が最小値の１．
６倍以下になるように、上記複数の第１の凸部と上記複
数の第２の凸部とを形成することを特徴とする半導体装
置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、 上記複数の第１の凸部は、ゲート絶縁膜と、上記ゲート
絶縁膜上に形成されたゲート電極とからなるゲート部で
あり、 上記複数の第２の凸部は、ゲート絶縁膜と、上記ゲート
絶縁膜上に形成されたゲート電極とからなるダミーゲー
ト部であることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項７に記載の半導体装置の製造方法
において、 上記複数の第１の凸部は、ゲート絶縁膜と、上記ゲート
絶縁膜上に形成されたゲート電極とからなるゲート部で
あり、 上記複数の第２の凸部は、素子分離部であることを特徴
とする半導体装置の製造方法。 - 【請求項１０】 基板を用意する工程（ａ）と、 上記基板上に、少なくともゲート電極を含む複数の第１
の凸部と、複数の第２の凸部とを形成する工程（ｂ）
と、 上記複数の第１の凸部および上記複数の第２の凸部をマ
スクとする不純物イオンの注入を行なって不純物拡散領
域を形成する工程（ｃ）と、 上記複数の第１の凸部および上記複数の第２の凸部の側
面上にサイドウォール用膜を形成した後、異方性エッチ
ングによりサイドウォールを形成する工程（ｄ）とを含
む半導体装置の製造方法であって、 上記工程（ｂ）では、上記複数の第１の凸部のそれぞれ
と、それに隣り合う他の上記複数の第１の凸部または上
記複数の第２の凸部との間隔が１０μｍ以内となるよう
に、上記複数の第１の凸部と上記複数の第２の凸部とを
形成することを特徴とする半導体装置の製造方法。 - 【請求項１１】 基板を用意する工程（ａ）と、 上記基板上に、複数の素子分離領域と、ゲート絶縁膜、
ゲート電極および不純物拡散領域を有する複数のＭＩＳ
トランジスタと、少なくとも上記複数のＭＩＳトランジ
スタおよび上記複数の素子分離領域の上方に設けられた
層間絶縁膜とを形成する工程（ｂ）と、 上記層間絶縁膜を貫通して、上記不純物拡散領域または
ゲート電極に到達する接続孔と、上記層間絶縁膜を貫通
して、上記複数の素子分離領域に到達する複数のダミー
接続孔とを形成する工程（ｃ）と、 基板上にサイドウォール用膜を形成した後、異方性エッ
チングにより、上記複数の接続孔および上記複数のダミ
ー接続孔の側面上にサイドウォールを形成する工程
（ｄ）とを含む半導体装置の製造方法であって、 上記工程（ｃ）では、上記層間絶縁膜の最上面と、上記
複数の接続孔およびダミー接続孔の側面および底面とに
よって構成される輪郭面の面積を、上記基板の単位面積
ごとに比較したときに、上記輪郭面の面積の最大値が最
小値の１．６倍以下になるように、上記複数の接続孔と
上記複数のダミー接続孔とを形成することを特徴とする
半導体装置の製造方法。
Priority Applications (2)
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| JP2001361244A JP4139586B2 (ja) | 2001-11-27 | 2001-11-27 | 半導体装置およびその製造方法 |
| US10/300,798 US6870230B2 (en) | 2001-11-27 | 2002-11-21 | Semiconductor device utilizing dummy features to form uniform sidewall structures |
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|---|---|---|---|
| JP2001361244A JP4139586B2 (ja) | 2001-11-27 | 2001-11-27 | 半導体装置およびその製造方法 |
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2001
- 2001-11-27 JP JP2001361244A patent/JP4139586B2/ja not_active Expired - Fee Related
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2002
- 2002-11-21 US US10/300,798 patent/US6870230B2/en not_active Expired - Fee Related
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