JP2011514654A - 半導体パターン形成作業に対する均一性の改善 - Google Patents

半導体パターン形成作業に対する均一性の改善 Download PDF

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Abstract

デバイス製造、特に、半導体デバイスリソグラフィ技術を提供する。半導体デバイスの最適化のシステム及び方法は、半導体デバイスの層に関するデータセットを判断するシステム及び方法を含み、その作業は、半導体デバイスにおける回路要素のパターンを形成するスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層内に定めるデータセットを受け取る段階と、半導体デバイスの層の一部分にわたる区域内の複数の元の犠牲材料パターンの密度を判断する段階と、層のうちの閾値密度よりも低い密度を有する区域内に付加的犠牲材料パターンを含めるようにデータセットを拡張する段階とを含む。
【選択図】図１

Description

本発明は、デバイス製造に関し、より具体的に、一部の実施形態は、半導体デバイスリソグラフィ技術に関する。
一般的に、集積回路又はＩＣは、複数のデバイス及びこれらの相互接続部を半導体ウェーハのような基板上にパターン形成することによって作成される。一般的に、この工程は、ＩＣを構成することになる１つ又は複数の回路のための設計で始まる。一般的に、例えば、Ｖｅｒｉｌｏｇ（登録商標）、ＲＴＭ（登録商標）、又はＶＨＳＩＣハードウエア記述言語（ＶＨＤＬ）のようなハードウエア記述言語（ＨＤＬ）を用いたトップダウン設計方式が採用される。ＨＤＬの使用を通じて、設計者は、回路の機能的構成要素を階層的に定めることによって集積回路を作成する。
ＨＤＬ又は他の高レベル記述から回路の機能的記述を特定の回路実施へと変換する論理合成により、実際の論理セル実施を判断することができる。次に、論理セルには、デバイスレイアウト内の物理的な位置が割り当てられ、それらの相互接続部が形成される。これを時としてレイアウト及びルーティングと呼ぶ。設計者によって用いられる配置及びルーティングのツールは、一般的に、論理合成工程によって生成された平坦化されたネットリストを入力として受け入れる。この平坦化されたネットリストは、対象の標準セルライブラリから特定の論理セルインスタンスを識別し、特定のセルからセルへの接続性を説明する。物理的設計工程の適用により、ネットリストファイルの論理セルは配置及びルーティングされ、レイアウトファイルが生じる。次に、このレイアウトは、まとまって集積回路の構成要素を構成するデバイスを形成することになる一連の層で半導体基板に転写又は付加することができる。
そのような層を基板上にパターン形成する工程は、フォトリソグラフィとして公知である。フォトリソグラフィ中には、層毎にレイアウトを基板上に転写するのに、レイアウトファイルから作成された一連のフォトマスクが用いられる。フォトマスクには、バイナリ、クロムオンガラス、減衰位相シフトマスク（ａｔｔＰＳＭ）、及び交互位相シフトマスク（ａｌｔＰＳＭ）を含む様々な種類が存在する。フォトマスク又はより単純にマスクは、それに関連付けられた集積回路の層又は層の一部の物理的幾何学形状の像を供給する。マスク要素によって定められた透過区分に光を通過させることにより、関連付けられた層に対するレイアウトパターンがウェーハ上に転写される。光パターンは結像レンズシステムを通過し、ウェーハ面上に望ましいサイズで合焦する。一般的なフォトリソグラフィシステムは、ＵＶ光エネルギを用いてマスクパターンをウェーハ面上に投影する。投影された光パターンはウェーハ上の感光コーティングと相互作用し、感光コーティングは、露光の結果として、用いられるコーティングに依存して硬化するか又は除去を受け易くすることができる。従って、コーティング上へのマスクパターンの投影は、パターンをウェーハに転写するのに用いることができる。
より高い機能をより小さいパッケージ内に設けるという絶え間ない要求と、より複雑なシステムオンチップ設計及び混合信号設計の発達とにより、ＩＣ特徴部の幾何学形状は、益々小さい寸法へと駆り立てられている。また、特徴部寸法の縮小は、所定のウェーハから得ることができるチップ数の増加に連結する可能性がある。しかし、益々小さくなる特徴部の正確な像をウェーハ上に投影する機能は、用いられる光の波長、及び照明されるマスクから十分な回折次数を取り込むレンズシステムの機能によって限定される。
投影システムが印刷することができる最小特徴部サイズは、次式によって近似することができる。
Ｆ＝ｋｌ*（λ／ＮA）
ここで、Ｆは、最小特徴部サイズであり、ｋｌは、工程に関連するファクタの係数であり、λは、用いられる光の波長であり、ＮAは、ウェーハから見たレンズの開口数である。現在利用可能な露光ツールを用いると、ｋｌは０．２５に限定される（単一の露光に対して）。２４８ｎｍから１９３ｎｍの波長を有する深紫外（ＤＵＶ）光を用いたリソグラフィ工程では、約５０ｎｍの最小特徴部サイズを得ることができる。それに応じて従来の光学リソグラフィ技術の解像度限界は、サブ波長又は低ｋｌの臨界ＩＣ特徴部幾何学形状寸法によって次第に打破されている。
臨界寸法特徴部幾何学形状のサイズがムーアの法則による予測に従って又は更にそれよりも速く縮小するだけでなく、これらの特徴部幾何学形状の既に大きな数も同様に劇的な速度で増大している。更に、マスクレベルでの解像度改善技術によって光学近接効果による歪曲を軽減する必要性に起因して、全多角形数は急増している。また、非線形結像の深刻度及び感受性に起因して、これらの臨界特徴部幾何学形状は極めて精密にパターン形成される。多くの場合に、大幅にかつ非直感的な方式でマスク誤差を拡大する高非線形結像挙動に起因して、サブ波長又は低ｋｌ用途では超精度が必要である。
１９３ｎｍの波長における最新のリソグラフィ技術では、光の光学特性が、特徴部サイズを縮小する機能に影響を及ぼしている。解像度を高める１つの手法は、より短い光波長へと移行することである。例えば、一部の手法は、約１３．５ｎｍの極ＵＶ範囲の光に移行している。しかし、そのような傾向は、いくつかの理由から困難であることが見出されており、設計者は、パターン密度を高める上で非リソグラフィ的な改良へと移行している。
現在、特徴部密度を高めるのに用いられている１つの技術分類は、二重パターン形成又は多重パターン形成と呼ばれる。用いられている二重パターン形成にはいくつかの種類が存在し、４つの最も一般的なものは、二重露光、スペーサマスク、混成マスク、及び中間パターン積層である。図１は、スペーサ二重パターン形成又は自己整合二重パターン形成の一例を示す図である。ここで図１を参照すると、工程の最初の部分１００では、パターン形成される実際の層２０の上に堆積される１つ又はそれよりも多くのハードマスク層１５を含む基板上に更に犠牲層１０が設けられる。犠牲層１０は、一般的に、ポリシリコンで作られる。
次に、１０１に示しているように、例えば、窒化珪素又は酸化珪素のようなスペーサ材料２５がウェーハ上に堆積される。また、１０１には、選択された位置内のスペーサ材料を保護するフォトレジスト３０のパターン形成も示している。それに応じて、望ましい位置にフォトレジスト３０のパターンを付加するために別のマスク層が用いられる。１０２に示しているように、水平面上のスペーサ材料を選択的に除去しながらスペーサ材料２５が異方的にエッチングされる。その結果、犠牲層１０をエッチングで除去し終わると１０３に示している構造が残る。その後のエッチング処理が実施された後に、１０４に示しているように、スペーサパターンが、下にある層２０に転写又はエッチングされる。
図２は、自己整合二重パターン形成工程、及び例示している特徴部を作るのに用いられるマスクの上面図である。図２は、犠牲層１０及びマスクＡによって作成されたパターン１２、スペーサのエッチングの後にスペーサ３５によって作成されたパターン１４、及び特徴部マスクＢによって作成された論理デバイス構成要素１６を示している。図１を参照すると、マスクＢがフォトレジスト３０のパターン形成に対応することに注意されたい。
再度図２を参照すると、この図が示しているように、ポリシリコン線１２が除去されると、スペーサ線１４が残り、密度がほぼ二倍になる。スペーサ線１４の各対の間の短絡部５０を除去するために、破線４５で示しているように、第３のマスク層であるマスクＣを用いて、残っているトレース線を短絡する望ましくないスペーサ部分が除去される。図１及び図２に提供している例が示すように、この工程は、犠牲層１０の各特徴部線１２に対して２つの線１４を生じ、それによって密度が二倍になる。
米国特許出願ＵＳ２００７／０１４３７３３Ａ１ 米国特許第７、２１６、３２０号
本発明の様々な実施形態によると、半導体デバイスの層に関するデータセットを判断するためのシステム及び方法は、半導体デバイスにおける回路要素のパターンを形成するスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層内に定めるデータセットを受け取る段階と、半導体デバイスの層の一部分にわたる区域内の複数の元の犠牲材料パターンの密度を判断する段階と、この層のうちの閾値密度よりも低い密度を有する区域内に付加的犠牲材料パターンを含めるようにデータセットを拡張する段階との作業を含む。一実施形態では、閾値密度は、所定のスペーサ幅に基づいて判断することができ、その一方で別の実施形態では、閾値密度は、層のうちの元のパターンの最高密度を有する区域の密度に基づいて判断される。
更に別の実施形態では、作業は、層の上記部分にわたる元のパターンの密度の変化を判断する段階、及び密度区域と判断された閾値密度よりも低い密度を有する区域の間の密度差に基づいて低密度区域に追加される付加的パターンを判断する段階を更に含むことができる。別の実施形態では、作業は、上記区域にわたる判断された元のパターンの密度に基づいて充填パターン密度を計算する段階を更に含むことができる。付加的犠牲材料パターンは、回路に対していかなる電気的機能も与えない副次的パターンを含むことができる。
更に別の実施形態では、複数の層を有する半導体デバイスは、スペーサ二重パターン形成工程によって形成された一連の要素を含み、スペーサ二重パターン形成に用いられるデータセットは、半導体デバイスにおける回路要素のパターンを形成するスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層内に定めるデータセットを受け取る段階と、半導体デバイスの層の一部分にわたる区域内の複数の元の犠牲材料パターンの密度を判断する段階と、この層のうちの閾値密度よりも低い密度を有する区域内に付加的犠牲材料パターンを含めるようにデータセットを拡張する段階との作業を含む方法によって拡張される。一実施形態では、閾値密度は、所定のスペーサ幅に基づいて判断することができ、その一方で別の実施形態では、閾値密度は、層のうちの元のパターンの最高密度を有する区域の密度に基づいて判断される。
更に別の実施形態では、データセットを拡張する作業は、層の上記部分にわたる元のパターンの密度の変化を判断する段階、及び密度区域と判断された閾値密度よりも低い密度を有する区域の間の密度差に基づいて低密度区域に追加される付加的パターンを判断する段階を含むことができる。別の実施形態では、作業は、上記区域にわたる判断された元のパターンの密度に基づいて充填パターン密度を計算する段階を更に含むことができる。付加的犠牲材料パターンは、回路に対していかなる電気的機能も与えない副次的パターンを含むことができる。
更に別の実施形態では、半導体デバイスの層に関するデータファイルを発生させるためのコンピュータ支援設計装置は、プロセッサと、プロセッサに接続したメモリと、内部にコンピュータプログラムコードが組み込まれたコンピュータ可読媒体とを含み、コンピュータプログラムコードは、半導体デバイスにおける回路要素のパターンを形成するスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層内に定めるデータセットを受け取る段階と、半導体デバイスの層の一部分にわたる区域内の複数の元の犠牲材料パターンの密度を判断する段階と、この層のうちの閾値密度よりも低い密度を有する区域内に付加的犠牲材料パターンを含めるようにデータセットを拡張する段階との作業をプロセッサに実行させるように構成される。
更に別の実施形態では、半導体デバイスの層に関するデータセットを判断する方法は、半導体デバイスにおける回路要素のパターンを形成するスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層内に定めるデータセットを受け取る段階と、半導体デバイスの層の一部分にわたる区域内の複数の元の犠牲材料パターンの密度を判断する段階と、望ましいスペーサ材料幅を得るために、層のある区域内の密度を変更する段階との工程を含む。一用途では、密度は、層の上記区域内に付加的犠牲材料パターンを追加することによって変更される。
更に別の実施形態では、半導体デバイスの層に関するデータセットを判断する方法は、半導体デバイスの回路要素のパターンを形成するスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層内に定める集積回路設計に関するデータセットを受け取る段階と、半導体デバイスの層の一部分にわたる区域内の複数の元の犠牲材料パターンの密度を判断する段階と、層内のある区域内で望ましいスペーサ材料幅を得るために、この区域内の元のパターンの密度を調節するように集積回路設計を変更する段階とを含む。
本発明の他の特徴及び態様は、本発明の実施形態による特徴を示す添付図面と併せて以下の詳細説明から明らかになるであろう。この概要は、本発明の範囲を限定することを意図したものではなく、本発明は、本明細書に添付した特許請求によってのみ定められる。
本発明を１つ又はそれよりも多くの様々な実施形態に従って以下の図を参照して詳細に説明する。これらの図面は、例示目的でのみ提供するものであり、本発明の典型的又は例示的な実施形態を示しているに過ぎない。これらの図面は、閲読者による本発明の理解を容易にするために提供するものであり、本発明の幅、範囲、又は適用性を限定するものと見なすべきではない。図の明瞭化及び簡易化のために、これらの図面は必ずしも正しい縮尺で作図されていないことに注意されたい。
本明細書に含まれる図の一部は、本発明の様々な実施形態を異なる作図面に示している。それに伴う説明表現は、そのような図を「上面」図、「底面」図、又は「側面」図と説明する場合があるが、そのような記述は説明上のものに過ぎず、別途明示しない限り、本発明を特定の空間的な向きで実施するか又は用いるべきであることを意味せず又はそれを必要としない。
これらの図は、網羅的であること又は開示する厳密な形態に本発明を限定することを意図したものではない。本発明は、修正及び変形を伴って実施することができ、特許請求の範囲及びその均等物にのみ限定されることを理解すべきである。
スペーサ二重パターン形成又は自己整合二重パターン形成の一例を示す図である。 自己整合二重パターン形成工程、及び例示する特徴部を作るのに用いられるマスクの上面図である。 本発明の一実施形態によるスペーサ二重パターン形成における工程例を示す図である。 本発明の一実施形態によるスペーサ二重パターン形成工程に用いられるパターンを示す図である。 本発明の一実施形態によるスペーサ二重パターン形成工程に用いられる付加的パターン例、並びにこの工程によって得られる最終レイアウト要素を示す図である。 本発明の一実施形態による、スペーサの均一性を改善するための工程例を示す作業流れ図である。 本発明の一実施形態による、より均一なパターン密度を得るための工程例を示す作業流れ図である。 本発明の一実施形態による計算モジュール例を示す略ブロック図である。
本発明は、様々な実施形態において半導体デバイス、並びに半導体処理のためのシステム及び方法のためのものである。特に、一部の実施形態は、半導体処理のためのスペーサ二重パターン形成に関する。一実施形態では、二重パターン形成技術は、集積回路デバイスのための論理要素を作成するのに用いることができる。更に別の実施形態では、二重パターン形成技術は、高解像度フォトリソグラフィ作業のための自己整合技術を提供するのに用いることができる。更に別の実施形態では、二重パターン形成技術は、従来のスペーサ二重パターン形成技術において幅広の要素を作成するために材料を追加するのに必要とされている追加マスク作業なしに異なる幅の特徴部を作成するのに利用することができる。
図３は、本発明の一実施形態によるスペーサ二重パターン形成における工程例を示す図である。図４は、本発明の一実施形態によるスペーサ二重パターン形成に用いられるパターンを示す図である。図５は、本発明の一実施形態によるスペーサ二重パターン形成工程に用いられる付加的パターンの例、並びにこの工程によって得られる最終レイアウト要素を示す図である。ここで図３、図４、及び図５を参照して、この実施形態に対して説明する。この例では、工程は、図４の１２５に示しているレイアウト要素１２７、１２６を作成することを意図したものである。これらの特徴部を得るために、作業１１２において犠牲線が印刷される。この線を図４の１３０に、基板１４０上に印刷された材料１３２として示している。図示の例では、パターン１２６、１２７は、最終的に基板材料１３４から作られることになる。論理要素では、この基板材料１３４に適する半導体は、例えば、シリコン、ゲルマニウム、ヒ化ガリウムなどのような半導体材料とすることができる。
作業１１４では、スペーサ材料が基板上に堆積され、次に、エッチングされる。一実施形態では、従来のスペーサ技術に従って酸化珪素又は窒化珪素のようなスペーサ材料が堆積され、エッチングされる。以下に更に説明するように、一実施形態では、スペーサ材料のより均一な分布、従って、エッチング処理の後のスペーサ幅のより高い均一性を得るために、補充パターン又は充填パターンを基板に追加することができる。堆積工程及びエッチング処理の後のスペーサ材料１３６の図を図４の１３５に示す。
作業１１６では、スペーサ材料１３６が、望ましい寸法に整えられる。この作業では、更に犠牲材料１３２を整えることができる。図示の例では、作業は、レイアウト要素１２６、１２７を得ることを意図したものであるから、トリミングパターンは、レイアウト１２６、１２７の長手寸法にサイズが合わせられる。この例を図４の１４０に破線１４２で示している。図示の例では、破線１４２は、基板上の材料を保護するのに用いられるレジスト輪郭を定めることができる。それに応じて、破線１４２の外側のスペーサ材料は、エッチング処理中に除去される。上述のように、ここでも破線１４２の外側の犠牲材料を更に除去することができる。しかし、以下に説明するように、この例では犠牲材料１３２はその後の処理作業中に除去することができるので、この作業においては犠牲材料１３２のそのような除去は必要ではない。
作業１１８では、犠牲材料１３２が除去され、スペーサ材料１３６が残置される。この例を図５の１４５に示す。明らかなように、残っているスペーサ材料１３６は、Ｌ字形のレイアウト要素１２６、１２７の垂直要素に対応する。作業１２０では、フォトレジスト層が付加され、選択的に除去されて、Ｌ字形レイアウト要素１２６、１２７の残りの構成要素に対するパターンが形成される。これを図５の１５０に示しており、この図では、これらの追加構成要素に対するフォトレジスト輪郭を破線を用いて示している。それに応じて、作業１２２で基板がエッチングされ、レイアウト要素１２６、１２７が得られる。１５５に示しているように、基板１３４のうちで、輪郭１５２によって定められたフォトレジストにおけるスペーサ材料１３６によって保護されなかった部分は除去され、基板材料１３４が望ましいパターン形状で残置される。
この例が示すように、スペーサ材料１３６の堆積及びエッチングは、レイアウト要素１２６、１２７の臨界特徴部を定めるのに用いられる輪郭を生じる。同様に、他のスペーサ工程におけるように、スペーサ材料は、様々なレイアウト要素の構成要素間の間隔を定めるのに用いることができる。それに応じて、基板上にパターン形成されるスペーサ材料の幅において均一性を得ることが望ましい。スペーサ幅においてより高い均一性を得る１つの手法は、犠牲材料１３２のパターン密度においてより高い均一性を生じるレイアウトを可能にすることである。言い換えれば、スペーサ位置を定めるのに用いられるパターンが、基板にわたってより均一な密度で基板上に作成された場合には、その後のスペーサの堆積工程及びエッチング処理は、より均一な結果を生じることができる。
図６は、本発明の一実施形態によるスペーサ均一性を改善するための工程例を示す作業流れ図である。ここで図６を参照すると、作業２３２では、レイアウトデータファイルが受け取られる。作業２３６では、レイアウトデータファイルが精査され、パターン密度が判断される。より具体的には、犠牲材料パターンを含む層が精査され、所定の区域内のパターン密度、又は犠牲材料によって作成されるパターンの密度の均一性が判断される。作業２３８では、基板の一部分（すなわち、基板区域の一部、又は全て）にわたって犠牲材料パターンのより均一な密度を得るために、低密度区域内に充填パターンが追加される。一実施形態では、これらの充填パターン又は補充パターンは、これらの充填パターン又はその得られるスペーサパターンのいずれもがレイアウト要素を形成するのに用いられないことで、回路にいかなる電気的機能も与えない副次的パターンであるに過ぎない。これらの充填パターンは、本質的パターンではなく、基板にわたって犠牲材料パターンのより均一な分布を与えることのみを意図したものである。
作業２４２では、スペーサ材料が基板上に堆積され、その後エッチングされて、犠牲材料に隣接するスペーサ材料のパターンが与えられる。スペーサパターンを得るための堆積工程及びエッチング処理は、従来のスペーサ堆積工程及びエッチング処理を含むことができる。作業２４４では、望ましくないスペーサ材料を整えることができる。特に、レイアウト要素を作成するのに用いられることになるスペーサパターンを保護するために、フォトレジスト層を堆積させ、その後パターン形成することができる。次に、基板をエッチングすることができ、フォトレジストによって保護されていないスペーサ材料が除去される。このエッチングは、フォトレジスト輪郭によって保護されていない犠牲材料を除去することができる。作業２４６では、残っている犠牲パターンが除去される。上述の工程によると、エッチング処理が、不要な犠牲パターンに達することを可能にするために、作業２４４において付加されたフォトレジスト輪郭を最初に除去することができる。
上述のように、一実施形態では、基板にわたってより均一なパターン密度を得るために、犠牲材料の密度を精査し、補充パターン又は充填パターンを付加することができる。図７は、本発明の一実施形態による、より均一なパターン密度を得るための工程例を示す作業流れ図である。ここで図７を参照すると、作業３５２では、スペーサの堆積及びエッチングに向けて犠牲パターンが判断される。これらのパターンは、対応するリソグラフィ層に対して用いられるデータセットから判断することができる。作業３５４では、犠牲パターンの密度が分析される。一実施形態では、パターン密度を自動方式で分析するために、計算による方法を採用することができる。別の実施形態では、パターンレイアウトをモデル化するためにデータセットを用いることができ、このパターンレイアウトを目視検査に向けてユーザに対して表示することができる。更に、密度及び低密度の区域（及びその間の階調）を判断するために計算による方法を用いることができ、ユーザに対してパターン密度の視覚表現を提供するために、カラーコーディング又は他の視覚技術を用いることができる。
作業３５６では、パターン密度での変化が判断される。例えば、一実施形態では、基板又は基板の着目部分を部分集合に分割することができ、これらの部分集合にわたる密度変化を判断するために、各部分集合を精査及び比較することができる。例えば、一実施形態では、最大密度を有する部分集合を判断することができ、この最大値からの各残りの部分集合の密度変化を判断するために、この最初の部分集合に対して各残りの部分集合を比較することができる。別の実施形態では、基調密度又は好ましい密度を判断することができ、部分集合をこの望ましい密度に対して比較することができる。例えば、好ましい密度は、最適なスペーサ幅を生じる密度が生じるように選択することができる。部分集合は、全て均一なサイズ及び面積のとすることができ、又は異なるとすることができる。例えば、部分集合区域を定める上で等密度線が用いられる以下に説明する例のように、局所密度に基づいて部分集合を定めることを有利であるとすることができる。
判断が計算によって実施される実施形態では、部分集合は、所定の面積に基づいて自動的に定めることができ、又は部分集合は、密度領域に基づいて発見的に定めることができる。例えば、等密度線を判断することができ、最終的にこれらの等密度線によって部分集合領域を定めることができる。パターンがユーザに対して視覚的に表示される実施形態では、パターン密度に基づいて区域又は部分集合を手動で選択するための例えば、マウス又は他のポインティングデバイスのような入力デバイスをユーザに提供することができる。
作業３５８では、密度差に基づいて充填パターンが判断される。例えば、各部分集合の密度と最大密度又は基調密度の間の差を判断するように、各部分集合を評価することができる。この差又はデルタ値から、対象の部分集合の密度を望ましい密度レベルに対応させる上で充填パターンを何処に配置することができるかを判断するために、計算による方法を用いることができる。基板が部分集合に分割されない実施形態では、線間隔を評価することができ、線間隔が所定の閾値を超える区域内に付加的な線を追加することができる。例えば、最小線間隔又は最小空所面積を判断するか又は公称線間隔又は公称空所面積（絶対最小値ではなく）を判断するために、密度区域を評価することができる。この点から、線間隔がこの閾値を超える位置が、閾値をある一定の量だけ上回ったように判断するようにデータセットを精査することができ、付加的な線を追加することができる。
作業３６０では、これらの付加的充填パターンが、最初の犠牲材料作業及びエッチング作業の後に実際のパターンと共に基板上に残置されるように、これらの付加的充填パターンを含めるようにデータセットを拡張することができる。作業３６２では、工程に依存して、望ましくないスペーサ材料が基板から除去されることを保証するために、整えられたマスクに対してデータセットを更新することが必要である場合がある。図３、図４、及び図５を参照して上述した工程例の場合には、破線１４２によって定められた輪郭の外側にあるあらゆる望ましくない補充パターンは、この例ではいずれにせよエッチング処理によって除去されることになるので、整えられたマスクのデータセットを更新する必要はない。同様にこの例では、犠牲材料を除去する工程は、基板全体から犠牲材料を除去する。それに応じてこの除去工程は、犠牲材料の付加的な補充パターンを含むことになる。本説明を読解した後に当業者には明らかになるであろうが、回路性能に悪影響を及ぼさない範囲で補充パターンを所定位置に保持することができる。
一実施形態では、本発明は、レイアウト要素の臨界特徴部の全てが１回の露光で定められるように実施することができる。更に、一実施形態では、臨界縁部を初回の露光で定めることができ、それによって自己整合を発生させることが可能になる。それに応じてこれらの実施形態では、２回目の露光をトリミングレベルに対して用いることができ、要素のうちの大きい幅の部分を作成するのに付加的な露光は必ずしも必要とされない。
別の実施形態では、トリミングレベルの順序を変更することができる。図３、図４、及び図５を参照して上述した工程例の場合を考えられたい。この例では、大きい特徴部を定めるトリミングレベルは、線端部のトリミングの前に発生させることができる。更に、大きいパターンのトリミングレベルは、スペーサエッチングの前に発生させることができる。
上述の実施形態では、スペーサ材料を用いてレイアウト要素の寸法及び配置が定められる。しかし、従来のスペーサ工程は、パターン密度の変化に起因してスペーサ幅において望ましいものよりも大きい変化を提供する場合がある。一方一実施形態では、スペーサ材料は、特徴部自体ではなく要素間の空所を定めるのに用いることができる。それに応じて、そのような実施ではスペーサ寸法の変化は、重要度の低いとすることができる。
更に、上記に詳細に説明されているように、スペーサ寸法の変化を低減するために、レイアウトの低密度区域内に、パターンの充填をより均一にする付加的な補充パターン又はダミーパターンを追加することができる。例えば、基板にわたって、又は基板の望ましい区域にわたってより均一なパターン密度が得られるように、実際のデバイスパターンが僅かしか存在しないか、又は全く存在しない基板区域に、いかなる電気的機能も持たないパターンを追加することができる。別の実施形態では、構成要素を位置し直すことによってパターン密度の均一性を高めるために、レイアウトを更新するフィードバックループを追加することができる。パターン密度の均一性を高めることにより、スペーサの堆積の均一性を改善するのを助勢することができ、従って、様々な要素にわたってより均一なスペーサ幅が誘導される。一実施形態では、これらの付加的な補充パターンは、初期のパターンの堆積中に堆積することができ、トリミングマスクを用いて除去することができる。それに応じて、この工程は、付加的マスク層を必要としないように実施することができる。
従来の教示は、例えば、４５ｎｍ及びそれ以下のような小さい寸法では、パターンの焼き付け適性を改善するために、論理回路用途のためのポリレベルのレイアウトが、格子状レイアウト又はリソグラフィに対して親和性の高いレイアウトとすべきであることを示している。また、そのような格子状パターンは、スペーサをより均一な環境に配置するのにも役立ち、従って、より良好なスペーサ均一性が得られる。セルの縁部では、均一性を更に改善するために、付加的パターンを配置することができる。
一実施形態では、スペーサの幅は、堆積工程、並びにエッチング処理に対処することによってモデル化することができる。一実施形態では特に、臨界寸法変化を防止又は低減するために、付加的パターンを配置するのに役立つように、近接性への依存性を正確にモデル化することができる。例えば、スペーサの幅をモデルを用いて模擬することができる。モデルは、様々なスペーサ環境又はスペーサ密度において較正試験レチクルを用いることによって取得することができる。この試験マスクを用いて試験ウェーハを露光する（更にウェーハ上でスペーサを定めるまで試験ウェーハを処理する）ことにより、スペーサ幅を様々な環境において測定することができ、この実験データに基づいてモデルを作成することができる。
所定の位置（ｘ０、ｙ０）においてスペーサ幅を評価するために、位置（ｘ０、ｙ０）を取り囲むパターンに、堆積及びエッチングの効果の大きさ及び範囲を表すカーネル関数の和を畳み込むことができる。例えば、次式が得られる。
Figure 2011514654
ここで、Ｋｎは、カーネルであり、λｎは、係数であり、Ｍは、マスクを表す関数である（１＝透明、０＝不透明）。Ｋｎ及びλｎは、実験データを当て嵌めることによって判断することになる。例えば、異なるシグマ値を有するガウス関数をカーネル関数として用いることができる。位置（ｘ０、ｙ０）における畳み込みの結果は、与えた式で説明した通りにスペーサ幅を予測するために直接用いることができる。エッチング効果を説明するのに、例えば、米国特許出願ＵＳ２００７／０１４３７３３Ａ１に説明されているものを含む他の種類のモデルを用いることができる。
得られるモデルは、スペーサの均一な寸法を得るために設計（機能回路要素を表す元の多角形）を修正すること、及び設計における所定の位置で望ましい寸法を得るために設計を変更することを含む様々な用途に対して用いることができる。このモデルは、必ずしも全ての位置において同じではない可能性があり、所定の位置おいて望ましい幅を得るのに用いることができることに注意されたい。更に別の実施形態では、用途は、スペーサの均一な寸法を得るためのモデルに基づく補充パターン配置、及びある一定の位置である一定の寸法を得るためのモデルに基づくダミーパターン配置を含むことができる。別の実施形態では、用途を組み合わせることができる。
別の実施形態では、モデルは、寸法を予測するための規則セットを作成するのに用いることができる。例えば、規則は、設計規則チェッカー型のツールにおいて設計を修正するか又はダミー試験パターンを追加するために用いることができる。更に別の実施形態では、モデルは、例えば、スペーサ幅の変化を回避するなどの設計を制限するのに用いられる規則セットを作成するのに用いることができる。そのような規則は、設計者によって用いられる標準の設計規則セット内に統合することができる。例えば、規則は、補充パターンを配置することを可能にするための特徴部間の望ましい間隔の範囲を設計者に知らせることができる。この種の規則は、補助特徴部の配置に用いられる規則と類似とすることができる。補助特徴部は、設計の焼き付け適性を改善するのに用いることができるが、小さすぎることから実際にはウェーハ上に印刷されない（時としてサブ解像度補助特徴部と呼ぶ）。
更に別の実施形態では、モデルは、スペーサの最終形状の輪郭を作成するために用いることができる。この輪郭は、例えば、チップの最終的な電気特性を評価するために用いることができる。例えば、輪郭は、トランジスタ又は他のデバイスの寸法をより正確に予測するのに用いることができる。一実施形態では、これらの輪郭は、トランジスタ又は他のデバイスの幅及び長さをより正確に更新するか又は正確な相互接続部寸法を予測するのに用いることができる。別の実施形態では、これらの輪郭は、相互接続部の抵抗及び容量をより正確に更新するのに用いることができる。
実際の輪郭に基づいて更新されるこの情報は、例えば、タイミング及び電力消費のような重要なチップ情報をより良好に評価するのに設計者が用いることができる。例えば、実寸法対作図寸法の使用を開示している米国特許第７、２１６、３２０号を参照されたい。スペーサ輪郭予測は、最終的なウェーハ像のシミュレーションによる輪郭を作成するために、他のリソグラフィ段階（トリミング及び大きい特徴部を定めるのに用いられる）と組み合わせることができることに注意されたい。
一実施形態では、スペーサの焼き付けは、リソグラフィではなく、薄膜堆積及びエッチング作業に依存するので、スペーサ工程は、スペーサのサイズを補正するのに光学近接補正（ＯＰＣ）を必要としない。それに応じて、スペーサパターンの寸法は、リソグラフィ処理による影響を受けない。特徴部の配置は、リソグラフィ処理によって影響を受ける可能性があるから、線が正しく配置されることを保証するのに役立つように、ＯＰＣを最初の層（初期パターン）に対して用いることができる。各スペーサにおいて、１つの縁部の位置はリソグラフィ工程によって設定することができ、それに対して他の縁部の位置は、堆積／エッチング処理によって判断することができる。堆積／エッチング処理は後に登場するので、堆積／エッチング処理は、スペーサの幅を定めることができる。
初期の特徴部の焼き付けは、炭素ベースの材料のような厚い層の上部で、例えば、酸化珪素又は窒化珪素のような薄いハードマスクを用いて行うことができる。スペーサの望ましい厚み及び幅を得るために、層の厚みを調節することができる。層の厚みを調節する処理作業では、パターンを補充するのに用いられる材料は、レイアウト要素に必要な最終材料とすることができ、又は厚い下層（炭素ベースの材料）をエッチングするのに用いられることになるハードマスクとすることができる。最終的にこの積層体を下にある材料をエッチングするためのマスクとして用いることができる。
基板という用語は、上部に材料の層が配置されるあらゆる材料を指す上で用いることができる。基板は、金属、セラミック、プラスチック、ガラス、及びその他の材料を含む多くの材料のうちのいずれか、又はそれらの材料の組合せで構成することができる。基板は、例えば、ＧａＡｓ、Ｓｉ、ＳｉＧｅ、又はあらゆる他の半導体材料を含むことができ、例えば、ウェーハ及びダイ、又は上部に１つ又はそれよりも多くの層が形成された製作工程における構造体を含むあらゆる他の半導体構造体を含むことができる。
ツールという用語は、記載した機能を実行するように構成されたあらゆる装置を指す上で用いることができる。例えば、ツールは、１つ又はそれよりも多くのモジュールのアセンブリを含むことができ、ハードウエア、ソフトウエア、又はこれらの組合せで構成することができる。従って、例えば、ツールは、１つ又はそれよりも多くのソフトウエアモジュール、ハードウエアモジュール、ソフトウエア／ハードウエアモジュール、又はこれらのあらゆる組合せ又は組み替えのアセンブリとすることができる。別の例として、ツールは、計算デバイス、又はソフトウエアが作動するか又はハードウエアが実行される他の機器とすることができる。
本明細書に用いるモジュールという用語は、本発明の１つ又はそれよりも多くの実施形態に従って実施することができる機能の所定のユニットを表すことができる。本明細書に用いるモジュールは、ハードウエア、ソフトウエア、又はこれらの組合せというあらゆる形態を利用して実施することができる。例えば、モジュールを構成するのに、１つ又はそれよりも多くのプロセッサ、コントローラ、ＡＳＩＣ、ＰＬＡ、論理構成要素、ソフトウエアルーチン、又は他の機構を実施することができる。実施においては、本明細書に説明する様々なモジュールを別々のモジュール又は機能として実施することができ、説明した特徴は、部分的又は全体的に１つ又はそれよりも多くのモジュール間で共有することができる。言い換えれば、当業者には本説明を読解した後に明らかになるであろうが、本明細書に説明する様々な特徴及び機能は、いずれか所定の用途において実施することができ、１つ又はそれよりも多くの別々又は共有のモジュール内に様々な組合せ及び組み替えに実施することができる。機能の様々な特徴又は要素は、別々のモジュールとして個別に説明又は特許請求することができるが、当業者には、これらの特徴及び機能を１つ又はそれよりも多くの共通のソフトウエア要素及びハードウエア要素の間で共有することができ、そのような説明が、そのような特徴又は機能を実行するのに別々のハードウエア要素又はソフトウエア要素が用いられることを必要とするか又は意味することにはならないことは理解されるであろう。
本明細書に説明する作業に関連して用いられる工程の構成要素又はモジュールが、全体的又は部分的にソフトウエアを用いて実行される場合には、一実施形態においてこれらのソフトウエア要素は、これらの作業に関して説明した機能を実行することができる計算モジュール又は処理モジュールを用いて作動するように実施することができる。１つのそのような計算モジュール例を図８に示す。この計算モジュール例４００を用いて様々な実施形態を説明する。本説明を読解した後には、当業者には、本発明を他の計算モジュール又はアーキテクチャを用いて如何にして実施するかが明らかになるであろう。
ここで、図８を参照すると、計算モジュール４００は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、及びノートブックコンピュータ、メインフレーム、スーパーコンピュータ、ワークステーション、又はサーバ、又は所定の用途又は環境に対して望ましい又は適切とすることができるあらゆる他の種類の専用又は汎用計算デバイス内に見られる計算機能又は処理機能を表すことができる。計算モジュール４００は、所定のデバイス内に組み込まれた又はそうでなければこのデバイスに対して利用可能な計算機能を表すことができる。例えば、計算モジュールは、他の電子デバイス内に得ることができる。計算モジュール４００は、例えば、プロセッサ４０４のような１つ又はそれよりも多くのプロセッサ又は処理デバイスを含むことができる。プロセッサ４０４は、例えば、マイクロプロセッサ、コントローラ、又は他の制御論理回路のような汎用又は専用処理エンジンを用いて実施することができる。図１２に示している例では、プロセッサ４０４は、バス４０３、又は計算モジュール４００が有する他の構成要素との対話を容易にする他の通信媒体に接続される。
計算モジュール４００は、主メモリ４０８と呼ぶ１つ又はそれよりも多くのメモリモジュールを含むことができる。例えば、情報、及びプロセッサ４０４によって実行される命令を記憶するために、好ましくは、ランダムアクセスメモリ（ＲＡＭ）又は他の動的メモリを用いることができる。主メモリ４０８は、プロセッサ４０４によって実行される命令の実行中に、一時変数又は他の中間情報を記憶するために用いることができる。同様に、計算モジュール４００は、静的情報、及びプロセッサ４０４のための命令を記憶するためにバス４０３に結合された読取専用メモリ（ＲＯＭ）又は他の静的記憶デバイスを含むことができる。
計算モジュール４００は、例えば、媒体ドライブ４１２及び記憶ユニットインタフェース４２０を含むことができる１つ又はそれよりも多くの様々な形態の情報記憶機構４１０を含むことができる。媒体ドライブ４１２は、固定又は取外し可能の記憶媒体４１４をサポートするドライブ又は他の機構を含むことができる。例えば、ハードディスクドライブ、フロッピーディスクドライブ、磁気テープドライブ、光ディスクドライブ、ＣＤ又はＤＶＤドライブ（Ｒ又はＲＷ）、又は他の取外し可能又は固定の媒体ドライブである。それに応じて、記憶媒体４１４は、例えば、ハードディスク、フロッピーディスク、磁気テープ、カートリッジ、光ディスク、ＣＤ又はＤＶＤ、又は媒体ドライブ４１２によって読取り、書込み、又はアクセスが行われる他の固定媒体又は取外し可能媒体を含むことができる。これらの例が示すように、記憶媒体４１４は、特定のコンピュータソフトウエア又はデータが記憶されたコンピュータ使用可能記憶媒体を含むことができる。
別の実施形態では、情報記憶機構４１０は、コンピュータプログラム又は他の命令又はデータを計算モジュール４００内にロードすることを可能にするための他の類似の媒介手段を含むことができる。そのような媒介手段は、例えば、固定又は取外し可能の記憶ユニット４２２とインタフェース４２０を含むことができる。そのような記憶ユニット４２２とインタフェース４２０の例は、プログラムカートリッジとカートリッジインタフェース、取外し可能メモリ（例えば、フラッシュメモリ又は他の取外し可能メモリモジュール）とメモリスロット、ＰＣＭＣＩＡスロットとカード、並びに他の固定又は取外し可能の記憶ユニット４２２と、記憶ユニット４２２から計算モジュール４００へとソフトウエア及びデータを転送することを可能にするインタフェース４２０を含むことができる。
また、計算モジュール４００は、通信インタフェース４２４を含むことができる。通信インタフェース４２４は、計算モジュール４００と外部デバイスとの間でソフトウエア及びデータを転送することを可能にするために用いることができる。通信インタフェース４２４の例は、モデム又はソフトモデム、ネットワークインタフェース（「イーサネット」、ネットワークインタフェースカード、ＷｉＭｅｄｉａ、８０２．ＸＸ、又は他のインタフェース等）、通信ポート（例えば、ＵＳＢポート、ＩＲポート、ＲＳ２３２ポート、Ｂｌｕｅｔｏｏｔｈインタフェース、又は他のポート等）、又は他の通信インタフェースを含むことができる。通信インタフェース４２４を通じて転送されるソフトウエア及びデータは、一般的に、所定の通信インタフェース４２４によって交換することができる電子信号、電磁信号、光信号、又は他の信号とすることができる信号に乗せて伝送することができる。これらの信号は、チャンネル４２８を通じて通信インタフェース４２４に供給される。このチャンネル４２８は、信号を伝送することができ、有線媒体又は無線媒体を用いて実施することができる。チャンネルのいくつかの例は、電話線、セルラーリンク、ＲＦリンク、光リンク、ネットワークインタフェース、局所及び広域のネットワーク、並びに他の有線又は無線の通信チャンネルを含むことができる。
本文献では、「コンピュータプログラム媒体」及び「コンピュータ使用可能媒体」という用語は、例えば、メモリ４０８、記憶ユニット４２０、媒体４１４、及びチャンネル４２８上の信号のような媒体を一般的に指す上で用いる。これら及びその他の様々な形態のコンピュータプログラム媒体又はコンピュータ使用可能媒体は、実行に向けて処理デバイスに１つ又はそれよりも多くの命令の１つ又はそれよりも多くのシーケンスを伝送することに係わるとすることができる。媒体上に具現化されたそのような命令は、一般的に、「コンピュータプログラムコード」又は「コンピュータプログラム製品」（コンピュータプログラムの形態又は他の群にまとめることができる）と呼ぶ。そのような命令は、実行された時に、計算モジュール４００に対して本明細書に解説した通りに本発明の特徴又は機能を実行させることを可能にすることができる。
本発明の様々な実施形態を上述したが、これらの実施形態は、一例としてのみ提供したものであり、限定的なものとして提供したものではないことを理解すべきである。同様に、様々な図は、本発明におけるアーキテクチャ又は他の構成の例を示す場合があり、これは、本発明に含めることができる特徴及び機能を理解するのを助けるために提供したものである。本発明は、例示しているアーキテクチャ又は構成の例に制限されず、望ましい特徴は、様々な別のアーキテクチャ及び構成を用いて実施することができる。実際に、当業者には、本発明の望ましい特徴を実施するのに別の機能、論理的又は物理的な分割、及び構成を如何に実施することができるかは明らかであろう。また、本明細書に示すもの以外の複数の異なる構成モジュール名を様々な分割に付与することができる。更に、流れ図、作業説明、及び方法の特許請求に関して、本明細書において作業を提供した順序は、前後関係によって別途指定されていない限り、様々な実施形態を記載する機能を同じ順序で実行するように実施することを要求することにはならない。
本発明を種々の例示的な実施形態及び実施例を用いて上述したが、個々の実施形態のうちの１つ又はそれよりも多くにおいて説明した様々な特徴、態様、及び機能は、それらの適用性において、これらを説明するのに用いた特定的な実施形態に限定されず、本発明の他の実施形態のうちの１つ又はそれよりも多くに対して単独又は様々な組合せで、そのような実施形態を説明したか否か、及びそのような特徴が説明された一部の実施形態であると提供したか否かに関わらず、それを適用することができることを理解すべきである。従って、本発明の幅及び範囲は、上述の例示的な実施形態のうちのいかなるものによっても限定されるべきではない。
本文献に対して用いる用語及び表現、並びにこれらの変形は、別途明示しない限り、限定的であることとは反対に制約のないものと解釈すべきである。この例として、「含む」という用語は、「非限定的に含む」又は類似のことを意味するものとして読解すべきであり、「例」という用語は、解説中の項目の例示的な事例を提供するのに用いるものであり、網羅的なもの又はこれらの項目の限定的な一覧ではなく、用語「ａ」又は「ａｎ」は、「少なくとも１つ」、「１つ又はそれよりも多く」、又は類似のことを意味すると読解すべきであり、「通例の」、「従来の」、「通常の」、「標準の」、「公知の」のような形容詞、及び類似の意味を有する用語は、説明する項目を所定の期間に限定するか又は所定の時点で利用可能な項目に限定するものと解釈すべきではなく、現時点又はそれ以後のあらゆる時点で利用可能又は公知のものになる可能性がある従来の、通常の、又は標準の技術を網羅すると読解すべきである。同様に、本文献が、当業者に対して明らか又は公知になる技術に言及する場合には、そのような技術は、現時点又はそれ以後のあらゆる時点において当業者に対して明らか又は公知になるものを網羅する。
「及び」という接続詞を用いて関連付けられる項目群は、これらの項目の各全てのものが群に存在することを必要とすると読解すべきではなく、別途明示しない限り、「及び／又は」として読解すべきである。同様に、「又は」という接続詞で関連付けられる項目群は、この群内では相互排他性を必要とすると読解すべきではなく、別途明示しない限り、同様に「及び／又は」として読解すべきである。更に、本発明の項目、要素、又は構成要素は、単一のものとして説明又は特許請求する場合があるが、単一のものに限定することを明示しない限り、複数のものが本発明の範囲にあるように考えられている。
一部の事例における「１つ又はそれよりも多く」、「少なくとも」、「〜であるが、限定されない」、又は他の類似の表現のような広義化用語及び広義化表現の存在は、そのような広義化表現が不在である箇所では狭義の場合が考えられているか又は必要とすることを意味していると読解すべきではない。「モジュール」という用語の使用は、モジュールの一部として説明又は特許請求している構成要素又は機能が、全て共通のパッケージ内に構成されることを意味しない。実際に、モジュールが有する様々な構成要素のうちのいずれか又は全ては、制御論理構成要素であるか又は他の構成要素であるかに関わらず、単一のパッケージ内に組み合わせるか又は別々に維持することができ、更に複数の群又はパッケージ内又は複数の位置にわたって配分することができる。
更に、本明細書に示す様々な実施形態は、例示的なブロック図、流れ図、及びその他の図を用いて説明した。当業者には本文献を読解した後に明らかになるであろうが、図示の実施形態及びその様々な代替形態は、図示の例に縛られることなく実施することができる。例えば、ブロック図及びそれに付随する説明は、特定のアーキテクチャ又は構成を要求するものと解釈すべきではない。
１０ 犠牲層
１５ ハードマスク層
２０ パターン形成される実際の層
１００ 工程の最初の部分

Claims (25)

  1. 半導体デバイスの層に対するデータセットを判断する方法であって、
    半導体デバイスに対する回路要素のパターン形成を定めるスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層に形成するデータセットを受け取る段階と、
    前記半導体デバイスの前記層の一部分にわたる区域内の前記複数の元の犠牲材料パターンの密度を判断する段階と、
    閾値密度よりも低い密度を有する前記層の区域内に付加的犠牲材料パターンを含めるように前記データセットを拡張する段階と、
    を含むことを特徴とする方法。
  2. 前記閾値密度は、所定のスペーサ幅に基づいて判断されることを特徴とする請求項１に記載の方法。
  3. 前記閾値密度は、元のパターンの最高密度を有する前記層の区域の密度に基づいて判断されることを特徴とする請求項１に記載の方法。
  4. 前記層の前記部分にわたる元のパターンの密度の変動を判断する段階、及びより高い密度の区域と、判断された閾値密度よりも低い密度を有する区域との間の密度差に基づいてより低い密度の区域に追加される前記付加的パターンを判断する段階を更に含むことを特徴とする請求項１に記載の方法。
  5. 前記区域にわたる前記判断された元のパターンの密度に基づいて充填パターン密度を計算する段階を更に含むことを特徴とする請求項１に記載の方法。
  6. 前記データセットを拡張する段階は、基板の区域にわたるパターン密度の均一性を高めることを特徴とする請求項１に記載の方法。
  7. 前記付加的な犠牲材料パターンは、回路に対して電気的機能を与えない副次的パターンを含むことを特徴とする請求項１に記載の方法。
  8. コンピュータ使用可能媒体上に具現化されたコンピュータプログラム製品によって実行されることを特徴とする請求項１に記載の方法。
  9. 複数の層を有する半導体デバイスであって、
    層が、スペーサ二重パターン形成工程によって形成された一連の要素を含み、
    スペーサ二重パターン形成に用いられるデータセットが、
    半導体デバイスに対する回路要素のパターン形成を定めるスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層に形成するデータセットを受け取る段階と、
    半導体デバイスの前記層の一部分にわたる区域内の前記複数の元の犠牲材料パターンの密度を判断する段階と、
    閾値密度よりも低い密度を有する前記層の区域内に付加的犠牲材料パターンを含めるように前記データセットを拡張する段階と、
    を含む方法によって拡張される、
    ことを特徴とする半導体デバイス。
  10. 前記閾値密度は、所定のスペーサ幅に基づいて判断されることを特徴とする請求項９に記載の半導体デバイス。
  11. 前記閾値密度は、元のパターンの最高密度を有する前記層の区域の密度に基づいて判断されることを特徴とする請求項９に記載の半導体デバイス。
  12. 前記方法は、前記層の前記部分にわたる元のパターンの密度の変動を判断する段階、及びより高い密度の区域と、判断された閾値密度よりも低い密度を有する区域との間の密度差に基づいてより低い密度の区域に追加される前記付加的パターンを判断する段階を更に含むことを特徴とする請求項９に記載の半導体デバイス。
  13. 前記方法は、前記区域にわたる前記判断された元のパターンの密度に基づいて充填パターン密度を計算する段階を更に含むことを特徴とする請求項９に記載の半導体デバイス。
  14. 前記データセットを拡張する段階は、基板の区域にわたるパターン密度の均一性を高めることを特徴とする請求項９に記載の半導体デバイス。
  15. 前記付加的な犠牲材料パターンは、回路に対して電気的機能を与えない副次的パターンを含むことを特徴とする請求項９に記載の半導体デバイス。
  16. 半導体デバイスの層に対するデータファイルを発生させるためのコンピュータ支援設計装置であって、
    プロセッサと、
    前記プロセッサに接続したメモリと、
    コンピュータプログラムコードが組み込まれたコンピュータ可読媒体と、
    を含み、
    前記コンピュータプログラムコードは、前記プロセッサをして、
    半導体デバイスに対する回路要素のパターン形成を定めるスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層に形成するデータセットを受け取る段階、
    前記半導体デバイスの前記層の一部分にわたる区域内の前記複数の元の犠牲材料パターンの密度を判断する段階、及び
    閾値密度よりも低い密度を有する前記層の区域内に付加的犠牲材料パターンを含めるように前記データセットを拡張する段階、
    の作業を実行させるように構成される、
    ことを特徴とする装置。
  17. 前記閾値密度は、所定のスペーサ幅に基づいて判断されることを特徴とする請求項１６に記載のコンピュータ支援設計装置。
  18. 前記閾値密度は、元のパターンの最高密度を有する前記層の区域の密度に基づいて判断されることを特徴とする請求項１６に記載のコンピュータ支援設計装置。
  19. コンピュータプログラムコードが、前記プロセッサをして、前記層の前記部分にわたる元のパターンの密度の変動を判断させ、かつより高い密度の区域と、判断された閾値密度よりも低い密度を有する区域との間の密度差に基づいてより低い密度の区域に追加される前記付加的パターンを判断させるように更に構成されることを特徴とする請求項１６に記載のコンピュータ支援設計装置。
  20. コンピュータプログラムコードが、前記プロセッサをして、前記区域にわたる前記判断された元のパターンの密度に基づいて充填パターン密度を計算させるように更に構成されることを特徴とする請求項１６に記載のコンピュータ支援設計装置。
  21. 前記データセットを拡張する段階は、基板の区域にわたるパターン密度の均一性を高めることを特徴とすることを特徴とする請求項１６に記載のコンピュータ支援設計装置。
  22. 前記付加的な犠牲材料パターンは、回路に対して電気的機能を与えない副次的パターンを含むことを特徴とする請求項１６に記載のコンピュータ支援設計装置。
  23. 半導体デバイスの層に対するデータセットを判断する方法であって、
    半導体デバイスに対する回路要素のパターン形成を定めるスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層に形成するデータセットを受け取る段階と、
    前記半導体デバイスの前記層の一部分にわたる区域内の前記複数の元の犠牲材料パターンの密度を判断する段階と、
    望ましいスペーサ材料幅を達成するために前記層の区域内の密度を変更する段階と、
    を含むことを特徴とする方法。
  24. 前記密度を変更する段階は、前記層の前記区域に付加的な犠牲材料パターンを追加する段階を含むことを特徴とする請求項２３に記載の方法。
  25. 半導体デバイスの層に関するデータセットを判断する方法であって、
    半導体デバイスに対する回路要素のパターン形成を定めるスペーサ材料の配置を定めるのに用いられる複数の元の犠牲材料パターンを半導体デバイスの層に形成する、集積回路設計のためのデータセットを受け取る段階と、
    前記半導体デバイスの前記層の一部分にわたる区域内の前記複数の元の犠牲材料パターンの密度を判断する段階と、
    前記層の区域内の前記元のパターンの密度を調節して該区域に対する望ましいスペーサ材料幅を達成するために前記集積回路設計を変更する段階と、
    を含むことを特徴とする方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209552A (ja) * 2011-03-28 2012-10-25 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101903975B1 (ko) 2008-07-16 2018-10-04 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) * 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8327301B2 (en) * 2009-02-03 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Routing method for double patterning design
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8739095B2 (en) * 2010-03-08 2014-05-27 Cadence Design Systems, Inc. Method, system, and program product for interactive checking for double pattern lithography violations
KR101828492B1 (ko) * 2010-10-13 2018-03-29 삼성전자 주식회사 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8799834B1 (en) * 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US8966412B1 (en) * 2013-09-24 2015-02-24 Globalfoundries Inc. Methods of generating circuit layouts that are to be manufactured using SADP techniques
JP2017067442A (ja) * 2013-12-27 2017-04-06 株式会社日立ハイテクノロジーズ パターン測定装置、及びパターン測定のためのコンピュータープログラム
KR102185281B1 (ko) * 2014-01-09 2020-12-01 삼성전자 주식회사 자기 정렬 더블 패터닝 공정을 이용하여 반도체 소자의 패턴을 형성하는 방법
KR102343859B1 (ko) * 2015-01-29 2021-12-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
TWI638385B (zh) * 2015-03-31 2018-10-11 聯華電子股份有限公司 半導體裝置的圖案化結構及其製作方法
KR20220085622A (ko) 2020-12-15 2022-06-22 삼성전자주식회사 반도체 메모리 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163215A (ja) * 2001-11-27 2003-06-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007335763A (ja) * 2006-06-16 2007-12-27 Toshiba Corp 半導体装置及びその製造方法
JP2009146966A (ja) * 2007-12-12 2009-07-02 Toshiba Corp 半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002148779A (ja) 2000-11-07 2002-05-22 Toshiba Corp マスクパターン補正方法、フォトマスク及びマスクパターン補正方法プログラムを格納したコンピュータ読み取り可能な記録媒体
JP3479052B2 (ja) * 2001-04-23 2003-12-15 沖電気工業株式会社 半導体装置のダミー配置判定方法
JP3565268B2 (ja) * 2001-06-22 2004-09-15 株式会社東芝 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6723640B2 (en) 2002-06-29 2004-04-20 Hynix Semiconductor Inc. Method for forming contact plug of semiconductor device
CN1762053A (zh) 2003-03-13 2006-04-19 Pdf全解公司 具有非矩形单元片的半导体晶片
JP4599048B2 (ja) 2003-10-02 2010-12-15 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク
US7234128B2 (en) * 2003-10-03 2007-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving the critical dimension uniformity of patterned features on wafers
KR100732753B1 (ko) * 2004-12-23 2007-06-27 주식회사 하이닉스반도체 반도체 장치 제조방법
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7600212B2 (en) 2005-10-03 2009-10-06 Cadence Design Systems, Inc. Method of compensating photomask data for the effects of etch and lithography processes
US7316872B2 (en) * 2005-10-17 2008-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Etching bias reduction
US7741221B2 (en) * 2005-12-14 2010-06-22 Freescale Semiconductor, Inc. Method of forming a semiconductor device having dummy features
US7669176B2 (en) * 2007-09-14 2010-02-23 Infineon Technologies Ag System and method for semiconductor device fabrication using modeling
US8440569B2 (en) * 2007-12-07 2013-05-14 Cadence Design Systems, Inc. Method of eliminating a lithography operation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163215A (ja) * 2001-11-27 2003-06-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007335763A (ja) * 2006-06-16 2007-12-27 Toshiba Corp 半導体装置及びその製造方法
JP2009146966A (ja) * 2007-12-12 2009-07-02 Toshiba Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209552A (ja) * 2011-03-28 2012-10-25 Renesas Electronics Corp 半導体装置の製造方法

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