JP2009146966A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置を製造する際、側壁加工プロセスで形成される不要な配線を介したショートの発生を防ぎ、マイクロローディング効果やディッシング現象の発生を防ぐ。
【解決手段】基板上に被加工絶縁性膜を形成し、前記基板に設けられる素子を接続する第１の配線が配置される第１のエリアに前記第１の配線を形成するためにパターニングされた第１の犠牲膜を形成し、ダミー配線が配置される第２のエリアに前記ダミー配線を形成するためにパターニングされた第２の犠牲膜を形成し、前記第１の犠牲膜の側壁に形成される第３の犠牲膜と前記第２の犠牲膜の側壁に形成される第４の犠牲膜とを、分離した膜として形成し、前記第３の犠牲膜と前記第４の犠牲膜とをマスクとして前記被加工絶縁性膜をエッチングして凹部を形成し、導電性材料を前記凹部に埋め込むことを特徴とする半導体装置の製造方法を提供する。
【選択図】図１０

Description

本発明は、半導体装置の製造において側壁加工プロセスを用いる方法に関する。
半導体装置が様々な分野で使われるようになり、半導体装置の小型化、消費電力量の低減、信頼性の向上、コストの低減などについての要求が年々高まっている。特に、半導体装置の小型化のために単位面積あたりの半導体装置が有する素子数が増加するなどし、より高度な製造技術が求められている。
半導体装置の小型化の一手法としては、配線幅の縮小や配線間のスペースの縮小が挙げられる。しかし、現状の光や電子波を用いて配線などのパターンを形成するリソグラフィ技術においては、用いる光などの波長による解像度の限界が存在する。そこで解像度の限界を超えてパターンを形成する方法として、側壁加工プロセス（あるいは「側壁転写プロセス」ともいう）が提案されている（例えば、特許文献１参照。）。
側壁加工プロセスは、被加工膜の上にリソグラフィなどによりパターニングされた芯材となる犠牲膜を形成し、芯材となる犠牲膜をスリミングし、スリミングされた芯材となる犠牲膜の側壁にマスクとなる犠牲膜を形成し、マスクとなる犠牲膜をマスクとして用いて被加工膜をエッチングするプロセスである。この側壁加工プロセスを用いれば、リソグラフィの解像度の限界を超える微細なパターンを形成できる。
特開平８−５５９０８号公報
しかしながら、側壁加工プロセスにおいては、マスクとなる犠牲膜により形成できるパターンの形状には制約がある。このため、被加工膜がエッチングされてできるパターンが不要な配線のパターンを含み、この不要な配線を介してショートが発生する場合がある。また、マスクとなる犠牲膜が形成するパターンの密度が位置に応じて大きく変化すると、被加工膜のエッチング速度が位置に応じて変化してしまうマイクロローディング効果が発生したり、被加工膜のエッチング後に行うダマシンプロセスにおけるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理でディッシング現象が発生したりする場合がある。このため、歩留まりを向上させることが困難となる。
そこで、本発明の一実施形態として、基板上に被加工絶縁性膜を形成し、前記基板に設けられる素子を接続する第１の配線が配置される第１のエリアに前記第１の配線を形成するためにパターニングされた第１の犠牲膜を形成し、ダミー配線が配置される第２のエリアに前記ダミー配線を形成するためにパターニングされた第２の犠牲膜を形成し、前記第１の犠牲膜の側壁に形成される第３の犠牲膜と前記第２の犠牲膜の側壁に形成される第４の犠牲膜とを、分離した膜として形成し、前記第３の犠牲膜と前記第４の犠牲膜とをマスクとして前記被加工絶縁性膜をエッチングして凹部を形成し、導電性材料を前記凹部に埋め込むことを特徴とする半導体装置の製造方法を提供する。
本発明の一実施形態によれば、側壁加工プロセスで形成される不要な配線を介したショートの発生を防ぎ、マイクロローディング効果やディッシング現象の発生を防ぐことができ、半導体装置を小型化しつつ歩留まりの向上を実現することができる。
以下、本発明を実施するための最良の形態について、実施形態として説明する。なお、本発明は、以下に説明する実施形態に限定して解釈されるものではなく、種々の態様で実施することができる。
（実施形態１）
図１は、本発明の一実施形態に係る半導体装置の基板の部分の平面図を模式的に示す。図１（Ａ）に例示されるように、本発明の一実施形態に係る半導体装置は、その基板上に、機能エリア１０１とダミーエリア１０２と呼ばれる領域を有する。「機能エリア」とは、半導体装置の機能の発揮に必要な複数の素子（以下、「機能素子」という）と、機能素子を接続する配線（以下、「機能配線」という）が配置されている基板上の領域である。帰納的に定義するならば、まず、外部との信号の入出力を行う入出力端子は機能素子である。そして機能素子に接続される配線は機能配線である。そして、機能配線に接続される素子は機能素子となる。なお、機能素子がトランジスタなどのスイッチング素子であり常にＯＦＦ状態となる場合には、その機能素子を介して接続される配線は機能配線とはならないと、さらに定義してもよい。
また、「基板上」とは基板の表面のみに限定されず、基板の内部、基板の表面から離れた位置に配置される層の内部や層の表面を含む。すなわち、基板の上に層が一または複数形成されており、そのように形成された層の一つあるいは複数に、素子や配線が形成されている場合も含まれる。
「ダミーエリア」とは、機能エリア以外の領域を言う。すなわち、上記機能素子及び上記機能配線を用いて形成される回路の動作に寄与しない配線が配置される領域をいう。言い換えれば、半導体装置の機能には関係の無い素子、機能配線に接続されない配線（以下、「ダミー配線」という）が配置されている領域及び機能配線とダミー配線との間の絶縁材料が配置されている領域である。
図１（Ｂ）、（Ｃ）は、機能エリアとダミーエリアの他の形態を例示する。図１（Ｂ）に例示されるように、ダミーエリア１０４を周囲に有する機能エリア１０３は凸な領域であるとは限らず、凹な部分を有していてもよい。また、機能エリア１０３の内部にダミーエリア１０５が存在していてもよい。また、図１（Ｃ）に例示されるように、複数の機能エリア１０６、１０７とダミーエリア１０８とが存在していてもよい。
図２は、機能配線、機能エリアを幾つかの観点から説明する図である。図２（Ａ）は、符号２０１が付された配線が、半導体装置の機能を発揮するために必要な素子間を接続しているとすると、この機能配線２０１にコンタクト２０２を介して接続される配線２０３は機能配線となることを示している。また、図２（Ｂ）は、印加される電圧の変動の観点から機能配線を説明する図である。すなわち、半導体装置の動作開始の時点の後、例えば電源が投入されてから所定の時間経過した後において印加される電圧の変動が所定の値を超える配線が機能配線である。電圧の変動は、動作開始の時点の後における最大電圧Ｈと最小電圧Ｌとの差として定義される。例えば、ＨとＬの算術的な差や、Ｌに対するＨの大きさの割合として電圧の変動が求められる（なお、割合を求める際にＬが０となる場合には、適宜、基準電圧を変更する）。また、図２（Ｃ）は、符号２０４、２０５が機能配線である場合、それらの機能配線により挟まれる絶縁領域２０６（配線間スペース）は機能エリアを構成する。もちろん、機能配線２０４、２０５も機能エリアを構成することを示している。
以上の記述では先に機能エリアを定義し、機能エリアでない領域をダミーエリアとして定義した。しかし、機能エリアとダミーエリアの定義は、上述の定義に限定されない。逆にダミーエリアを先に定義することもできる。すなわち、ダミー配線を、コンタクトホールが接続されていない配線、またはコンタクトホールが接続されていても、半導体装置の動作時に印加される電圧が一定であるかその変動が所定の値以内である配線として定義する。そして、ダミーエリアは、ダミー配線及びダミー配線に接する絶縁材料の存在する領域として定義され、機能エリアは、ダミーエリアを除く領域として定義することもできる。
半導体装置においては、特にメモリ回路を有する半導体記憶装置においては、機能エリアには小型化のための微細な構造の同一パターンの繰り返しが現れることが多い。一方、ダミーエリアは半導体装置の機能に関係がないので、配線が全くないか、機能エリアに比べて配線の数が少なくなることが多い。したがって、所定の長さの線分が横切る配線の本数（ピッチの逆数）や所定面積に占める素子と配線の面積であるパターン密度を求めると、一般的には、ダミーエリアでのピッチの逆数やパターン密度は、機能エリアでのピッチの逆数やパターン密度よりも小さくなる。
したがって、基板上の位置に対するパターン密度等の変化のグラフを作成すると、例えば図３のようになる。すなわち、ダミーエリアと機能エリアとでパターン密度が異なり、ダミーエリアにおけるパターン密度よりも機能エリアのパターン密度が大きくなる。また、不揮発性半導体記憶装置のメモリセルアレイにおけるように同じパターンが規則的に繰り返して配置されていると、機能エリアの内部においてパターン密度等の変化が周期的に変化するグラフが得られる。また、機能エリアとダミーエリアとが規則的に配置されていると、そのような機能エリアとダミーエリアが配置されている位置において周期的に変化するグラフが得られる。
また、基板に形成される配線や絶縁スペースにより形成されるパターンの画像を、（１）例えばシャノンの定理に倣って最小加工寸法の半分の長さの辺を有する正方形のピクセルに分解し、（２）隣接するピクセルを縦横８ピクセルの大きさのブロックにし、（３）各ブロックに対して離散フーリエ変換や離散コサイン変換を適用して空間周波数を求め、（４）パターンの空間周波数の分布を基板上の位置に対応させて求めることもできる。
パターンの空間周波数についても、機能エリアに同じパターンが規則的に繰り返し配置されていたり、機能エリアとダミーエリアとが規則的に配置されていたりすると、空間周波数の分布が規則的に変化することになる。また、機能エリアの内部で同じパターンが繰り返されると、空間周波数の分布が周期的に変化する。
ピッチの逆数は、配線を横切る数を求めるための所定の長さの線分の向きによって値が異なる場合があり機械的に正確に求めるには困難があるという問題がある。一方、パターン密度は二次元に広がる所定面積の領域に対して求められるので、ピッチの逆数のような問題は生じないが、一次元の値であるので例えば配線の向きなどを知ることが困難であるという問題がある。それに対し、空間周波数は、二次元に広がるブロックに対する二次元の値として求められるので、ピッチの逆数やパターン密度のような問題が無く、また、機械的に求めるのにも適している。
ところで、機能エリアとダミーエリアとにおけるパターン密度や空間周波数などが異なることにより、基板上にパターン密度や空間周波数が大きく変化する部分が存在すると、ＣＭＰなどによる平坦化処理を行うとディッシング効果が発生したり、エッチングの早さが基板内位置で異なりマイクロローディング効果が発生したりする可能性が高くなる。
図１８は、マイクロローディング効果の発生について説明する図である。図１８は、白の部分にマスクが配置され、黒い部分に対して図に垂直な方向に異方性エッチングによる蝕刻が行われた後の状態を示している。垂直な方向にエッチングを行ったとしても、現実には、水平な方向にも多少の蝕刻がされる。このため、白い部分に同じ幅のマスクが配置されたとしても、マスクのパターンのパターン密度や空間周波数が基板上の位置により異なっていると、水平な方向への蝕刻の進み方が異なる。図１８は、図に水平な方向に対する蝕刻の進み方が異なった結果を示している。具体的には、パターン密度や空間周波数が高い位置においては、低い位置に比べると、水平な方向への蝕刻の速さが大きくなる。この結果、パターン密度や空間周波数が高い位置ほど、マスクの下の部分の侵食の量が大きくなり、白い部分の幅が小さくなる。図１８では、中央の部分より端の部分におけるパターン密度や空間周波数が高いので、端の部分の白い部分の幅が小さくなっている。
もちろん、エッチングの条件やマスクの材料、エッチングの対象となる材料によっては、パターン密度や空間周波数が低いほど、エッチングの速さが大きくなる場合もある。
このようなマイクロローディング効果やディッシング現象が発生すると半導体装置の製造の歩留まりが低下する。そこで、本発明の一実施形態に係る半導体装置は、パターンの形成に制限が伴う側壁加工プロセス下でパターン密度や空間周波数の変化が小さくなるように製造される。また、側壁加工プロセスで不要な配線が形成されショートが発生しやすくなるが、本発明の一実施形態に係る半導体装置においては、この点が改善される。
以下では、図４から図６を参照して側壁加工プロセスの概要を説明し、次に、図７と図８を参照して側壁加工プロセスにおいてパターン密度や空間周波数の変化を小さくするとショートが発生しやすくなる現象について説明する。
図４（Ａ）は、基板とその上に形成された構造の断面の一例を示す。基板４０１の上に被加工膜４０２を堆積し、さらに被加工膜４０２の上に第１の犠牲膜４０３を堆積し、第１の犠牲膜４０３をリソグラフィにより所定のパターンに形成してある。図４（Ｂ）は、基板４０１の平面図を示す。
なお、被加工膜は、導電性を有する導電性膜である場合（言い換えれば、被加工導電性膜である場合）と、絶縁性を有する絶縁膜である場合（言い換えれば、被加工絶縁性膜である場合）とがある。導電性膜の材料としては例えばポリシリコンがあり、絶縁性膜の材料としては例えば酸化珪素がある。
図４（Ｃ）、（Ｄ）は、第１の犠牲膜４０３をさらに微細なパターンにするために、第１の犠牲膜４０３に対してスリミングの処理を行った後の構造を示す。なお、スリミングは必須の処理ではなく必要に応じて行われることになっていてもよい。
図４（Ｅ）、（Ｆ）は、第１の犠牲膜４０３によるパターンが形成された被加工膜４０２の上面に第２の犠牲膜の材料を堆積した後に、第１の犠牲膜４０３の側壁に第２の犠牲膜４０４が残るように異方性エッチングを行った後の構造を示す。第２の犠牲膜は、第１の犠牲膜の側壁に形成されるので、図４（Ｆ）に示されるように、第２の犠牲膜４０４の形状はループ（輪）となる。
図５（Ａ）、（Ｂ）は、第１の犠牲膜４０３を選択的に除去した後の構造を示す。そして、第２の犠牲膜４０４をマスクとして用いて被加工膜４０２をエッチングすると、図５（Ｃ）、（Ｄ）に示す構造が得られる。その後、第２の犠牲膜４０４を選択的に除去して図５（Ｅ）、（Ｆ）に示す構造が得られる。
上述したように、第２の犠牲膜４０４はループの形状をしていたので、被加工膜４０２に形成されるパターンもループの形状となる。そこで、一般的には、ループの一部を除去する。また、エッチングで残った第２の犠牲膜４０４の間に別の材料を充填する範囲を限定する処理が必要となる場合もある。そこで、例えば、図６（Ａ）、（Ｂ）に示すように、被加工膜４０２の一部を除去した構造を得てから別の材料を充填する範囲を限定するために、さらに別の材料４０５を例えば図６（Ｃ）、（Ｄ）に示すように堆積する。なお、「さらに別の材料４０５」は、被加工膜４０２と同じ材料であってもよい（すなわち、「さらに別の材料４０５」は、被加工膜４０２の間に充填する別の材料４０６と異なっていればよい）。
そして、被加工膜４０２の側面に存在する凹部に別の材料４０６を充填して、図６（Ｅ）、（Ｆ）に示される構造が得られる。すなわち、別の材料４０６が被加工膜４０２により仕切られた構造が得られる。側壁加工プロセスにより、別の材料４０６が仕切られる幅、すなわち、被加工膜４０２に形成されるパターンの線の幅をリソグラフィの解像度限界よりも小さくすることができる。また、第１の犠牲膜４０３に対してスリミングを行うと、別の材料４０６の幅、すなわち、被加工膜４０２間の距離もリソグラフィの解像度限界よりも小さくすることが可能となる。
なお、ループの一部を除去する処理、さらに別の材料４０５を堆積する処理、別の材料４０６を堆積する処理は、適宜前後を入れ替えることができる。例えば、図５（Ｅ）、（Ｆ）の構造に対して別の材料４０６を堆積し、その後、さらに図６（Ｃ）、（Ｄ）において、さらに別の材料４０６を堆積した領域をエッチングしてループの一部を除去してもよい。
図７（Ａ）は、基板上に機能エリア１と機能エリア２があり、それらの間にダミーエリア１が存在している構造を示す。なお、機能エリア１と機能エリア２とは、同一の機能エリアの一部であってもよい。
図７（Ａ）では、ダミーエリア１に配線が存在していないので、機能エリア１と機能エリア２とにおけるパターン密度や空間周波数とダミーエリア１におけるパターン密度や空間周波数とが大きく異なる。この結果、上述したように、マイクロローディング効果やディッシング効果が発生することになる。
そこで、配線７０１となる導電性材料を膜状に基板上に堆積し、図７（Ｂ）に示すように第２の犠牲膜７０２を機能エリア１と機能エリア２とに加えて、ダミーエリア１にも形成して、エッチングを行い、空間周波数などの異なりを小さくすることが考えられる。
側壁加工プロセスの制限から図７（Ｂ）に示すように、ダミーエリア１に形成されるダミー配線の本数は偶数となる。また、第２の犠牲膜が一方向のみに延びていると、その方向と垂直方向の力をうけると、第２の犠牲膜の形状が崩れてしまいやすくなる。その結果、ダミーエリア１に不要な配線を形成したことによる歩留まりの低下が発生することになる。そこで、ダミー配線の本数が偶数となることを利用して、ダミーエリア１に形成される隣り合う第２の犠牲膜を梯子の形状に接続するようにして、図７（Ｃ）に平面図が示される構造とすることが考えられる。
しかし、図７（Ｃ）に示される構造では、図７（Ｄ）に示すように導電性を有するダスト７０３とダスト７０４とが付着すると、機能エリア１と機能エリア２との配線がショートしてしまうことになる。
このようなショートの発生が引き起こされる場合の検出方法について考察する。このために、配線により等電位となる領域をノードとして表現する。また、機能エリア内の配線とダミーエリア内の配線とを区別するために、機能エリア内の配線を表現するノードの色を例えば黒とし、ダミーエリア内の配線を表現するノードの色を例えば白とする。また、２つの配線間の絶縁スペースを、それらの２つの配線を表現するノードを接続するエッジとして表現することを考える。すると、配線パターンに対応してグラフ構造が得られる。このグラフ構造で示されるグラフを「パターングラフ」と呼ぶことにする。
図７（Ｃ）に示されるパターンのパターングラフを図８（Ａ）に示す。ノード８０１から左のサブグラフは機能エリア１のパターングラフであり、ノード８０３から右のサブグラフは機能エリア２のパターングラフであり、ノード８０２とそれに接続されるノードのサブグラフがダミーエリア１のパターングラフである。
まず、ダスト７０３が付着したとする。すると、機能エリア１の一番右の配線とダミーエリア１の配線とが短絡する。この状況は、パターングラフ上では、ノード８０１とノード８０２とが融合して、図８（Ｂ）に示すように新たなノード８０４が生成されることに相当する。
次に、ダスト７０４が付着したとする。すると、ダミーエリア１の配線と機能エリア２の一番左の配線とが短絡する。この状況は、パターングラフ上では、ノード８０４とノード８０３とが融合し、図８（Ｃ）に示すような新たなノード８０５が生成されることになる。そして、ダミーエリア１はパターングラフから消滅する。
ダスト７０４が先に付着して、次にダスト７０３が付着しても同様に図８（Ｃ）のパターングラフが得られる。
したがって、ある白のノードＤに２本のエッジにより異なる黒のノードＦ１、Ｆ２が接続されている場合、ＤとＦ１とが融合し、融合によってできるノードとＦ２とが融合すると、Ｄに相当するダミーエリアが消滅し、Ｆ１とＦ２とに対応する機能エリア間で短絡が生ずる。
したがって、パターングラフにおいて、白のノードに複数のエッジが接続される場合には、それら複数のエッジのうち黒のノードに接続するエッジの数が高々１になるように、パターンを形成すれば、その白のノードに対応するダミーエリアの配線を介したショートの発生が抑制されることになる。
すなわち、ダミーエリアに形成される第２の犠牲膜の形状が、幾何学的に一つの連結成分とはならずに、複数の連結成分からなるようにすればよい。なぜならば、ダミーエリアに形成される第２の犠牲膜の形状が一つの連結成分からなると、ダミーエリアの導電性材料の形状が一つの連結成分、すなわち一つの白のノードで表されるため、そのノードに黒のノードが二つ接続され、上述のようなノードの融合が２回起きるとダミーエリアのサブグラフが消滅するからである。
図９は、図７とは逆に、絶縁性膜を被加工膜とし、絶縁性膜上に第２の犠牲膜を形成し、ダマシンプロセスを行って配線パターンを得るプロセス中にダストが付着することでショートが発生する危険性があることを説明する図である。図９（Ａ）に示すように、機能エリア３と機能エリア４との間にダミーエリア２が存在すると仮定する。機能エリア３と機能エリア４とに配線を行うためには、機能エリア３と機能エリア４の内部に複数の第２の犠牲膜９０２を絶縁性膜９０１の上に形成し、ダミーエリア２については、その周囲に第２の犠牲膜９０２を形成すれば充分である。
そこで、第２の犠牲膜９０２をマスクとして絶縁性膜９０１をエッチングして、図９（Ｂ）に示すように、第２の犠牲膜９０２を選択的に除去し、図９（Ｃ）に示すようにダマシンプロセスにより導電性材料９０３を絶縁性膜９０１の間に充填することになる。
しかし、このままでは、機能エリア３、機能エリア４とダミーエリア２とのパターンの空間周波数に大きな差が生じることになる。そこで、図９（Ｄ）に示す上面図のように、ダミーエリア２の内部にスペース９０４を設けて、空間周波数の差が小さくなるか無くなるようにすることが考えられる。この場合も、スペース９０４同士でペアが作られるようにパターンを設けることになる。ただし、図９（Ｄ）に示すパターンについてパターングラフを作成すると、図８に示すパターングラフと同一となり、ショートが発生しやすくなることが検出される。
そこで、図１０（Ａ）、（Ｂ）に示すように、機能エリア３、機能エリア４に配置されるスペースと平行に上下に延びるスペースをダミーエリア２の内部にも設ける解決方法がある。この場合も側壁加工プロセスの制限により、ダミーエリア２の内部には、偶数のスペースを設けるための第２の犠牲膜１００２が絶縁層１００１の上に配置される。そして、図１０（Ｃ）、（Ｄ）に示されるように、第２の犠牲膜１００２をマスクとしてエッチングを行い、第２の犠牲膜１００２を選択的に除去し、ダマシンプロセスにより、導電性の材料１００３を充填して配線とする。図１０（Ｄ）に示すパターンについてグラフを作成すると、図１０（Ｅ）に示すグラフとなる。このグラフにおいて、白のノードのいずれについても、ノードに接続するエッジであって黒のノードに接続するエッジの数は高々１となる。
図１０（Ｅ）を一般化すると、機能エリアに形成される第１の犠牲膜の側壁に形成される第２の犠牲膜と、ダミーエリアに形成される第１の犠牲膜の側壁に形成される第２の犠牲膜とを形成する際に、機能エリアに形成される第１の犠牲膜の側壁に形成される第２の犠牲膜とダミーエリアに形成される第１の犠牲膜の側壁に形成される第２の犠牲膜とが分離されるようになっていればよい。第２の犠牲膜の最大の幅をｄとすると、機能エリアに形成される第１の犠牲膜とダミーエリアに形成される第１の犠牲膜との間隔が２＊ｄを超えていればよいことになる。
図１１、図１２は、絶縁層を被加工膜とする場合のダミーエリアにおける別のパターン形成について説明する図である。図１１（Ａ）、（Ｂ）に示すように、絶縁層１１０１の上に第１の犠牲膜１１０２を形成する。図１１（Ａ）の断面図ではダミーエリアに一つの第１の犠牲膜１１０２が配置されているように見えるが、図１１（Ｂ）に示す上面図によれば、ダミーエリアには、第１の犠牲膜が千鳥状に配置される。すなわち、ダミーエリアの犠牲膜の形状は、複数の連結成分からなる形状となる。そして、図１１（Ｃ）、（Ｄ）に示すように、第１の犠牲膜１１０２に対してスリミングを行う。そして、図１１（Ｅ）、（Ｆ）に示すように、第１の犠牲膜１１０２の側壁に第２の犠牲膜１１０３を配置する。なお、図１１（Ｆ）に示すようにダミーエリアにおいて、上下の第１の犠牲膜の側壁に配置される第２の犠牲膜が連続するように、第１の犠牲膜の配置とスリミングを行う。
そして、第１の犠牲膜１１０２を選択的に除去し、第２の犠牲膜をマスクとして絶縁層１１０１を所定の深さだけエッチングによる蝕刻を行い、図１２（Ａ）、（Ｂ）に示す構造を得る。すなわち、ダミーエリアには、複数のホールを有するトーラス形状が現れる。第２の犠牲膜を選択的に除去し、ダマシンプロセスにより、導電性材料を充填し、図１２（Ｃ）、（Ｄ）に示す構造を得る。この構造に対してグラフを作成すると、図１２（Ｅ）に示すものが得られる。白のノードのいずれについても、ノードに接続するエッジであって黒のノードに接続するエッジの数は高々１となる。
ダミーエリアにトーラス形状を配置することにより、トーラス形状に横から力が加わっても、形状が崩れにくくなり、ダミーエリアでのパターンの崩れによる不具合の発生を防止することができる。
図１３（Ａ）、（Ｂ）は、ダミーエリアに作成されるパターンのその他の形態を示す。トーラス形状以外にも、パターンが崩れにくくすることができる形状の存在を示している。図１３（Ａ）は、ダミーエリアに特に平行四辺形や菱形などの多角形が配置されるパターンが示されている。また、図１３（Ｂ）には、ダミーエリアに円形を基調としたパターンが作成されている。いずれのパターンについてもグラフを作成すると、白のノードのいずれについても、ノードに接続するエッジであって黒のノードに接続するエッジの数は高々１となり、ショートが発生しにくいパターンとなっていることが検出される。
なお、半導体装置のレイアウト作成においては、まず、半導体集積回路の仕様情報に基づいて、ハードウェア記述言語などを用いて、ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）と呼ばれる抽象度でハードウェアが記述される。次いで、この記述を、論理合成ツールなどを用いて論理合成し、その結果、ゲートレベルと呼ばれる抽象度に展開される。すなわち、論理合成の結果として、論理回路図のデータを得ることができる。そして、この論理回路図のデータからネットリストと呼ばれるものを生成することが可能である。
次に、この論理回路図の情報に基づいて、集積回路上に複数の素子を配置し、これらの複数の素子の間の配線経路を決定することにより、マスク作成のためのレイアウトデータが作成される。すなわち、機能配線の配置が決定され、機能エリアが決定される。そこで、このレイアウトデータからパターンの空間周波数の分布を求めることが考えられる。
すなわち、半導体装置のレイアウト作成装置において、パターンの空間周波数の分布を調べ、空間周波数の変化が所定の変化量を超える場所がないかどうかの検出を行う。もし、空間周波数の変化が所定の変化量を超えることが検出されると、マイクロローディング効果の発生の警告を発したり、エラーの表示などを行ったりする。また、空間周波数が低い場所が存在すると、ディッシング現象の発生の警告をし、設計者にダミー配線の設計を行うべき箇所を指示したり、自動的にダミー配線の設計を行ったりする。
その後、パターングラフを作成し、ダミーエリアの配線に対応するノード（白のノード）について、そのノードに接続されるエッジであって、機能エリアの配線に対応するノード（黒のノード）と接続されるエッジの本数が高々１であるかどうかの条件が満たされるかどうかのチェックを行う。もし、その条件が満たされていないことが検出されると、再度の設計を促したり、自動的にダミー配線の再設計を行ったりする。
また、パターンの空間周波数の分布を求めることにより、第２の犠牲膜のパターンが一方向に延びているために、横から力が加わるなどしてパターンが崩れやすいかどうかを検出することができる。一方向にパターンが延びている場合、空間周波数は、パターンが伸びている方向は０に近い値となり、直交する方向は０よりも大きな値となる。そこで、半導体プロセスのパターンを、機能エリアのパターンとダミーエリアのパターンに分離し、ダミーエリアのパターンについてパターンの空間周波数を求め、空間周波数値が一方向に０に近い値が連続して続いていないかどうかをチェックすることにより、ダミーエリアに形成される第２の犠牲膜のパターンが崩れやすく、半導体装置の歩留まりが低くなるかどうかを検出することができる。
なお、側壁加工プロセスの特徴として、ダミー配線は、集積回路の配線や絶縁スペースのパターンの周期性が変化する領域で発生しやすいと考えられる。そこで、レイアウトパターンを解析して機能エリアとダミーエリアの区別をする代わりに、パターンの空間周波数の分布を求め、空間周波数が所定の変化量を超える領域の検出を行う。そして、この検出に基づいて、ダミーエリアと機能エリアとの分離を行うことも可能である。分離の結果に基づいて、ダミーエリアのパターンと機能エリアのパターンとの分離を行い、例えば、別のレイヤに振り分ける。そして、このような手順で分離された機能エリアのパターンについて、デザインルールチェックと呼ばれる検証を行うようにしてもよい。すなわち、機能エリアのパターンが製造プロセスを検討した上で得られる各種制約を考慮して設計される幾何学的設計規則に適合しているかどうかのチェックを行う。
一般に、配線の接続関係に基づいて、配線パターンを機能エリアとダミーエリアとに分離すると、配線が複雑になるほど大きな計算量が必要となる。一方、空間周波数の変化量の計算は、配線の複雑さとは無関係の計算量が必要となると考えられる。このため、機能エリアとダミーエリアとの分離を短時間に行うことができ、また、ダミーエリアに対してデザインルールチェックは行われないので、従来から問題として指摘されているダミーエリアの配線による疑似エラーの発生を解消することができる。結果として、半導体装置の設計を短時間で終わらせることができる。
（実施形態２）
本発明の一実施形態の半導体装置として、ＮＡＮＤフラッシュメモリを用いた不揮発性半導体記憶装置を用いる実施形態について説明する。
図１４は、本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック構成を示す。図１４に示すように不揮発性半導体記憶装置１は、Ｉ／Ｏコントロール回路１２、ロジックコントロール回路１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、制御回路１７、電圧発生回路１８、ロウデコーダ１９、ロウアドレスバッファ２０、メモリセルアレイ２１、センスアンプ回路２２、データレジスタ２３、カラムデコーダ２４及びカラムバッファ２５を備える。
Ｉ／Ｏコントロール回路１２は、データ読み出し時又はデータ書き込み時に、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６とデータレジスタ２３との間でデータを授受する。また、Ｉ／Ｏコントロール回路１２は、データ読み出し時又はデータ書き込み時に、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から入力されるアドレスデータをアドレスレジスタ１５に出力する。また、Ｉ／Ｏコントロール回路１２は、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から供給されるコマンドをコマンドレジスタ１６に出力する。また、Ｉ／Ｏコントロール回路１２は、ステータスレジスタ１４から入力されるステータスデータ（チップ内部の種々の状態を外部に知らせるためのデータ）を外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６を介して外部に出力する。なお、外部入出力端子をＩ／Ｏ１〜Ｉ／Ｏ１６と表し外部入出力端子の数を１６としたが、任意の数にすることができる。
ロジックコントロール回路１３は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトプロテクト信号ＷＰ等の外部制御信号を制御回路１７に出力する。
ステータスレジスタ１４は、チップ内部の種々の状態を外部に知らせるためのものであって、チップがレディ／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ、書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ、誤書き込み状態の有無（誤書き込みベリファイのパス／フェイル）を示すデータを保持する誤書き込みステータスレジスタ、過書き込み状態の有無（過書き込みベリファイのパス／フェイル）を示すデータを保持する過書き込みステータスレジスタなどを有する。
アドレスレジスタ１５は、Ｉ／Ｏコントロール回路１２から入力されるアドレスデータをデコードして、ロウアドレスをロウアドレスバッファ２０に出力し、カラムアドレスをカラムバッファ２５に出力する。
コマンドレジスタ１６は、Ｉ／Ｏコントロール回路１２から入力されるコマンドを制御回路１７に出力する。
制御回路１７は、コマンドレジスタ１６から入力されるコマンドをデコードして電圧発生回路１８に出力する。また、制御回路１７は、動作モードに応じてロジックコントロール回路１３から入力される外部制御信号及びコマンドレジスタ１６から入力されるコマンドに基づいて、データ書き込み、データ書き込み及びデータ消去のシーケンス制御等を行う。
電圧発生回路１８は、動作モードに応じて種々の電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ、ベリファイ電圧Ｖｒ、書き込みパス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ等）を発生する回路である。この電圧発生回路１８は、制御回路１７により制御される。
ロウデコーダ１９は、ロウアドレスバッファ２０に記憶されたロウアドレス（ページアドレス）に基づいて、メモリセルアレイ２１のワード線選択とワード線の駆動を行うワード線駆動回路を含む。
ロウアドレスバッファ２０は、アドレスレジスタ１５から入力されるロウアドレスを記憶する。
メモリセルアレイ２１は、複数のＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットは、複数個の電気的に書き換え可能な不揮発性メモリセルが直列に接続されたメモリストリングと、メモリストリングの両端をそれぞれビット線とソース線に接続するための選択トランジスタを有するメモリブロックにより構成される。メモリセルアレイ２１は、一般的に複数のメモリブロックにより構成される。不揮発性メモリセルのコントロールゲートは、それぞれ異なるワード線に接続される。選択トランジスタの選択ゲートは、ワード線と並行する選択ゲート線に接続される。ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるメモリブロックを構成する。このメモリブロックは、メモリセルアレイ２１内に複数含まれていてもよい。
センスアンプ回路２２は、データ読み出し時、ロウデコーダ１９及びカラムデコーダ２４により選択された不揮発性メモリセルに記憶されたデータを読み出してデータレジスタ２３に出力する。
データレジスタ２３は、Ｉ／Ｏコントロール回路１２との間をＩ／Ｏバス２６により接続されている。データレジスタ２３は、データ読み出し時、センスアンプ回路２２により読み出されたデータを、Ｉ／Ｏコントロール回路１２を介して入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に出力する。また、データレジスタ２３は、データ書き込み時、外部コントローラ２から入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６及びＩ／Ｏコントロール回路１２を介してロードされる書き込みデータをセンスアンプ回路２２に出力する。さらに、データレジスタ２３は、メモリセルアレイ２１の動作を制御するパラメータを求める際に用いるトリミングデータ（動作電圧調整用の電圧値設定データやメモリチップ内部のクロック調整用のクロックデータ等）を記憶するためのトリミングデータレジスタ（図示せず）と、上記動作テストの結果として検出された不良メモリブロックのアドレスデータを記憶する不良ブロックアドレスレジスタ（図示せず）と、を有していてもよい。
カラムデコーダ２４は、カラムバッファ２５に記憶されたカラムアドレスに基づいて、メモリセルアレイ２１のビット線選択を行う。カラムバッファ２５は、アドレスレジスタ１５から入力されるカラムアドレスを記憶する。Ｉ／Ｏバス２６は、Ｉ／Ｏコントロール回路１２とデータレジスタ２３間を接続するバスである。
図１５は、メモリセルアレイ２１におけるメモリブロックの積層構造を模式的に説明する図である。基板表面には、酸化膜などの絶縁性膜が形成され、その上に、図１５（Ａ）に示すように、基板の上に形成された選択ゲート線１５０１、１５０３、ワード線１５０１−１、１５０２−２、…、１５０２−ｍを構成する配線が配置される。これらの選択ゲート線、ワード線は、ロウデコーダ１９に接続される。なお、基板には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造などを用いて、選択ゲート線とワード線と直交する方向に延びるアクティブ領域が形成されている。選択ゲート線は、このアクティブ領域に形成される選択トランジスタのゲート電極としても機能する。また、不揮発性メモリセルがメモリセルトランジスタであれば、アクティブ領域とワード線との間には電荷蓄積層が形成される。
選択ゲート線、ワード線が配置される階層の上の階層には、層間絶縁性膜を介して、共通ソース線１５０４が配置される。そして、さらに層間絶縁性膜を介して、ビット線１５０５−１、１５０５−２、…、１５０５−ｎが配置される。ビット線が配置される階層と同じ階層に、センスアンプ回路２２とセレクタ回路２７とを接続する配線１５０６−１、１５０６−２、…、１５０６−ｋも配置されている。セレクタ回路２７は、センスアンプ回路２２のセンスアンプの個数とビット線の本数とが異なる場合に（一般的には、センスアンプの個数の方がビット線の本数よりも大きくなることはない）、センスアンプが接続されるビット線を選択する回路である。
図１５（Ｂ）は、図１５（Ａ）におけるＩ−Ｉ断面線による断面図を示す。配線１５０６は、コンタクトを介してセレクタ回路２７と接続され、また、ビット線１５０５−１も、別のコンタクトを介してセレクタ回路２７と接続されている。
図１５（Ｃ）は、図１５（Ｂ）におけるＩＩ−ＩＩ断面線による断面図を示す。図１５（Ｃ）において、左側はセンスアンプ回路２２とセレクタ回路２７とを接続する配線１５０６−１、１５０６−２、１５０６−３、…が並び、右側にはビット線１５０５−１、１５０５−２、１５０５−３、…が並ぶ。
図１６は、図１５（Ｃ）に示す断面図をより詳細に示す図である。すなわち、図１５（Ｂ）におけるＩＩ−ＩＩ断面線の存在する階層の機能エリアの配線を示す。符号１６０１を付した列には、メモリセルアレイ２１のビット線が多数並び、符号１６０２を付した列には、センスアンプ回路２２とセレクタ回路２７とを接続する配線が多数並ぶ。符号１６０３を付した部分は、符号１６０１を付した列と符号１６０２を付した列との間の領域であり、この上の階層にセレクタ回路２７が配置される。
符号１６０１を付した列には、符号１６０４の部分のようにビット線が連続して並ぶ部分と、符号１６０５の部分のようにビット線が並んでいない部分が交互に並ぶ。符号１６０５は、不揮発性メモリセルが配置されていない領域であり、メモリセルアレイ２１のシャント領域と呼ばれる。
また、符号１６０２を付した列には、符号１６０６の部分のように配線が連続して並ぶ部分と、符号１６０７及び符号１６０８を付した部分のように配線が並んでいない部分が存在する。符号１６０８を付した部分は、メモリセルアレイ２１のシャント領域に対応して存在する。メモリセルアレイ２１のシャント領域にはビット線が存在しないので、それに対応して、センスアンプを並べる必要がなく、配線が存在しない。また、符号１６０６を付した部分は、センスアンプ回路２２に配置されるセンスアンプの一まとまりに対応している。また、一つのセンスアンプで複数本のビット線の電圧の増幅を担当させる場合には、ビット線とセンスアンプが一対一に対応しなくなる。そのため、符号１６０７を付した部分のように配線が存在しない領域が周期的に現れる。図１６に示すように、一般的には、符号１６０７を付した領域の幅は、メモリセルアレイ２１のシャント領域に対応する領域である符号１６０８を付した領域の幅よりも小さくなる。これは、符号１６０８を付した領域の両端には、符号１６０７を付した領域に対応する領域が存在するためである。
また、符号１６０１を付した列に配置されるビット線の並びの周期、すなわち、ビット線の幅とビット線の間のスペースの幅を、図１６に例示するようにｐｂｌとし、符号１６０２を付した列に配置される配線の並びの周期をｐｂｌｉとすると、一般的には、２ｐｂｌ≧ｐｂｌｉ≧ｐｂｌの関係が成り立つ。これは、側壁加工プロセスでは第２の犠牲膜の幅を大きく変化させることが困難なためである。
図１６に示す配線について、図３に示すように基板内位置とパターン密度のグラフを作成することを考える。符号１６０１を付した列については、ｐｂｌに応じたパターン密度の高い部分１６０４と、メモリセルアレイ２１のシャント領域に対応するパターン密度の低い部分１６０５とが交互に現れる。したがって、メモリセルアレイ２１のシャント領域にダミー配線を作成しないと、パターン密度に差が発生してしまう。
また、符号１６０２を付した列については、ｐｂｌｉに応じたパターン密度の高い部分１６０６と符号１６０７を付した領域及び符号１６０８を付した領域に対応するパターン密度の低い部分とが周期的に現れることになる。したがって、符号１６０７を付した領域及び符号１６０８を付した領域にダミー配線を作成しないと、パターン密度、空間周波数などに差が発生してしまう。
そこで、図１７に示すように、パターン密度、空間周波数の差を小さくするように、符号１６０５、１６０７，１６０８を付した領域をダミーエリアと扱い、ダミー配線を配置する。上述したように、符号１６０８を付した領域の両端には、符号１６０７を付した領域に対応する領域１７０１が存在するので、符号１６０７を付した領域のダミー配線が形成される。また、符号１７０２，符号１７０３を付した領域にパターンが存在しないと、大きくパターン密度が異なることになるので、ダミーパターンが形成される。
このようにダミーパターンを作成することにより、パターン密度の変化を小さくすることができ、マイクロローディング効果やディッシング現象の発生を防ぐことができる。また、側壁加工プロセスを用いることにより、解像度限界を超えるパターンの形成が可能となり、半導体装置の小型化が実現できる。側壁加工プロセスを用いると、従来においては不要な配線が作成され、不要な配線を介したショートが発生しやすくなるが、本発明の一実施形態を適用することにより、ショートの発生を防ぐことができる。
本発明の一実施形態に係る半導体装置の基板の部分の模式的平面図である。 本発明の一実施形態に係る半導体装置における機能配線、機能エリアを説明する図である。 機能エリアとダミーエリアでのパターン密度を説明するための模式的な図である。 側壁加工プロセスの概要を説明する図である。 側壁加工プロセスの概要を説明する図である。 側壁加工プロセスの概要を説明する図である。 側壁加工プロセスにより不要な配線が発生しショートが発生することを説明する図である。 側壁加工プロセスにより不要な配線が発生しショートが発生することを説明する図である。 側壁加工プロセスにより不要な配線が発生しショートが発生することを説明する図である。 側壁加工プロセスにより不要な配線が発生してもショートが発生しにくいパターンについて説明する図である。 側壁加工プロセスにより不要な配線が発生してもショートが発生しにくいパターンについて説明する図である。 側壁加工プロセスにより不要な配線が発生してもショートが発生しにくいパターンについて説明する図である。 側壁加工プロセスにより不要な配線が発生してもショートが発生しにくいパターンについて説明する図である。 本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック構成図である。 本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのメモリブロックの積層構造を模式的に説明する図である。 本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイとセンスアンプ部との機能配線を示す図である。 本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイとセンスアンプ部との機能配線にダミー配線を追加した図である。 マイクロローディング効果を説明する図である。
符号の説明
１００１ 絶縁層を含む基板
１００２ 第２の犠牲膜
１００３ 埋め込まれた導電性材料

Claims (5)

  1. 基板上に被加工絶縁性膜を形成し、
    前記基板に設けられる素子を接続する第１の配線が配置される第１のエリアに前記第１の配線を形成するためにパターニングされた第１の犠牲膜を形成し、
    ダミー配線が配置される第２のエリアに前記ダミー配線を形成するためにパターニングされた第２の犠牲膜を形成し、
    前記第１の犠牲膜の側壁に形成される第３の犠牲膜と前記第２の犠牲膜の側壁に形成される第４の犠牲膜とを、分離した膜として形成し、
    前記第３の犠牲膜と前記第４の犠牲膜とをマスクとして前記被加工絶縁性膜をエッチングして凹部を形成し、
    導電性材料を前記凹部に埋め込む
    ことを特徴とする半導体装置の製造方法。
  2. 前記ダミー配線は、前記素子と前記第１の配線を用いて形成される回路の動作に寄与しないことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２の犠牲膜の形状は複数の連結成分から成り、
    前記第４の犠牲膜の形状はトーラス形状であることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 基板上に被加工導電性膜を形成し、
    前記基板に設けられる素子を接続する第１の配線が配置される第１のエリアに前記第１の配線を形成するためにパターニングされた第１の犠牲膜を形成し、
    ダミー配線が形成される第２のエリアに前記ダミー配線を形成するためにパターニングされた第２の犠牲膜を形成し、
    前記第１の犠牲膜の側壁に第３の犠牲膜を形成するとともに前記第２の犠牲膜の側壁に形成される第４の犠牲膜を複数の連結成分から成るようにし、
    前記第３の犠牲膜と前記第４の犠牲膜とをマスクとして前記被加工導電性膜をエッチングして凹部を形成し、
    絶縁性材料を前記凹部に埋め込む
    ことを特徴とする半導体装置の製造方法。
  5. 前記ダミー配線は、前記素子と前記第１の配線を用いて形成される回路の動作に寄与しないことを特徴とする請求項４に記載の半導体装置の製造方法。
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