JP2011108833A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 埋め込み配線を形成する時に、埋め込み不良が生じにくい半導体装置の製造方法を提供する。
【解決手段】
（ａ）コンタクトプラグ２５を有する第１層間絶縁膜２４上に第２層間絶縁膜２７を積層する工程と、（ｂ）前記第２層間絶縁膜２７に前記コンタクトプラグ２５の上面を露出するトレンチ２８ａを形成する工程と、（ｃ）前記トレンチ２８ａ内で、開口端側に空間部を形成し、前記コンタクトプラグ側に、レジスト２９ｃを埋め込む工程と、（ｄ）等方性エッチングにより、前記第２層間絶縁膜２７ｂのうち前記トレンチ２８ａの空間部で挟まれる前記第２層間絶縁膜２７ｂ部分の側壁を側方に後退させて、前記トレンチ２８ａの開口端側の幅よりも開口端側の幅が大きな加工トレンチ２８ｂを形成する工程と、（ｅ）前記レジスト２９ｃを除去し、前記加工トレンチ２８ｂ内に配線金属層を埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に埋め込み配線の形成方法に関する。

近年の半導体装置の微細化に伴い、埋め込み配線も微細化している。そのため、埋め込み配線用のトレンチのアスペクト比が大きくなり、金属配線層の埋め込みが困難になり、埋め込み不良としてボイドが生じやすい。

ところで、コンタクトプラグの高さを均一にするための技術ではあるが、ビアホールに連通するトレンチ上部の開口が広くなったものが示されている（例えば、特許文献１参照）。

しかしながら、これはトレンチを形成するためのレジストマスクのエッチング耐性が十分でないために生じたもので、トレンチのアスペクト比を改善しようとするものではなく、トレンチ上部の開口が十分に広くならないため、金属配線層を埋め込む際に、埋め込み不良としてボイドが生じやすい。

特開２００４−３３５７４５号公報

本発明は、埋め込み配線の形成時に、埋め込み不良が生じにくい半導体装置の製造方法を提供する。

上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、（ａ）コンタクトプラグを有する第１層間絶縁膜上に第２層間絶縁膜を積層する工程と、（ｂ）前記第２層間絶縁膜に前記コンタクトプラグの上面を露出するトレンチを形成する工程と、（ｃ）前記トレンチ内で、開口端側に空間部を形成し、前記コンタクトプラグ側に、レジストを埋め込む工程と、（ｄ）等方性エッチングにより、前記第２層間絶縁膜のうち前記トレンチの空間部で挟まれる前記第２層間絶縁膜部分の側壁を側方に後退させて、前記トレンチの開口端側の幅よりも開口端側の幅が大きな加工トレンチを形成する工程と、（ｅ）前記レジストを除去し、前記加工トレンチ内に配線金属層を埋め込む工程と、を含むことを特徴とする。

本発明によれば、埋め込み配線の形成時に、埋め込み不良が生じにくい半導体装置の製造方法を提供できる。

本発明の第１の実施形態における半導体装置の一態様であるＮＡＮＤ型不揮発性半導体装置の構成を示す概略平面図。 図１の半導体装置のＬ−Ｌ線に沿う断面図。 本発明の第１の実施形態の半導体装置の製造方法におけるコンタクトプラグ及びビット線の形成方法を示す工程断面図。 本発明の第１の実施形態の半導体装置の製造方法におけるコンタクトプラグ及びビット線の形成方法を示す工程断面図。

［概要］
埋め込み配線の形成時に埋め込み不良が生じやすくなる原因は、埋め込み配線用のトレンチのアスペクト比が大きいことである。近年の半導体装置の微細化に伴い、埋め込み配線の幅が微細化されるため、配線用トレンチのアスペクト比（立体的な配線用トレンチを埋め込む場合にアスペクト比が最も大きくなるような断面で切断したときの配線用トレンチのアスペクト比を意味する。以下同じ。）が増大する。このため、配線用のトレンチのアスペクト比を低減するためには、配線用のトレンチの高さを低減することが考えられる。

しかし、一般に、埋め込み配線を形成する際には、層間絶縁膜に金属配線層を埋め込んだ後に、化学的機械的研磨（Chemical Mechanical Polishing；以下では「ＣＭＰ」という）により金属配線層表面を平坦化する。このとき、ＣＭＰにより層間絶縁膜の一定の膜厚が研磨される。

このため、金属配線層が埋め込まれる層間絶縁膜の高さを、埋め込み配線の高さよりもＣＭＰにより研磨される膜厚だけ余分に高くする必要がある。

その結果、配線用のトレンチの高さを低減するには、物理的限界があり、配線用のトレンチのアスペクト比について物理的限界があるという問題が生じえる。

そこで、金属配線層を埋め込む際に、金属配線層が埋め込まれる層間絶縁膜の高さを変えずに、配線用のトレンチのアスペクト比を低減する半導体装置の製造方法を提供する。

以下、本発明の実施形態における半導体装置の一態様であるＮＡＮＤ型不揮発性半導体装置及びその製造方法について、図面を参照しながら説明する。なお、各図においては、理解を容易にするため、隣接するコンタクトプラグ１３間の距離をＸ方向におけるコンタクトプラグ１３の幅よりも広く示している。

［半導体装置の構成］
図１は、本発明の第１の実施形態における半導体装置の一態様であるＮＡＮＤ型不揮発性半導体装置の構成を示す概略平面図である。図２は、図１の半導体装置のＬ−Ｌ線に沿う断面図である。

図１に示すように、ＮＡＮＤ型不揮発性半導体装置１００は、半導体基板２１と、複数のＮＡＮＤストリング１０と、複数のビット線ＢＬと、複数のワード線ＷＬと、複数の選択ゲート線ＳＧ１，ＳＧ２と、複数のビット線ＢＬと半導体基板２１とを接続するコンタクトプラグ１３とを有する。

図１に示すように、半導体基板２１には、複数本の素子分離領域１１が、Ｘ方向において所定の間隔に配置され、且つＹ方向に延びている。また、この素子分離領域１１間には、活性領域ＡＡが形成されている。

複数のビット線ＢＬは、それぞれ活性領域ＡＡの上方に層間絶縁膜を介して配置されている。一方、複数のワード線ＷＬが、Ｘ方向に延び、且つＹ方向に所定の間隔をおいて配置されている。複数の選択ゲート線ＳＧ１，ＳＧ２が、この複数のワード線ＷＬを挟んで、ワード線ＷＬと平行に配置されている。

ＮＡＮＤストリング１０は、複数のメモリセルＭ１乃至Ｍｎ（ｎは自然数）と、第１及び第２の選択ゲートトランジスタＴ１、Ｔ２とで構成される。複数のメモリセルＭ１乃至Ｍｎは、各ワード線ＷＬと各ビット線ＢＬとの交点にそれぞれ形成され、各活性領域ＡＡの長手方向（Ｙ方向）において、直列接続されている。また、第１の選択ゲートトランジスタＴ１は、直列接続されたメモリセルＭ１乃至Ｍｎの一端においてメモリセルＭと直列接続され、第２の選択ゲートトランジスタＴ２は、直列接続されたメモリセルＭ１乃至Ｍｎの他端においてメモリセルＭと直列接続されている。

各ＮＡＮＤストリング１０において、Ｘ方向に対応するメモリセルＭ１乃至Ｍｎの制御ゲートは、それぞれ共通に接続され各ワード線ＷＬを構成している。また、各ＮＡＮＤストリング１０において、Ｘ方向に対応する、第１及び第２の選択ゲートトランジスタＴ１，Ｔ２の制御ゲートは、それぞれ共通に接続され第１及び第２の選択ゲート線ＳＧ１、ＳＧ２を構成している。

そして、１つのワード線ＷＬを共有するメモリセルＭの集合は、データ読み出し及び書き込みの単位となるページを構成する。また、ワード線ＷＬを共有するＮＡＮＤストリング１０の集合は、データ消去の単位となるブロックを構成する。

図１に示すように、埋め込み配線である各ビット線ＢＬは、例えば隣接する第１の選択ゲート線ＳＧ１間のコンタクト領域１２において、それぞれ各ＮＡＮＤストリング１０の第１の選択ゲートトランジスタＴ１の拡散層に、コンタクトプラグ１３を介して電気的に接続されている。コンタクトプラグ１３は、第１及び第２コンタクトプラグ２３，２５で構成されている。

第１コンタクトプラグ２３は、下層層間絶縁膜２２に設けられ、例えば各活性領域ＡＡにおける隣接する第１の選択ゲートトランジスタＴ１の拡散層（図示略）と下層の第１層間絶縁膜２４に設けられた第２コンタクトプラグ２５とをそれぞれ電気的に接続している。この第１コンタクトプラグ２３は、コンタクトホール内にバリアメタル層２３ａを介して金属層２３ｂを埋め込むことにより形成されている。

第２コンタクトプラグ２５は、各第１コンタクトプラグ２３上の第１層間絶縁膜２４の部分にそれぞれ設けられたコンタクトホール内に、バリアメタル層２５ａを介して金属層２５ｂを埋め込むことにより形成されている。

そして、ビット線ＢＬは、第２コンタクトプラグ２５上のエッチングストッパー膜２６及び第２層間絶縁膜２７ｃの積層膜部分に埋め込み形成されており、トレンチ内にバリアメタル層３０ｃを介して金属配線層３０ｄを埋め込むことにより形成されている。

［コンタクトプラグ及びビット線（埋め込み配線）の形成方法］
次に、コンタクトプラグ（第１コンタクトプラグと第２コンタクトプラグ）及びビット線（埋め込み配線）の形成方法について、図３及び図４を参照して説明する。図３及び図４は、本発明の第１の実施形態の半導体装置の製造方法におけるコンタクトプラグ及びビット線の形成方法を示す工程断面図である。なお、半導体基板上にメモリセルアレイ（図示略）や周辺回路となる素子が形成された後の工程のみを説明する。

まず、半導体基板２１の上面に、下層層間絶縁膜２２を形成する。この後、下層層間絶縁膜２２の上面全面にフォトレジスト（図示略）を塗布し、光リソグラフィ技術により所望のレジストパターンを形成する。そして、このレジストパターンをマスクとして下層層間絶縁膜２２をドライエッチング（例えば、ＲＩＥ）技術により加工し、下層層間絶縁膜２２にＸ方向に所定の間隔に設けられたコンタクトホールを形成し、第１の選択ゲートトランジスタＴ１の拡散層（図示略）を露出させる。次にこのコンタクトホール内に、バリアメタル層２３ａ及び金属層２３ｂの積層膜を充填した後、ＣＭＰにより積層膜表面を平坦化することで、コンタクトホール内に埋め込まれた第１コンタクトプラグ２３を形成する。

同様に、第１コンタクトプラグ２３及び下層層間絶縁膜２２上に、第１層間絶縁膜２４を形成する。上述した方法と同様に、第１層間絶縁膜２４の上面全面にフォトレジスト（図示略）を塗布する。次に光リソグラフィ技術とドライエッチング技術によりコンタクトホールを形成し、第１コンタクトプラグ２３の上面を露出させた後、このコンタクトホール内にバリアメタル層２５ａ及び金属層２５ｂの積層膜を形成した後、ＣＭＰを用いて平坦化して第２コンタクトプラグ２５を形成する。

この第２層間絶縁膜２４と第２コンタクトプラグ２５上に、エッチングストッパー膜２６と第２層間絶縁膜２７ａとを、順次積層してエッチングストッパー膜２６と第２層間絶縁膜２７ａとからなる積層膜を形成する（図３（ａ）参照）。

次に、第２層間絶縁膜２７ａの上面全面にフォトレジスト（図示略）を塗布し、光リソグラフィ−技術により所望のレジストパターンを形成した後、このレジストパターンをマスクとしてエッチングストッパー膜２６と第２層間絶縁膜２７ａをドライエッチング技術により加工し、エッチングストッパー膜２６と第２層間絶縁膜２７ｂとの積層膜に第２コンタクトプラグ２５の上面を露出するトレンチ２８ａを形成する（図３（ｂ）参照）。

その後、エッチングストッパー膜２６と第２層間絶縁膜２７ｂの積層膜に形成されたトレンチ２８ａ内及び第２層間絶縁膜２７ｂ上に、フォトレジスト２９ａを塗布する（図３（ｃ）参照）。なお、フォトレジスト２９ａは、トレンチ２８ａ内を満たすように塗布する。

ここで、エッチングストッパー膜２６と第２層間絶縁膜２７ｂの積層膜は、その後形成されるビット線３０の厚さよりも厚く、つまり第２層間絶縁膜２７ｂの厚さは、ビット線３０の厚さにＣＭＰにより研磨される一定の膜厚が余分に設けられている。

この第２層間絶縁膜２７ｂの厚みがトレンチ２８ａのアスペクト比（図３（ｂ）を用いると、トレンチ２８ａのアスペクト比は、Ｈ／Ｄ；ただし、幅Ｄは後述する幅ｄ２と等しく、厚さＨは厚さｈ１と厚さｈ２の和よりも大きい）の増大する１つの原因となっている。そこで、後述する工程（図３（ｄ），図４）を経ることによりアスペクト比を低減する。

まず、フォトレジスト２９ａをエッチバック、即ちフォトレジスト２９ａ全面にドライエッチングを行い、トレンチ２８ａの開口側のフォトレジスト２９ａの一部及び第２層間絶縁膜２７ｂ上のフォトレジスト２９ａを除去し、トレンチ２８ａ内の第２コンタクトプラグ２５側のフォトレジスト２９ｂを残す。ここで、このトレンチ２８ａ内に残すフォトレジスト２９ｂの第２コンタクトプラグ２５上面からフォトレジスト２９ｂ上面までの高さは、所定のビット線ＢＬの厚さより高くする（図３（ｄ）参照）。

次に、ウエットエッチング技術により、第２層間絶縁膜２７ｂのうちトレンチ２８ａの空間部（フォトレジストの一部が除去されて形成された空間）に露出した側壁部分Ｓを、側方（Ｘ方向）に後退させ、空間部のトレンチ２８ｂ（以下、加工トレンチという）の開口幅を、フォトレジスト２９ｃで埋め込まれた部分のＸ方向の幅より大きくする。加工トレンチ２８ｂのうち、フォトレジスト２９ｃが埋め込まれた部分を第１の部分とし、フォトレジスト２９ｃが埋め込まれていない部分を第２の部分とする。

これによって、図３（ｂ）の場合のトレンチ２８ａのアスペクト比よりも加工トレンチ２８ｂのアスペクト比の方が小さくできる。なお、加工トレンチのアスペクト比は、図４（ｂ）を用いると、比ｈ１／ｄ１と比ｈ２／ｄ２の和で定義される。

この時、トレンチ２８ａ間の第２層間絶縁膜２７ｂの上面もエッチングされ、第２層間絶縁膜２７ｂの厚さは減少する（図４（ａ）参照）。

ここで、ウエットエッチングとしては、例えばバッファＨＦ（ＢＨＦ）液や希ＨＦ（ＤＨＦ）液を用いる。また、上記工程ではウエットエッチングを用いているが、ウエットエッチングでなくても、等方性エッチングであればよい。例えば、等方性エッチングとしてＣＦ_４とＯ_２とを用いたドライエッチングを用いてもよい。

なお、フォトレジスト２９ｃの厚さは、後に形成される所望のビット線ＢＬの厚さと実質的に等しい。ここで、実質的に等しいとは、フォトレジスト２９ｃの厚さと所望のビット線の厚さの差が、フォトレジスト２９ｃの厚さの５％以内であることを意味する。

つまり、図３（ｄ）に示すフォトレジスト２９ｂの厚さは、ウエットエッチング後のフォトレジスト２９ｃの高さが所望のビット線ＢＬの厚さと実質的に等しくなるように所望のビット線ＢＬの厚さよりも厚く形成されている。

なお、図３（ｄ）における第２の層間絶縁膜２７ｂのうち、フォトレジスト２９ａの一部が除去されて露出された部分のＸ方向の幅ＷがＺ方向の幅ｈよりも小さいことが好ましい。

次に、トレンチ２８ａの空間部の第２層間絶縁膜２７ｂ部分を後退させた後、加工トレンチ２８ｂ内に残ったフォトレジスト２９ｃを除去する（図４（ｂ）参照）。そして、エッチングストッパー膜２６と第２層間絶縁膜２７ｃに形成された加工トレンチ２８ｂ内に、バリアメタル層３０ａと配線金属層３０ｂを順次積層する（図４（ｃ）参照）。

その後、ＲＩＥまたはＣＭＰを用いて、加工トレンチ２８ｂの開口幅の狭い部分に達するまで開口幅の広い部分におけるバリアメタル層３０ａ、配線金属層３０ｂ及び第２層間絶縁膜２７ｃ部分を除去し、それぞれの所望の間隔に分離されたビット線ＢＬとしての埋め込み金属配線３０を形成する（図４（ｄ）参照）。

上記実施形態によれば、埋め込み金属配線３０が形成される第２層間絶縁膜２７ａを予め厚く形成し、その第２層間絶縁膜２７ａに、第１層間絶縁膜２４内の第２コンタクトプラグ２５の上面を露出するようなトレンチ２８ａを形成する。その後、トレンチ２８ａ内のうち開口端側に空間部を残して第２コンタクトプラグ２５側にフォトレジスト２９ｂを埋め込み、第２層間絶縁膜２７ａのうちトレンチ２８ａの空間部に露出した側壁部分Ｓを側方に後退させ、空間部の加工トレンチ２８ｂの開口幅をフォトレジスト２９ｃが埋め込まれた部分のＸ方向の幅より大きくして加工トレンチ２８ｂのアスペクト比を小さくしている。

そのため、加工トレンチ２８ｂ内にバリアメタル層３０ａ及び配線金属層３０ｂを埋め込む際に、埋め込み金属配線３０内にボイドが生じにくく、埋め込む不良が生じにくい。その結果、ボイドによる埋め込み金属配線の断線、信頼性の低下を防止することができる。

また、第２層間絶縁膜２７ｂの側壁部分Ｓの後退にウエットエッチングを用いている。従って、リソグラフィ−技術を使用する上記特許文献１に比べて、製造工程を短縮することができる。

さらに、上記特許文献１では、デュアルダマシン法により肩落ち部を有するトレンチを形成しているが、本実施形態では、第２層間絶縁膜２７ｂの側壁部分の後退する方法としてウエットエッチングを用いているため、レジストを塗布する工程を削除することができる。その結果、特許文献１に比べて、製造工程をより短縮することができる。

また、上記特許文献１では、肩落ち部を有するトレンチをエッチングにより形成しているが、本実施形態では、第２の層間絶縁膜２７ｂのうち、フォトレジスト２９ａの一部が除去されて露出された部分のＸ方向の幅ＷがＺ方向の幅ｈよりも小さい。その結果、上記特許文献１に比べて、第２層間絶縁膜２７ｂの側壁の側方への後退距離が減じている部分が多い。したがって、埋め込み金属配線３０内にボイドが生じにくく、埋め込む不良が生じにくい。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、ＮＡＮＤ型不揮発性半導体装置の金属配線層を埋め込む場合に限定されることなく、ＤＲＡＭやＳＲＡＭなど他の半導体装置の金属配線層を埋め込む場合にも適用することができる。

さらに、本実施形態における半導体装置の製造方法は、アスペクト比が高い溝に埋め込みを行い成膜する場合にも適用できる。

更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…ＮＡＮＤストリング
１１…素子分離領域
１２…ビット線コンタクト領域
１３…コンタクトプラグ
２１…半導体基板
２２…下層層間絶縁膜
２３…第１コンタクトプラグ
２４…第１層間絶縁膜
２５…第２コンタクトプラグ
２６…エッチングストッパー膜
２７ａ ２７ｂ ２７ｃ…第２層間絶縁膜
２８ａ ２８ｂ…トレンチ
２９ａ ２９ｂ ２９ｃ…フォトレジスト
３０…埋め込み配線（ビット線）
Ｗ…第２の層間絶縁膜のうち、フォトレジストの一部が除去されて露出された部分のＸ方向の幅
ｈ…第２の層間絶縁膜のうち、フォトレジストの一部が除去されて露出された部分のＺ方向の幅

Claims (5)

1. （ａ）コンタクトプラグを有する第１層間絶縁膜上に第２層間絶縁膜を積層する工程と、
   （ｂ）前記第２層間絶縁膜に前記コンタクトプラグの上面を露出するトレンチを形成する工程と、
   （ｃ）前記トレンチ内で、開口端側に空間部を形成し、前記コンタクトプラグ側に、レジストを埋め込む工程と、
   （ｄ）等方性エッチングにより、前記第２層間絶縁膜のうち前記トレンチの空間部で挟まれる前記第２層間絶縁膜部分の側壁を側方に後退させて、前記トレンチの開口端側の幅よりも開口端側の幅が大きな加工トレンチを形成する工程と、
   （ｅ）前記レジストを除去し、前記加工トレンチ内に配線金属層を埋め込む工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記加工トレンチが、コンタクトプラグ側の第１部分と開口端側の第２部分とを有し、
   前記第１の部分は柱状であり、前記第１の部分の幅は前記トレンチの開口端側の幅と実質的に等しく、前記第２の部分は前記加工トレンチの開口端側に向かって拡開する形状であり且つ、第１の部分のうち開口端側と第２の部分のコンタクトプラグ側は接続されており、
   前記（ｅ）工程後に、さらに、
   （ｆ）前記加工トレンチのうち、前記第２の部分における前記バリアメタル層、前記配線金属層及び前記第２層間絶縁膜部分を除去して埋め込み配線を形成する工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記（ｃ）工程の等方性エッチング後の前記レジストが、前記（ｆ）工程における前記埋め込み配線に実質的に等しい厚さに埋め込まれることを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記（ｄ）工程において、前記第２層間絶縁膜のうち前記トレンチの空間部で挟まれる前記第２層間絶縁膜部分の幅が、前記第２層間絶縁膜のうち前記トレンチの空間部で挟まれる前記第２層間絶縁膜部分の厚さよりも小さいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記（ｃ）のレジストを埋め込む工程は、前記トレンチ内及び前記積層膜上にレジストを塗布する工程と前記レジストをエッチバックする工程とであることを特徴とする請求項１記載の半導体装置の製造方法。

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