CN114678367A - 三维存储结构及其制造方法、存储器、存储装置 - Google Patents

三维存储结构及其制造方法、存储器、存储装置 Download PDF

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Abstract

本公开涉及一种三维存储结构及其制造方法、存储器、存储装置。该三维存储结构包括：第一堆叠结构，包括第一阶梯和第一虚拟部，第一阶梯包括从第一侧到第二侧堆叠设置的多个第一台阶，第一虚拟部与第一阶梯相对设置并自第一侧朝第二侧延伸；第二堆叠结构，在堆叠方向的垂面内与第一堆叠结构对称，第二堆叠结构包括第二阶梯和第二虚拟部，第二阶梯包括从第一侧到第二侧堆叠设置的多个第二台阶，第二虚拟部与第二阶梯相对设置并自第一侧朝第二侧延伸；以及导电通道阵列，包括与第一台阶电接触的第一导电通道和与第二台阶电接触的第二导电通道，其中，第一台阶和第二台阶通过导电通道阵列相互电连接。

Description

三维存储结构及其制造方法、存储器、存储装置
技术领域
本公开涉及半导体领域，更具体的，涉及一种三维存储结构及其制造方法、存储器、存储装置。
背景技术
三维存储器已经成为存储器市场上的主流产品。各生产厂商仍在努力提升三维存储器中存储单元的堆叠层数，以实现更大的容量。目前三维存储器中存储单元的堆叠层数已经达到128层甚至256层。
随着存储单元的堆叠层数不断增加，堆叠结构的厚度不断增加，制造工艺面临的困难不断增加。例如在堆叠结构的台阶区形成具有墙结构的台阶结构时，光刻、显影深处的台阶很困难。在形成台阶结构之后，对台阶结构的填充也非常困难。
发明内容
本公开的实施方式可至少解决上述一个或多个技术问题。
本公开的实施方式提供了一种三维存储结构，该三维存储结构包括：第一堆叠结构，包括第一阶梯和第一虚拟部，所述第一阶梯包括沿所述第一堆叠结构的堆叠方向、从第一侧到第二侧堆叠设置的多个第一台阶，所述第一虚拟部与所述第一阶梯相对设置并自所述第一侧朝所述第二侧延伸；第二堆叠结构，在所述堆叠方向的垂面内与所述第一堆叠结构对称，所述第二堆叠结构包括第二阶梯和第二虚拟部，所述第二阶梯包括沿所述第一堆叠结构的堆叠方向、从第一侧到第二侧堆叠设置的多个第二台阶，所述第二虚拟部与所述第二阶梯相对设置并自所述第一侧朝所述第二侧延伸；以及导电通道阵列，包括与所述第一台阶电接触的第一导电通道和与所述第二台阶电接触的第二导电通道，其中，所述第一台阶和所述第二台阶通过所述导电通道阵列相互电连接。
在一些实施方式中，所述导电通道阵列相对于所述第一阶梯和所述第二阶梯位于所述第二侧。
在一些实施方式中，三维存储结构还包括：互连层，位于所述导电通道阵列远离所述第一阶梯的一侧，并包括至少一个互连金属图案，其中所述互连金属图案将所述第一导电通道和所述第二导电通道电连接。
在一些实施方式中，通过所述导电通道阵列电连接的第一台阶与第二台阶沿所述堆叠方向位于同一高度。
在一些实施方式中，所述第一堆叠结构包括多个所述第一阶梯，多个所述第一阶梯在朝向所述第二堆叠结构的方向上依次排列且高度依次降低；所述第二堆叠结构包括多个所述第二阶梯，多个所述第二阶梯在朝向所述第一堆叠结构的方向上依次排列且高度依次降低。
在一些实施方式中，所述第一堆叠结构还包括第一存储结构，所述第一存储结构与所述第一阶梯电连接并与所述第一虚拟部绝缘；所述第二堆叠结构还包括第二存储结构，所述第二存储结构与所述第二阶梯电连接并与所述第二虚拟部绝缘。
在一些实施方式中，所述第一虚拟部包括第一虚拟阶梯，所述第一虚拟阶梯与所述第一阶梯沿所述堆叠方向位于相同高度处或不同高度处。
在一些实施方式中，所述第一虚拟阶梯与所述第一阶梯的层数相同，沿所述第一阶梯和所述第二阶梯相对的方向，所述第一虚拟阶梯的尺寸小于所述第一阶梯的尺寸。
在一些实施方式中，所述第一堆叠结构包括位于所述第一阶梯朝向所述第二阶梯一侧的第一底部选择栅台阶；所述第二堆叠结构包括位于所述第二阶梯朝向所述第一阶梯一侧的第二底部选择栅台阶。
在一些实施方式中，该三维存储结构还包括设置于所述第一阶梯和所述第二阶梯的第二侧的绝缘填充结构，所述绝缘填充结构的材料包括正硅酸乙酯。
第二方面，本公开的实施方式提供了一种用于制造三维存储结构的方法，该方法包括：在第一堆叠结构的第一台阶区形成第一阶梯和第一虚拟部，其中，所述第一阶梯包括沿所述第一堆叠结构的堆叠方向从第一侧到第二侧堆叠设置的多个第一台阶，所述第一虚拟部与所述第一阶梯相对设置并自所述第一侧朝所述第二侧延伸；并在第二堆叠结构的第二台阶区形成第二阶梯和第二虚拟部，其中，所述第一堆叠结构的第一台阶区与所述第二堆叠结构的第二台阶区在所述堆叠方向的垂面内对称，所述第二阶梯包括沿所述第一堆叠结构的堆叠方向从第一侧到第二侧堆叠设置的多个第二台阶，所述第二虚拟部与所述第二阶梯相对设置并自所述第一侧朝所述第二侧延伸；形成导电通道阵列，其中，所述导电通道阵列包括与所述第一台阶电接触的第一导电通道和与所述第二台阶电接触的第二导电通道；以及通过所述导电通道阵列电连接所述第一台阶和所述第二台阶。
在一些实施方式中，相对所述第一阶梯及所述第二阶梯在所述第二侧形成所述导电通道阵列。
在一些实施方式中，将所述第一阶梯的台阶和所述第二阶梯的台阶电连接的步骤包括：在所述导电通道阵列远离所述第一阶梯的一侧形成至少一个互连金属图案，其中，所述互连金属图案将所述第一导电通道和所述第二导电通道电连接。
在一些实施方式中，形成所述第一阶梯并形成所述第二阶梯的步骤包括：在所述第一台阶区与所述第二台阶区相对的方向上形成依次排列的多个所述第一阶梯，并在所述相对的方向上形成依次排列多个所述第二阶梯；刻蚀所述多个第一阶梯，使所述多个第一阶梯的高度在朝向所述第二堆叠结构的方向上依次降低；以及刻蚀所述多个第二阶梯，使所述多个第二阶梯的高度在朝向所述第一堆叠结构的方向上依次降低。
在一些实施方式中，形成所述第一虚拟部并形成所述第二虚拟部的步骤包括：在所述第一台阶区形成第一虚拟阶梯，并在所述第二台阶区形成第二虚拟阶梯。
在一些实施方式中，该方法还包括：刻蚀所述第一阶梯或所述第一虚拟阶梯，使一对所述第一阶梯和所述第一虚拟阶梯沿所述堆叠方向位于相互不同的高度处。
在一些实施方式中，该方法还包括：在所述第一堆叠结构形成第一底部选择栅台阶；以及在所述第二堆叠结构形成第二底部选择栅台阶。
在一些实施方式中，在形成所述导电通道阵列的步骤之前，所述方法还包括：在所述第一阶梯和所述第二阶梯的第二侧形成绝缘填充结构，其中，所述绝缘填充结构的材料包括正硅酸乙酯。
本公开的又一方面提供了一种存储器，该存储器包括如上所述的三维存储结构、以及与所述三维存储结构电连接的外围电路。
本公开的又一方面提供一种存储装置，该存储装置包括如上所述的存储器、以及与所述存储器电连接的控制器，该控制器用于控制所述存储器。
本公开的实施方式提供的制造三维存储结构的方法，可以在一次连续加工中形成台阶，且台阶位于存储结构之间。该制造方法针对较多层数的堆叠结构具有较低的工艺难度，其中包括显影形成台阶的工艺，减少了该工艺出现残留的情况。
该方法所制造的三维存储结构可以不用设置墙结构来连接台阶和存储结构，从而可以降低填充形成绝缘填充结构的难度。由于没有墙结构，也降低了填充后表面的凸凹程度，从而降低了机械化学研磨的难度。每级台阶的栅极层结构形也比较简单，降低了栅极替换时的工艺难度。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1是根据本公开实施方式的用于制造三维存储结构的方法的流程框图；
图2是根据本公开实施方式的第一掩模的结构示意图；
图3是根据本公开实施方式的第二掩模的结构示意图；
图4A是根据本公开实施方式利用第一掩模和第二掩模刻蚀后的叠层结构的示意图；图4B是图4A中A处的放大图；
图5是图4A的轴测图；
图6是根据本公开实施方式的第三掩模的结构示意图；
图7A是根据本公开实施方式利用第三掩模刻蚀后的叠层结构的示意图；图7B是图7A中B处的放大图；
图8是根据本公开实施方式的第四掩模的结构示意图；
图9是根据本公开实施方式利用第四掩模刻蚀后的叠层结构的示意图；
图10是根据本公开实施方式的初步掩模的结构示意图；
图11是根据本公开实施方式的此步掩模的结构示意图；
图12是根据本公开实施方式利用第五掩模刻蚀后的叠层结构的示意图；
图13是根据本公开实施方式的第六掩模的结构示意图；
图14是根据本公开实施方式利用第六掩模刻蚀后的叠层结构的示意图；
图15是根据本公开实施方式的第七掩模的结构示意图；
图16是根据本公开实施方式利用第七掩模刻蚀后的叠层结构的示意图；
图17是根据本公开实施方式的第八掩模的结构示意图；
图18是根据本公开实施方式利用第八掩模刻蚀后的叠层结构的示意图；
图19是根据本公开实施方式形成互连层后的半导体结构的示意图；
图20是根据本公开实施方式的第一步掩模的结构示意图；
图21是根据本公开实施方式的第二步掩模的结构示意图；
图22是根据本公开实施方式的第三步掩模的结构示意图；
图23是根据本公开实施方式利用第九掩模刻蚀后的叠层结构的示意图；
图24是根据本公开实施方式的三维存储结构的示意图；
图25是根据本公开实施方式形成互连层后的三维存储结构的示意图；
图26是根据本公开实施方式的存储器的结构示意图；
图27是根据本公开实施方式的存储装置的结构示意图。
具体实施方式
为了更好地理解本公开，将参考附图对本公开的各个方面做出更详细的说明。应理解，这些详细说明只是对本公开的示例性实施方式的描述，而非以任何方式限制本公开的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本公开的教导的情况下，下文中讨论的第一阶梯也可被称作第二阶梯。反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，第一阶梯的高度与长度并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本公开的实施方式时，使用“可”表示“本公开的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本公开所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本公开中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本公开所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本公开。
随着三维存储结构的层数越来越多，形成台阶的工艺以及填充工艺越来越困难。例如在台阶区中置的方案中，为了使台阶电连接至两侧的存储结构，需要设置与台阶并列且连接至存储结构的墙结构。在墙结构之间形成台阶以及形成填充结构都具有较大的挑战。本公开提供的制造三维存储结构的方法，可以在不形成墙结构的情况下，形成与两侧的存储结构电连接的台阶。形成台阶的工艺可比较容易的实现，工艺难点更少。
图1是根据本公开实施方式的用于制造三维存储结构的方法的流程框图。参考图1，本公开实施方式提供的用于制造三维存储结构的方法1000包括下述步骤。
步骤S101，在第一堆叠结构的第一台阶区形成第一阶梯和第一虚拟部，并在第二堆叠结构的第二台阶区形成第二阶梯和第二虚拟部。第一堆叠结构的第一台阶区与第二堆叠结构的第二台阶区相对设置。第一阶梯和第二阶梯分别包括沿第一堆叠结构的堆叠方向从第一侧到第二侧堆叠设置的多个台阶。示例性地，第一虚拟部与第一阶梯相对设置并相对第一阶梯自第一侧朝第二侧延伸，第二虚拟部与第二阶梯相对设置并相对第二阶梯自第一侧朝第二侧延伸。应该理解，第一虚拟部/第二虚拟部是伴随第一阶梯/第二阶梯生成的实体结构，之所以在本文中被称为虚拟部，是因为在三维存储结构应用于电路时，这些实体结构可不起到电性作用。示例性地，在堆叠方向的垂面，第一堆叠结构的第一存储区以及第二堆叠结构的第二存储区位于第一台阶区和第二台阶区的外侧。在一些实施方式中，制造三维存储结构时下侧为第一侧，上侧为第二侧。
步骤S102，形成导电通道阵列。示例性地，相对于第一阶梯及第二阶梯在第二侧形成导电通道阵列。导电通道阵列包括与第一阶梯的第一台阶电接触的第一导电通道和与第二阶梯的第二台阶电接触的第二导电通道。
步骤S103，通过导电通道阵列电连接第一台阶和第二台阶。
以下结合附图2至25详述本公开提供的一些实施方式。
在示例性地实施方式中，根据本实施方式的用于制造三维存储结构的方法，可在衬底(未示出)上延z方向交替堆叠绝缘层和牺牲层，得到一个整体的叠层结构。在xy平面内，该叠层结构后续将被制成在 y方向上多个并列的存储块。
图2是设置于该叠层结构上的第一掩模的结构示意图。如图2所示，第一掩模M1遮盖叠层结构，该叠层结构沿x方向可划分为第一存储区GB1、第一台阶区(TSG1～B1)、第二台阶区(B2～TSG2)及第二存储区GB2；其在y方向上可划分为多个块区A1～A6。图2中示出了在y方向上划分为六个块区的示例。示例性地，第一存储区GB1和第一台阶区(TSG1～B1)之间和/或第二台阶区(B2～TSG2)和第二存储区GB2之间还可设置过渡区(未示出)。第一掩模M1覆盖第一存储区GB1和第二存储区GB2，并且在第二阶梯区G2至第九阶梯区G9 中覆盖沿y方向延伸的一部分。第一掩模M1可以是硬掩模，以具有足够的能力抵抗后续的刻蚀。
第一台阶区(TSG1～B1)沿x方向包括第一顶部选择栅区TSG1、第一阶梯区G1、第二阶梯区G2、第三阶梯区G3、第四阶梯区G4、第五阶梯区G5及第一底部选择栅区B1。第二台阶区(TSG2～B2)沿 x方向包括第二底部选择栅区B2、第六阶梯区G6、第七阶梯区G7、第八阶梯区G8、第九阶梯区G9、第十阶梯区G10及第二顶部选择栅区TSG2。示例性地，在各阶梯区G1～G10形成阶梯之前，可先在第一顶部选择栅区TSG1和第二顶部选择栅区TSG2形成顶部选择栅阶梯，在第一底部选择栅区B1以及第二底部选择栅区B2形成底部选择栅阶梯。图3示出了在第一掩模M1上设置的第二掩模M2的结构示意图。如图3所示，第二掩模M2覆盖第一存储区GB1和第二存储区GB2并覆盖第一顶部选择栅区TSG1和第二顶部选择栅区TSG2中连接存储区GB1/GB2的一部分。第二掩模M2可以是软掩模。
本领域技术人员可以理解的是，虽然图2中示出了叠层结构在x 方向包括10个阶梯区、在y方向包括六个块区的实施例，但是本申请不限于此。下文中的阶梯区数量，块区数量，阶梯层数仅作为示例，不构成限制。
利用第一掩模M1和第二掩模M2，可形成第一顶部选择栅阶梯 101和第二顶部选择栅阶梯201，并形成虚拟凸台105/205，从而形成图4A和图5所示的结构。具体地，第一掩模M1的图案遮挡的部分受到保护，而暴露出来的且没有被第二掩模M2覆盖的部分将受到刻蚀。可基于对第二掩模M2的修整，通过执行多次“修整-刻蚀(trim- etch)”循环工艺而形成顶部选择栅阶梯101/201。具体的“修整-刻蚀 (trim-etch)”循环工艺次数可根据顶部选择栅阶梯101/201所需包含的台阶数确定。举例来说，参考图4B，当顶部选择栅阶梯101/201包含四个台阶时，可刻蚀四次，并修整三次。图4A的z方向为堆叠方向，以下侧为第一侧，上侧为第二侧，则可认为顶部选择栅阶梯101/201的台阶从第一侧朝向第二侧堆叠设置。
图4A为叠层结构沿x方向的剖视图，图5为图4A的轴测图。如图4A和图5所示，作为整体的叠层结构可划分为第一堆叠结构100 和第二堆叠结构200。第一顶部选择栅阶梯101和第二顶部选择栅阶梯201相对设置，分别连接至第一堆叠结构100位于第一存储区GB1 和第二堆叠结构位于第二存储区GB2的部分。第一堆叠结构100中形成多个第一虚拟凸台105，每个第一虚拟凸台105位于其所在区域中靠近第一存储区GB1的位置。作为一种对称的形式，第二堆叠结构200 中形成多个第二虚拟凸台205，每个第二虚拟凸台205位于其所在区域中靠近第二存储区GB2的位置。
示例性地，叠层结构包括交替堆叠的绝缘层和牺牲层，所形成的每个台阶包括至少一个绝缘层和至少一个牺牲层。在本实施方式中，第一虚拟凸台105为第一虚拟部，第二虚拟凸台205为第二虚拟部。第一虚拟部和第二虚拟部中的牺牲层与第一存储区GB1及第二存储区GB2间隔设置。
图6示出了第三掩模M3的结构。第三掩模M3将整体的叠层结构的大部分覆盖，将第一底部选择栅区B1和第二底部选择栅区B2相接处暴露出来。利用第三掩模M3可形成第一底部选择栅阶梯102和第二底部选择栅阶梯202，得到如图7A所示的结构。第一底部选择栅阶梯102与第二底部选择栅阶梯202相对设置。第一底部选择栅阶梯 102包括至少一个第一底部选择栅台阶，第二底部选择栅阶梯202包括至少一个第二底部选择栅台阶。示例性地，如图7B所示，第一底部选择栅阶梯102与第二底部选择栅阶梯202二者可包括相同数量的台阶。示例性地，利用第三掩模M3刻蚀七次、修整六次得到七级台阶。实际可根据目标台阶数确定刻蚀-修整循环次数。
图8示出了第四掩模M4的结构图。第四掩模M4包括多个沿x 方向延伸的图案，具体地数量根据实际生产时并列的存储块数量而定。每个图案在y方向上位于相邻两个块区A1/A2相邻的位置。第四掩模 M4的位于第一台阶区(TSG1～B1)处的图案自第一阶梯区G1延伸至第一底部选择栅区B1并暴露出第一底部选择栅阶梯102。第四掩模 M4的位于第二台阶区(TSG2～B2)处的图案自第二底部选择栅区B2 延伸至第十阶梯区G10，并暴露出第二底部选择栅阶梯202。
利用第一掩模M1及第四掩模M4，可在第一阶梯区G1至第十阶梯区G10中暴露出来的区域形成在y方向上排列的多个台阶。具体地，可基于对第四掩模M4的修整，执行多次“修整-刻蚀”循环工艺。具体的“修整-刻蚀(trim-etch)”循环工艺次数可根据每个块区A1～A6在 y方向上所需的分区数量确定。举例来说，当第六块区A6包含四个分区A61～A64时，例如刻蚀三次、修正两次，形成在y方向上排列的四个分区A61～A64。如图9所示，每个分区A61～A64意味着在y方向设置的一级台阶。
如图9所示，其中示出了整体的叠层结构在经过此次修整-刻蚀”循环工艺后的俯视图，第四掩模M4的每个图案助于其所在的堆叠结构100/200形成在y方向上排列的台阶。第一掩模M1的图案保护各阶梯区G1～G10中的虚拟凸台105/205。第一掩模M1和第四掩模M4均暴露出第一底部选择栅阶梯102和第二底部选择栅阶梯202，因此第一底部选择栅阶梯102和第二底部选择栅阶梯202始终低于各阶梯区G1～G10及顶部选择栅区TSG1～TSG2中的结构。
如图10和图11所示，第五掩模包括初步掩模M51和次步掩模 M52。利用第一掩模M1和第五掩模进行多次“修整-刻蚀”循环工艺，可得到如图12所示的结构。第一堆叠结构100在其涵盖的每个阶梯区 G1～G5处形成有第一阶梯103，第二堆叠结构200在其涵盖的每个阶梯区G6～G10处形成有第二阶梯203。第一阶梯103与第二阶梯203 相对设置。第一阶梯103可以背靠第一虚拟凸台105，第二阶梯203可以背靠第二虚拟凸台205。另外，第一底部选择栅阶梯102和第二底部选择栅阶梯202依然低于各阶梯区G1～G10及顶部选择栅区 TSG1～TSG2中的结构。
初步掩模M51和次步掩模M52套正对齐后，次步掩模M52覆盖初步掩模M51的一部分，次步掩模M52的图案在x方向上比初步掩模M51的图案窄。第五掩模能够用于形成深度较深的第一阶梯103及第二阶梯203。具体地，基于对第五掩模的修整，执行多次修整-刻蚀”循环工艺。“修整-刻蚀”循环工艺次数可根据阶梯103/203所需包含的台阶数确定。示例性地，当阶梯103/203包含十四级台阶时，可利用初步掩模M51刻蚀七次、修整六次，然后利用次步掩模M52刻蚀七次、修整六次。经过这样的“修整-刻蚀”循环工艺所得到的第一阶梯 103及第二阶梯203在x方向上可具有十四级台阶。示例性地，对于块区A1～A6中的每个块区来说，假定如前所述每个块区A1～A6具有在y方向上排列的四级台阶，则其在阶梯区G1～G10中的每个阶梯区 G1～G10处具有五十六个台阶。这五十六个台阶可对应五十六个牺牲层，在x方向的相邻两级台阶之间可错开四个牺牲层。换言之，第一阶梯103和第二阶梯203可具有五十六个台阶。
图13示出了第六掩模M6。第六掩模M6的图案覆盖第一存储区GB1、第一顶部选择栅区TSG1、第一阶梯区G1，还覆盖第十阶梯区 G10、第二顶部选择栅区TSG2及第二存储区GB2。
在利用第六掩模M6进行刻蚀之前，需要从叠层结构上去除第一掩模M1。利用第六掩模M6进行刻蚀可得到如图14所示的结构。由于第二阶梯区G2至第九阶梯区G9被第六掩模M6暴露出来，因此这些区域的结构被刻蚀降低，例如降低一个阶梯103/203的高度。第一堆叠结构100在第一顶部选择栅区TSG1和第一阶梯区G1处的结构与第二堆叠结构200在第二顶部选择栅区TSG2和第十阶梯区G10处的结构对称。
图15示出了第七掩模M7的结构。第七掩模M7的图案覆盖了第一存储区GB1、第一顶部选择栅区TSG1、第一阶梯区G1、第二阶梯区G2及第四阶梯区G4，并覆盖了第二存储区GB2、第二顶部选择栅区TSG2、第十阶梯区G10、第九阶梯区G9及第七阶梯区G7。利用第七掩模M7刻蚀第一堆叠结构100及第二堆叠结构200，得到如图 16所示的结构。
根据一个实施例，第三阶梯区G3、第五阶梯区G5、第一底部选择栅区B1、第二底部选择栅区B2、第六阶梯区G6及第八阶梯区G8 被刻蚀一个阶梯103/203的深度。在图16所示的结构中，第一堆叠结构100在第二阶梯区G2和第三阶梯区G3处的结构与第二堆叠结构200在第九阶梯区G9和第八阶梯区G8处的结构对称。
图17示出了第八掩模M8的结构。第八掩模M8的图案覆盖第一堆叠结构100的从第一存储区GB1至第三阶梯区G3的部分，并覆盖第二堆叠结构200的从第二存储区GB2至第八阶梯区G8的部分。利用第八掩模M8对第一堆叠结构100和第二堆叠结构200进行刻蚀，可得到如图18所示的结构。根据一个实施例，从第四阶梯区G4至第七阶梯区G7处的结构可降低两个阶梯，例如一百一十二级台阶的高度。示例性地，这部分结构也可降低九十五级台阶的高度。
图18中未示出衬底，第一底部选择栅阶梯102和第二底部选择栅阶梯202可在x方向上断开，即第一堆叠结构100和第二堆叠结构200 在x方向上可断开；二者最底层的一级台阶也可连接。第一堆叠结构100的位于第一台阶区(TSG1～B1)的部分与第二堆叠结构200的位于第二台阶区(TSG2～B2)的部分对称。示例性地，第一堆叠结构100 的位于第三阶梯区G3的第一阶梯103与第二堆叠结构200的位于第八阶梯区G8的第二阶梯203对称且位于同一高度位置。
图10至图18作为示例性实施例，体现了制造三维存储结构的如下步骤：在第一台阶区(包括G1～G5)形成依次排列的多个第一阶梯 103，在第二台阶区(包括G6～G10)形成依次排列的多个第二阶梯203；之后可刻蚀多个第一阶梯103及多个第二阶梯203，以使多个第一阶梯103所位于的高度依次降低并使多个第二阶梯203所位于的高度依次降低。图18所示的结构也可利用其他的掩模形成，各阶梯103/203 的形态、层数、下降次序可以调整。图18中，第一堆叠结构100的每个台阶可以在x方向上连接至第一存储区GB1，第二堆叠结构200的每个台阶可以在x方向上连接至第二存储区GB2。
本公开提供的制造三维存储结构的方法，能够较容易的制造高堆叠层数的三维存储结构的台阶区结构，例如，两百层以上，从而为更高层数的三维存储结构的制造提供基础的技术路线。该方法形成台阶步骤涉及的显影工艺的难度较低，显影的区域较大，使得显影充分，图案形态好，并降低了显影残留问题的出现。位于深处的台阶可具有较好的形态。整体台阶区(TSG1～TSG2)中可不设置墙结构。
在形成整体台阶结构(包括第一阶梯103和第二阶梯203)后，可在整体的台阶结构上形成绝缘填充结构300(图19)。示例性地，绝缘填充结构300的材料包括正硅酸乙酯(TEOS)。示例性地，绝缘填充结构300的材料可以不包括高密度等离子体(HDP)。由于本公开的方法形成的三维存储结构在第一存储区GB1和第二存储区GB2之间可不设置墙结构，使得对此处的填充比较容易，进而可以不使用高密度等离子体。该填充工艺的步骤更少，工艺简单成本低，且不含HDP 材料的绝缘填充结构300具有较低的应力，降低了三维存储结构出现裂纹的可能。另外，在向三维存储结构填充正硅酸乙酯后，三维存储结构顶部的多余的正硅酸乙酯形成具有较为平缓形态的层，没有过多的起伏，这一层正硅酸乙酯容易被机械化学抛光的方式去除。
在利用机械化学抛光将三维存储结构顶面平整化之后，可在三维存储结构中形成沟道结构、虚拟沟道结构、栅线间隔、顶部选择栅间隔等结构(未示出)，其中，沟道结构也可以是在形成阶梯103/203之前形成的。栅线间隔可形成在栅线沟槽中，在形成栅线间隔之前，可利用栅线沟槽对叠层结构进行栅极替换，以将牺牲层替换为栅极层。栅线沟槽可在各块区A1～A6之间的边界处，这样就利用栅线沟槽将整体的堆叠结构分割出了多个存储块。由于本公开的三维存储结构可以不包括墙结构，各台阶直接延伸到第一存储区GB1或第二存储区GB2，因此没有形态复杂的拐角、叉子等构造。该三维存储结构更容易进行栅极替换，降低出现栅极材料丢失的可能性。
在形成绝缘填充结构300之后，可形成贯穿绝缘填充结构300的导电通道阵列。导电通道阵列包括与第一阶梯103的台阶电接触的第一导电通道401和与第二阶梯203的台阶电接触的第二导电通道402。为图示清晰起见，图19中在仅示出了两条导电通道，但本领域技术人员可以理解的是，导电通道阵列可包括分别与不同台阶连接的多条导电通道。同时，导电通道阵列不用连接到虚拟凸台105/205。如图19 所示，第一虚拟凸台105/第二虚拟凸台205自第一阶梯103/第二阶梯 203的下侧向上侧延伸，并且在x方向上与存储结构也可电性隔离。进而可以将与导电通道阵列电连接的第一阶梯103/第二阶梯203视为有效阶梯，即在三维存储结构使用时需要工作的有效阶梯。
示例性地，在导电通道阵列上也是在第一堆叠结构100和第二堆叠结构200上形成互连层500。互连层500包括至少一个互连金属图案501。如图19所示，第一导电通道401电接触于第一堆叠结构100 的第一阶梯103中的一个台阶，第二导电通道402点接触于第二堆叠结构200的第二阶梯203中的一个台阶，且这两个台阶处于同一高度位置。互连金属图案501将第一导电通道401和第二导电通道402电连接，也就使第一堆叠结构100和第二堆叠结构200中位于同一高度位置的两个台阶电连接。具体地，这两个台阶中的栅极层电连接而可受同一信号控制。
通过导电通道阵列，可以将第一堆叠结构100和第二堆叠结构200 的位于同一高度的多对台阶中的每对台阶电连接。互连层500中的多个互连金属图案501可根据实际情况设计形状或分层设计。
图19所示的三维存储结构，可以进一步制造为背部引出型的三维存储结构。如前所述，三维存储结构中形成有沟道结构。沟道结构沿堆叠方向穿透第一堆叠结构100或第二堆叠结构200并延伸至衬底 (未示出)中，衬底位于第一堆叠结构100和第二堆叠结构200的、与形成有互连层500的一侧相反的一侧。可去除位于第一堆叠结构100 和第二堆叠结构200一侧的衬底，以暴露出沟道结构。沟道结构在对应台阶的部分可包括由外至内依次设置的阻挡层、电荷存储层、隧穿层、沟道层和绝缘芯填充层(未图示)。在衬底被除去后，需要暴露出沟道结构的沟道层，以将例如源极与沟道层电连接。
本公开还提供一些示例性实施方式的用于制造三维存储结构的方法，可在衬底(未示出)上交替堆叠绝缘层和牺牲层，得到一个整体的叠层结构。在平行于衬底的xy平面内，该叠层结构后续将被制成在 y方向上多个并列的存储块。
示例性地，可以不使用图2所示的第一掩模M1，而是依次使用图 3所示的第二掩模M2和图6所示的第三掩模M3，以在叠层结构形成第一顶部选择栅阶梯101、第二顶部选择栅阶梯201、第一底部选择栅阶梯102、第二底部选择栅阶梯202(图23)。示例性地，还利用图8所示的第四掩模M4进行“修整-刻蚀”循环工艺，使每个块区A1～A4 中第一阶梯区G1至第五阶梯区G5及第六阶梯区G6至第十阶梯区 G10处的结构在y方向上分为三级台阶。
图20至图22示出了第九掩模，第九掩模M9可包括如图20所示的第一步掩模M91，如图21所示的第二步掩模M92及如图22所示的第三步掩模M93，其中后一步的掩模(M93、M92)可与前一步的掩模(M92、M91)位置对齐，可重合在前一步的掩模的位置上并在x方向上更窄。第九掩模的图案覆盖第一存储区GB1、第一顶部选择栅区 TSG1、第二顶部选择栅区TSG2及第二存储区GB2，同时暴露出第一底部选择栅区B1中对应第一底部选择栅102的区域及第二底部选择栅区B2中对应第二底部选择栅202的区域，保证在后续工艺中第一底部选择栅102和第二底部选择栅202始终低于其他区域中的结构。
可利用第九掩模进行“修整-刻蚀”循环工艺得到如图23所示的结构。图23中，第一堆叠结构100的第一台阶区(TSG1～B1)形成有沿x方向依次排列的多个第一阶梯103，第二堆叠结构200的第二台阶区(TSG2～B2)形成有沿x方向依次排列的多个第二阶梯203。第一阶梯103和第二阶梯203对称设置。更具体地，在第一台阶区 (TSG1～B1)形成与第一阶梯103面对面设置的第一虚拟阶梯104，并在第二台阶区(TSG2～B2)形成与第二阶梯203面对面设置的第二虚拟阶梯204。虚拟阶梯104/204的台阶级数与阶梯103/203的台阶级数相同。在x方向上，虚拟阶梯104/204的宽度比阶梯103/203的宽度更小，这样有利于使第一存储区GB1与第二存储区GB2更近，减小三维存储结构的尺寸。在本实施方式中，第一虚拟阶梯104为第一虚拟部，第二虚拟阶梯2204为第二虚拟部。第一虚拟部与第一存储区 GB1绝缘设置，第二虚拟部与第二存储区GB2绝缘设置。
在第一底部选择栅区B1和第二底部选择栅区B2也设置有虚拟阶梯，可保证第九掩模中每张掩模M91～M93的图案设计空间，减少三维存储结构出现修剪丢失的情况。
在本实施方式中，“修整-刻蚀”循环工艺次数可根据待形成的阶梯103/203所需包含的台阶数确定。举例来说，可利用第一步掩模M91 对整体的叠层结构刻蚀六次、修整五次，利用第二步掩模M92进行六次刻蚀、五次修整，还利用第三步掩模M93进行六次刻蚀、五次修整，这样加工后每个阶梯103/203在x方向上可具有十九级台阶。图23所示的结构中，当每个块区在y方向形成为三个分区时，则每个阶梯 103/203可包括五十七级台阶。
图24是经过刻蚀后、各第一阶梯103或第二阶梯104处于不同高度位置的三维存储结构的结构示意图。可利用不同的刻蚀工艺路线的得到图24所示的结构。也可以利用其他刻蚀工艺路线实现其他的结构，但需使不同的第一阶梯103处于不同的高度位置。第二阶梯104 可以与对应的第一阶梯103处于相同的高度位置。
示例性地，可利用多个掩模(未示出)对图23所示的结构进行刻蚀。例如，先刻蚀第二阶梯区G2中第一虚拟阶梯的区域、第三阶梯区 G3至第八阶梯区G8以及第九阶梯区G9中第一虚拟阶梯的区域，例如下降一个阶梯高度；然后，刻蚀第三阶梯区G3中第一阶梯的区域、第五阶梯区G5中第一阶梯的区域、第一底部选择栅区B1、第二底部选择栅区B2、第六阶梯区G6中第二阶梯的区域以及第八阶梯区G8 中第二阶梯的区域，例如下降一个阶梯高度；刻蚀第四阶梯区G4中第一阶梯的区域、第五阶梯区G5至第六阶梯区G6及第七阶梯区G7 中第二阶梯的区域，例如下降两个阶梯高度。本示例提供的刻蚀层数仅是参考，可以根据实际情况设置刻蚀深度，例如刻蚀更少的层数。
本实施方式得到的三维存储结构中，第一阶梯103的台阶可在x 方向上延伸至第一存储区GB1，但是第一虚拟阶梯104的台阶与第一存储区GB间隔开。同理，第二阶梯203的台阶可延伸至第二存储区 GB2，但是第二虚拟阶梯204与第二存储区GB2间隔开。虚拟阶梯104/204在三维存储结构中处于一种孤岛状态，而且虚拟阶梯104/204 与对应的阶梯103/203可处于不同的高度位置。虚拟阶梯104/204在刻蚀过程中若受到破坏也不会影响三维存储结构的正常使用。由于虚拟阶梯104/204的轮廓要求低，因此可以降低工艺难度，并为阶梯 103/203等结构的刻蚀提供较大的工艺窗口。
本实施方式后续的制造工艺可与实施方式一相类似。如图25所示，第一堆叠结构100和第二堆叠结构200作为一个整体，其台阶结构(包括第一阶梯103和第二阶梯203)上形成有绝缘填充结构300。第一导电通道401贯穿绝缘填充结构300并与第一阶梯103的台阶电接触，第二导电通道402贯穿绝缘填充结构300并与第二阶梯203的台阶电接触。第一堆叠结构100和第二堆叠结构200上设置有互连金属图案501，用于将第一导电通道401和第二导电通道402电连接，从而将位于同一高度位置的一对台阶电连接。另外，虚拟阶梯104/204 的台阶不需要连接导电通道。
如图25所示，第一虚拟阶梯104/第二虚拟阶梯204自第一阶梯 103/第二阶梯203的下侧向上侧延伸，并且在x方向上与存储结构也可电性隔离。进而可以将与导电通道阵列电连接的第一阶梯103/第二阶梯203视为有效阶梯，即在三维存储结构使用时需要工作的有效阶梯。
如图19及图25所示，根据本公式的实施方式可以获得三维存储结构，该三维存储结构包括：第一堆叠结构100、第二堆叠结构200及导电通道阵列。
第一堆叠结构100和第二堆叠结构200可沿x方向对称设置，第一堆叠结构100可包括至少一个第一阶梯103，第二堆叠结构可包括至少一个第二阶梯203，且第一阶梯103和第二阶梯203可对称设置。
导电通道阵列设置于第一阶梯103及第二阶梯203上。导电通道阵列包括与第一阶梯103的台阶电接触的第一导电通道401和与第二阶梯203的台阶电接触的第二导电通道402。第一导电通道401和第二导电通道402电连接，使第一阶梯103的第一台阶和第二阶梯203 的第二台阶电连接。示例性地，第一台阶和第二台阶位于同一高度位置。
示例性地，导电通道阵列上设置有包括至少一个互连金属图案 501的互连层500，互连金属图案501将第一导电通道401和第二导电通道402电连接。
示例性地，第一堆叠结构100包括多个第一阶梯103及与第一阶梯103相对设置的第一虚拟阶梯104，多个第一阶梯103在朝向第二堆叠结构200的方向上依次排列且高度依次降低，第一虚拟阶梯104 与第一阶梯103可位于相同高度处或不同高度处。第二堆叠结构200 可与第一堆叠结构100对称设置。该三维存储结构可以具有200层以上的栅极层，并且具有较好的使用性能。
本公开实施方式提供的一种存储器6可包括电连接的半导体结构 610和外围电路。示例性地，半导体结构610包括前述的三维存储结构。外围电路与三维存储结构电连接，以助于三维存储结构实现在电路中的功能。外围电路可与三维存储结构堆叠设置或并列设置，二者之间可以键合或者利用其他方式电连接。具体地，如图26所示，外围电路可例如包括：页缓冲器/感测放大器621、列解码器/位线(BL)驱动器622、行解码器/字线(WL)驱动器623、电压发生器624、控制逻辑单元625、寄存器626、接口627和数据总线628。应当理解，存储器6还可以包括图26中未示出的附加外围电路。
页缓冲器/感测放大器621可以被配置为根据来自控制逻辑单元625的控制信号从/向第一半导体结构610的存储单元阵列读取/编程 (写入)数据。
在一个示例中，页缓冲器/感测放大器621可存储将被编程到第一半导体结构610的存储单元阵列的一个页中的一页编程数据(写入数据)。
在另一个示例中，页缓冲器/感测放大器621可执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线的存储单元中。
在又一示例中，页缓冲器/感测放大器621还可在读取操作中从位线感测表示存储在存储单元中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。列解码器/位线驱动器622可以被配置为由控制逻辑单元625控制，并且通过施加由电压发生器624生成的位线电压而选择一个或多个存储串。
行解码器/字线驱动器623可被配置为由控制逻辑单元625控制，并且选择/取消选择存储单元阵列的存储块，并且选择/取消选择存储块的字线。行解码器/字线驱动器623还可被配置为使用由电压发生器 624生成的字线电压驱动字线。
在一些实施方式中，行解码器/字线驱动器623还可以选择/取消选择并驱动源极选择栅线(未示出)和漏极选择栅(未示出)。
电压发生器624可以被配置为由控制逻辑单元625控制，并且生成将被提供到存储单元阵列的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑单元625可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作，控制逻辑单元625可以执行下文的闪存存储器的操作方法。寄存器626可以耦合到控制逻辑单元625，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(OP代码)和命令地址。
接口627可以耦合到控制逻辑单元625，并且充当控制缓冲器，以缓冲从主机(未示出)接收到的控制命令并将其转发给控制逻辑单元625，并且缓冲从控制逻辑单元625接收到的状态信息并将其转发给主机。接口627还可以经由数据总线628耦合到列解码器/位线驱动器622，并且充当数据输入/输出(I/O)接口和数据缓冲器，从而对往返于存储单元阵列的数据进行缓冲和转发。
如图27所示，本公开还提供一种存储装置7，包括至少一个存储器710、控制器720和连接器730。连接器730用于将该存储装置7与外部设备耦合。
示例性地，控制器720和至少一个存储器710可以被集成到存储卡中。存储卡可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑闪存(CF)卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、 RS-MMC、MMCmicro、eMMC)、SD卡(SD、miniSD、microSD、SDHC)、通用闪存存储卡(UFS)等。示例性地，控制器720和至少一个存储器710可以被集成到固态驱动(SSD)中。
本公开提供的存储器或存储装置比较容易制造，还由于三维存储结构的形态较好，制造良率较高，能够稳定、长久地提供较好的存储能力。
以上描述仅为本公开的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (18)

1.一种三维存储结构，其特征在于，包括：
第一堆叠结构，包括第一阶梯和第一虚拟部，所述第一阶梯包括沿所述第一堆叠结构的堆叠方向、从第一侧到第二侧堆叠设置的多个第一台阶，所述第一虚拟部与所述第一阶梯相对设置并自所述第一侧朝所述第二侧延伸；
第二堆叠结构，在所述堆叠方向的垂面内与所述第一堆叠结构对称，所述第二堆叠结构包括第二阶梯和第二虚拟部，所述第二阶梯包括沿所述第一堆叠结构的堆叠方向、从所述第一侧到所述第二侧堆叠设置的多个第二台阶，所述第二虚拟部与所述第二阶梯相对设置并自所述第一侧朝所述第二侧延伸；以及
导电通道阵列，包括与所述第一台阶电接触的第一导电通道和与所述第二台阶电接触的第二导电通道，其中，所述第一台阶和所述第二台阶通过所述导电通道阵列相互电连接。
2.根据权利要求1所述的三维存储结构，其中，所述三维存储结构还包括：
互连层，位于所述导电通道阵列远离所述第一阶梯的一侧，并包括至少一个互连金属图案，其中所述互连金属图案将所述第一导电通道和所述第二导电通道电连接。
3.根据权利要求1所述的三维存储结构，其中，通过所述导电通道阵列电连接的第一台阶与第二台阶沿所述堆叠方向位于同一高度。
4.根据权利要求1所述的三维存储结构，其中，所述第一堆叠结构包括多个所述第一阶梯，多个所述第一阶梯在朝向所述第二堆叠结构的方向上依次排列且高度依次降低；
所述第二堆叠结构包括多个所述第二阶梯，多个所述第二阶梯在朝向所述第一堆叠结构的方向上依次排列且高度依次降低。
5.根据权利要求1所述的三维存储结构，所述第一堆叠结构还包括第一存储结构，所述第一存储结构与所述第一阶梯电连接并与所述第一虚拟部绝缘；
所述第二堆叠结构还包括第二存储结构，所述第二存储结构与所述第二阶梯电连接并与所述第二虚拟部绝缘。
6.根据权利要求1所述的三维存储结构，其中，所述第一虚拟部包括第一虚拟阶梯，所述第一虚拟阶梯与所述第一阶梯沿所述堆叠方向位于相同高度处或不同高度处。
7.根据权利要求6所述的三维存储结构，其中，所述第一虚拟阶梯与所述第一阶梯的层数相同，
沿所述第一阶梯和所述第二阶梯相对的方向，所述第一虚拟阶梯的尺寸小于所述第一阶梯的尺寸。
8.根据权利要求1所述的三维存储结构，其中，所述第一堆叠结构包括位于所述第一阶梯朝向所述第二阶梯一侧的第一底部选择栅台阶；
所述第二堆叠结构包括位于所述第二阶梯朝向所述第一阶梯一侧的第二底部选择栅台阶。
9.根据权利要求1所述的三维存储结构，其中，还包括设置于所述第一阶梯和所述第二阶梯的第二侧的绝缘填充结构，所述绝缘填充结构的材料包括正硅酸乙酯。
10.用于制造三维存储结构的方法，其特征在于，包括：
在第一堆叠结构的第一台阶区形成第一阶梯和第一虚拟部，其中，所述第一阶梯包括沿所述第一堆叠结构的堆叠方向从第一侧到第二侧堆叠设置的多个第一台阶，所述第一虚拟部与所述第一阶梯相对设置并自所述第一侧朝所述第二侧延伸；
并在第二堆叠结构的第二台阶区形成第二阶梯和第二虚拟部，其中，所述第一堆叠结构的第一台阶区与所述第二堆叠结构的第二台阶区在所述堆叠方向的垂面内对称，所述第二阶梯包括沿所述第一堆叠结构的堆叠方向从第一侧到第二侧堆叠设置的多个第二台阶，所述第二虚拟部与所述第二阶梯相对设置并自所述第一侧朝所述第二侧延伸；
形成导电通道阵列，其中，所述导电通道阵列包括与所述第一台阶电接触的第一导电通道和与所述第二台阶电接触的第二导电通道；以及
通过所述导电通道阵列电连接所述第一台阶和所述第二台阶。
11.根据权利要求10所述的方法，其中，将所述第一阶梯的台阶和所述第二阶梯的台阶电连接的步骤包括：
在所述导电通道阵列远离所述第一阶梯的一侧形成至少一个互连金属图案，其中，所述互连金属图案将所述第一导电通道和所述第二导电通道电连接。
12.根据权利要求10所述的方法，其中，形成所述第一阶梯并形成所述第二阶梯的步骤包括：
在所述第一台阶区与所述第二台阶区相对的方向上形成依次排列的多个所述第一阶梯，并在所述相对的方向上形成依次排列多个所述第二阶梯；
刻蚀所述多个第一阶梯，使所述多个第一阶梯的高度在朝向所述第二堆叠结构的方向上依次降低；以及
刻蚀所述多个第二阶梯，使所述多个第二阶梯的高度在朝向所述第一堆叠结构的方向上依次降低。
13.根据权利要求10所述的方法，其中，
形成所述第一虚拟部并形成所述第二虚拟部的步骤包括：在所述第一台阶区形成第一虚拟阶梯，并在所述第二台阶区形成第二虚拟阶梯。
14.根据权利要求13所述的方法，其中，还包括：
刻蚀所述第一阶梯或所述第一虚拟阶梯，使一对所述第一阶梯和所述第一虚拟阶梯沿所述堆叠方向位于相互不同的高度处。
15.根据权利要求10所述的方法，其中，还包括：
在所述第一堆叠结构形成第一底部选择栅台阶；以及
在所述第二堆叠结构形成第二底部选择栅台阶。
16.根据权利要求10所述的方法，其中，在形成所述导电通道阵列的步骤之前，所述方法还包括：
在所述第一阶梯和所述第二阶梯的第二侧形成绝缘填充结构，其中，所述绝缘填充结构的材料包括正硅酸乙酯。
17.一种存储器，其特征在于，包括：
如权利要求1至9中任一项所述的三维存储结构；以及
外围电路，与所述三维存储结构电连接。
18.一种存储系统，其特征在于，包括：
如权利要求17所述的存储器；以及
控制器，与所述存储器电连接，并用于控制所述存储器。
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