JP2009094354A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、選択トランジスタのカットオフ特性を損なうことなく、選択トランジスタの基板占有面積を低減することができる不揮発性半導体記憶装置について提供する。
【解決手段】
本発明の一実施形態に係る不揮発性半導体記憶装置は、基板と、前記基板に形成された第１の拡散領域並びに前記基板の上に形成された電荷蓄積層及びコントロールゲートを有する不揮発性メモリセルを複数直列に接続したメモリストリングと、前記メモリストリングの一端の前記第１の拡散領域、前記基板の上に形成された第１の選択ゲート、前記基板から上方へ略垂直に柱状に形成された半導体及び前記半導体上に形成される第２の拡散領域を有する選択トランジスタと、を有する。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置として、例えば、電気的に書き替え可能なメモリであるＮＡＮＤ型フラッシュメモリを用いた装置が提案されている。ＮＡＮＤ型フラッシュメモリは、マトリックス状に配置される複数のＮＡＮＤセルユニットから構成される。ＮＡＮＤセルユニットは、直列に接続される複数の不揮発性メモリセルから構成されるメモリストリングと、その両端に接続される２個の選択トランジスタとにより構成される。

ＮＡＮＤセルユニットの不揮発性メモリセルにデータを書き込む手法として、セルフブーストを用いた手法が知られている（例えば、特許文献１参照。）。セルフブーストを行うには、選択トランジスタのカットオフ特性を高めることが必要であることが認識されている（例えば、特許文献２参照。）。

また、不揮発性半導体記憶装置の小型化のための技術として、リソグラフィの解像限界を超える微細なパターンを形成する側壁転写プロセス（あるいは側壁加工プロセス）が知られている（例えば、特許文献３参照。）。
特開平１１−１６３８１号公報 特開２００１−２８４５５４号公報 特開平８−５５９０８号公報

本発明は、選択トランジスタのカットオフ特性を高め、選択トランジスタの基板占有面積を低減することができる不揮発性半導体記憶装置を提供する。

本発明の一実施形態に係る不揮発性半導体記憶装置は、基板と、前記基板に形成された第１の拡散領域並びに前記基板の上に形成された電荷蓄積層及びコントロールゲートを有する不揮発性メモリセルを複数直列に接続したメモリストリングと、前記メモリストリングの一端の前記第１の拡散領域、前記基板の上に形成された第１の選択ゲート、前記基板から上方へ略垂直に柱状に形成された半導体及び前記半導体上に形成される第２の拡散領域を有する選択トランジスタと、を有する。

本発明の一実施形態に係る不揮発性半導体記憶装置では、選択トランジスタのカットオフ特性を高めることが可能となる。また、選択トランジスタの基板占有面積を低減することが可能となる。

以下、図面を参照して、本発明を実施するための最良の形態を説明する。なお、本発明は、多くの異なる態様で実施することが可能であり、以下に説明される実施形態に限定して解釈されるものではない。例えば、以下の実施形態では、各不揮発性メモリセルには、主に２値のデータ「０」、「１」のいずれかが書き込まれることが想定されている。しかし、書き込まれるデータは、２値のデータに限定されるものではなく、多値データであっても本発明は適用可能である。また、図面は模式的なものであり、例えばプロセス工程を説明する図面においては、層、膜または領域の厚みやパターンニングの幅、深さなどは現実のものとは異なっている場合がある。

（実施形態１）
図１（ａ）は、本発明の一実施形態に係る不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１の機能ブロック構成を示す。図１（ａ）に示すようにＮＡＮＤ型フラッシュメモリ１は、Ｉ／Ｏコントロール回路１２、ロジックコントロール回路１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、制御回路１７、電圧発生回路１８、ロウデコーダ１９、ロウアドレスバッファ２０、メモリセルアレイ２１、センスアンプ回路２２、データレジスタ２３、カラムデコーダ２４及びカラムバッファ２５を備える。

Ｉ／Ｏコントロール回路１２は、データ読み出し時又はデータ書き込み時に、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６とデータレジスタ２３との間でデータを授受する。また、Ｉ／Ｏコントロール回路１２は、データ読み出し時又はデータ書き込み時に、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から入力されるアドレスデータをアドレスレジスタ１５に出力する。また、Ｉ／Ｏコントロール回路１２は、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から供給されるコマンドをコマンドレジスタ１６に出力する。また、Ｉ／Ｏコントロール回路１２は、ステータスレジスタ１４から入力されるステータスデータ（チップ内部の種々の状態を外部に知らせるためのデータ）を外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６を介して外部に出力する。なお、外部入出力端子をＩ／Ｏ１〜Ｉ／Ｏ１６と表し外部入出力端子の数を１６としたが、任意の数にすることができる。

ロジックコントロール回路１３は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトプロテクト信号ＷＰ等の外部制御信号を制御回路１７に出力する。

ステータスレジスタ１４は、チップ内部の種々の状態を外部に知らせるためのものであって、チップがレディ／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ、書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ、誤書き込み状態の有無（誤書き込みベリファイのパス／フェイル）を示すデータを保持する誤書き込みステータスレジスタ、過書き込み状態の有無（過書き込みベリファイのパス／フェイル）を示すデータを保持する過書き込みステータスレジスタなどを有する。

アドレスレジスタ１５は、Ｉ／Ｏコントロール回路１２から入力されるアドレスデータをデコードして、ロウアドレスをロウアドレスバッファ２０に出力し、カラムアドレスをカラムバッファ２５に出力する。

コマンドレジスタ１６は、Ｉ／Ｏコントロール回路１２から入力されるコマンドを制御回路１７に出力する。

制御回路１７は、コマンドレジスタ１６から入力されるコマンドをデコードして電圧発生回路１８に出力する。また、制御回路１７は、動作モードに応じてロジックコントロール回路１３から入力される外部制御信号及びコマンドレジスタ１６から入力されるコマンドに基づいて、データ書き込み、データ書き込み及びデータ消去のシーケンス制御等を行う。

電圧発生回路１８は、動作モードに応じて種々の電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ、ベリファイ電圧Ｖｒ、書き込みパス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ等）を発生する回路である。この電圧発生回路１８は、制御回路１７により制御される。

ロウデコーダ１９は、ロウアドレスバッファ２０に記憶されたロウアドレス（ページアドレス）に基づいて、メモリセルアレイ２１のワード線選択とワード線の駆動を行うワード線駆動回路を含む。

ロウアドレスバッファ２０は、アドレスレジスタ１５から入力されるロウアドレスを記憶する。

メモリセルアレイ２１は、複数のＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットは、複数個の電気的に書き換え可能な不揮発性メモリセルが直列に接続されたメモリストリングと、メモリストリングの両端をそれぞれビット線とソース線に接続するための選択トランジスタを有する。不揮発性メモリセルのコントロールゲートは、それぞれ異なるワード線に接続される。選択トランジスタの選択ゲートは、ワード線と並行する選択ゲート線に接続される。ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるメモリブロックを構成する。このメモリブロックは、メモリセルアレイ２１内に複数含まれていてもよい。

センスアンプ回路２２は、データ読み出し時、ロウデコーダ１９及びカラムデコーダ２４により選択された不揮発性メモリセルに記憶されたデータを読み出してデータレジスタ２３に出力する。

データレジスタ２３は、Ｉ／Ｏコントロール回路１２との間をＩ／Ｏバス２６により接続されている。データレジスタ２３は、データ読み出し時、センスアンプ回路２２により読み出されたデータを、Ｉ／Ｏコントロール回路１２を介して入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に出力する。また、データレジスタ２３は、データ書き込み時、外部コントローラ２から入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６及びＩ／Ｏコントロール回路１２を介してロードされる書き込みデータをセンスアンプ回路２２に出力する。さらに、データレジスタ２３は、メモリセルアレイ２１の動作を制御するパラメータを求める際に用いるトリミングデータ（動作電圧調整用の電圧値設定データやメモリチップ内部のクロック調整用のクロックデータ等）を記憶するためのトリミングデータレジスタ（図示せず）と、上記動作テストの結果として検出された不良メモリブロックのアドレスデータを記憶する不良ブロックアドレスレジスタ（図示せず）と、を有していてもよい。

カラムデコーダ２４は、カラムバッファ２５に記憶されたカラムアドレスに基づいて、メモリセルアレイ２１のビット線選択を行う。カラムバッファ２５は、アドレスレジスタ１５から入力されるカラムアドレスを記憶する。Ｉ／Ｏバス２６は、Ｉ／Ｏコントロール回路１２とデータレジスタ２３間を接続するバスである。

図２は、メモリセルアレイ２１内に含まれるメモリブロックのうちの一つであるメモリブロック４０の等価電子回路図を示す。センスアンプ回路２に接続されるビット線ＢＬ０、ＢＬ１、…、ＢＬｎのそれぞれに、ＮＡＮＤセルユニットが接続されている。例えば、ビット線ＢＬ０に接続されるＮＡＮＤセルユニットの一つは、直列に接続されるメモリセルトランジスタＭＴ０〜ＭＴｍとして実現される不揮発性メモリセルで構成されるメモリストリングと、メモリストリングの一つの端を共通ソース線ＳＬに接続するための選択トランジスタＳ１と、他方の端をビット線ＢＬ０に接続するための選択トランジスタＳ２とからなる。メモリセルトランジスタＭＴ０〜ＭＴｍのそれぞれのコントロールゲートには、ロウデコーダに接続されるワード線ＷＬ０〜ＷＬｍが接続されている。また、選択トランジスタＳ１、Ｓ２のそれぞれの選択ゲートには、選択ゲート線ＳＧＳまたはＳＧＤが接続されている。

図１（ｂ）は、ビット線ＢＬ０に接続されたメモリストリングを構成するＭＴ１（図２参照）にデータ「０」を、セルフブーストの手法を用いて書き込む際における、ビット線、ワード線、選択ゲート線に印加される電圧制御のタイミングチャートを示す。

初期ステップでは、共通ソース線ＳＬの電圧、選択ゲート線ＳＧＤ、ＳＧＳの電圧、ビット線ＢＬ０〜ＢＬｎの電圧、ワード線ＷＬ０〜ＷＬｍの電圧は０Ｖである。

次のステップでは、共通ソース線ＳＬの電圧を所定の電圧ＩＶ（ＩＶは０Ｖであってもよい）とし、選択ゲート線ＳＧＤの電圧を例えばＶＣＣとし、データの書き込みが行われないメモリセルトランジスタのみを含むメモリストリングに接続されるビット線ＢＬ１〜ＢＬｎの電圧を例えばＶＣＣとする。また、選択ゲート線ＳＧＳの電圧を０Ｖとする。これにより、共通ソース線ＳＬに接続される選択トランジスタはオフ状態となる。一方、各ビット線に接続される選択トランジスタは、そのビット線の電圧が０Ｖであれば、オン状態となり、そのビット線の電圧がＶＣＣであれば、オフ状態となる。したがって、ビット線ＢＬ１〜ＢＬｎに接続されるメモリストリングのメモリセルトランジスタは、フローティング状態となる。また、ビット線ＢＬ０に接続されるメモリストリングのメモリセルトランジスタには、ワード線ＷＬ０〜ＷＬｍに印加される電圧に依存して、ビット線ＢＬ０に印加されている０Ｖを印加することが可能な状態となる。

その次にステップでは、データ「０」が書き込まれるＭＴ１のコントロールゲートに接続されているワード線ＷＬ１に、高電圧であるＶｐｐを印加し、他のワード線ＷＬ０、ＷＬ２〜ＷＬｍには、メモリセルトランジスタをオン状態とする電圧Ｖｐａｓｓを印加する。ただし、Ｖｐｐ＞Ｖｐａｓｓとする。これにより、ＭＴ１のコントロールゲートとチャネル間に高電圧が印加されてデータ「０」が書き込まれ、他のメモリセルトランジスタのコントロールゲートとチャネル間にはデータ「０」の書き込みがされない大きさの電圧が印加されてデータの書き込みはされない。特にＢＬ１〜ＢＬｎに接続されるメモリストリングのメモリセルトランジスタはフローティング状態となるため、そのチャネル電位はＷＬ０〜ＷＬｍの電圧に応じてセルフブーストし、データ「０」は書き込まれない。

データ「０」の書き込みが終了すると、ワード線ＷＬ０〜ＷＬｍの電圧を０Ｖに戻し、その後、ソース線ＳＬの電圧、選択ゲート線ＳＧＤの電圧、ビット線ＢＬ１〜ＢＬｎの電圧を０Ｖに戻す。

なお、図１（ｂ）では、ワード線ＷＬ１の電圧を一度だけＶｐｐにしているように表現されている。実際には、ある電圧をワード線ＷＬ１に印加した後、データ「０」がＭＴ１に書き込まれたかどうかの検証を行い、データ「０」がＭＴ１に書き込みがされていないことが検出されたときのみ、さらに大きな電圧をワード線ＷＬ１に印加するようになっていてもよい。

図３（ａ）は、本発明の一実施形態におけるメモリブロック４０を実現する半導体の積層構造の平面図を示す。図３（ａ）においては、隣り合う二つのＮＡＮＤセルユニットを実現する積層構造が示されている。この積層構造における最下層には、ＮＡＮＤセルユニットを実現するための領域である素子領域が存在する。その上の層には、選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ７、選択ゲート線ＳＧＳを実現する導電体領域が存在し、その上の層に共通ソース線ＳＬを実現する導電体領域が存在する。そして、最上層にビット線を実現する導電体領域がある。ビット線と素子領域に形成されるＮＡＮＤセルユニットの一の端は、コンタクト（以後、「ビット線コンタクト」という）を用いて接続される。また、共通ソース線ＳＬと素子領域に形成されるＮＡＮＤセルユニットの他の端は別のコンタクト（以後、「ＳＬ線コンタクト」という）を用いて接続される。

以下では、図３（ａ）において、ビット線を実現する導電体領域のうち左側の導電体領域が図２のＢＬ０に対応すると仮定する。選択トランジスタＳ２は、その導電体領域とＳＧＤとが交差する領域に存在する。そして、選択トランジスタＳ２は、ビット線コンタクトによりビット線に接続される。また、メモリセルトランジスタＭＴ０〜ＭＴｍのそれぞれは、その導電体層と、ＷＬ０〜ＷＬｎのそれぞれとが交差する領域に存在する。さらに、選択トランジスタＳ１は、その導体層とＳＧＳとが交差する領域に存在する。そして、選択トランジスタＳ１は、ＳＬ線コンタクトにより共通ソース線ＳＬに接続される。

図３（ｂ）の左側には、図３（ａ）の平面図が示される半導体の積層構造のＸ１−Ｘ１線に沿う断面図（「Ｘ１断面図」という）が、また、右側にはＹ１−Ｙ１線（「Ｙ１断面図」という）に沿う断面図が示されている。すなわち、Ｘ１断面図は、選択トランジスタＳ２の選択ゲート、選択ゲート線ＳＧＤ、ビット線を含む断面を示し、Ｙ１断面図はＮＡＮＤセルユニットとビット線の断面を示している。一番下からＰ型基板６００、Ｎ−ｗｅｌｌ６０１、Ｐ−ｗｅｌｌ６０２の層がある。これらのＰ型基板６００、Ｎ−ｗｅｌｌ６０１、Ｐ−ｗｅｌｌ６０２をまとめて「基板」と呼ぶ。

まず、Ｘ１断面図を参照する。基板の上に、酸化珪素などの絶縁層６０３が形成されている。絶縁層６０３の左右には、素子分離のためのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域６０５が形成され、ＳＴＩ領域６０５の間に素子領域が形成される。すなわち、絶縁層６０３は、素子領域の間の層として形成される。絶縁層６０３の上には、選択トランジスタの選択ゲートの構造を実現する導電体層６０４が形成されている。また、ＳＴＩ領域６０５の上と導電体層６０４の側面には、絶縁層６０６が形成されている。導電体層６０４と絶縁層６０６の上には、選択ゲート線ＳＧＤを実現する導電体層６０７が形成されている。導電体層６０７の上には、絶縁層があり、その中に、ビット線を実現する導電体層６１４が形成されている。

なお、選択トランジスタＳ１の選択ゲート、選択ゲート線ＳＧＳを含む断面も、上述のＸ１断面図と同じ断面図として表すことができる。

次に、Ｙ１断面図を参照する。不揮発性メモリセル及び選択トランジスタのソースまたはドレインを実現する複数の拡散領域６０８が基板内部から基板の表面までの部分に存在する。拡散領域６０８を「第１の拡散領域」という。また、基板には、半導体柱６０９が接続されている。半導体柱６０９に、選択トランジスタの選択ゲートにより制御されるチャネル領域の一部が形成される。半導体柱６０９は、Ｐ−ｗｅｌｌ６０２と同様に、Ｐ型半導体である。選択トランジスタの選択ゲートにより制御されるチャネル領域の他の部分は、選択ゲートの下に位置する基板内部に形成される。

基板の表面より上の部分のうち、選択トランジスタの選択ゲート、不揮発性メモリセルの電荷蓄積層、コントロールゲートが形成される部分には、絶縁層６０３が形成されている。言い換えれば、絶縁膜６０３の上には、不揮発性メモリセルの電荷蓄積層、コントロールゲート、選択トランジスタの選択ゲートが形成されている。選択トランジスタの選択ゲートは、導電体層６０４と導電体層６０７とが導通するようにして形成されている。

このような形成により、選択トランジスタの選択ゲートにより制御されるチャネルの長さを大きくすることができる。これにより、選択トランジスタのカットオフ特性を向上させることができる。また、選択トランジスタの選択ゲートの基板の面と垂直な方向の長さである高さを大きくすれば、その大きくすることに応じてＹ１断面図に示される基板面と平行な方向の長さである幅を小さくすることで選択トランジスタのカットオフ特性を損なわないで、選択トランジスタの選択ゲートが基板上に占める面積を小さくすることができる。特に、その高さを幅よりも大きくすることで、選択トランジスタのカットオフ特性を向上させながら、選択トランジスタの選択ゲートが基板上に占める面積を小さくすることができる。

一方、不揮発性メモリセルは、絶縁層６０６で仕切られた導電体層６０４と導電体層６０７とを用いて形成され、導電体層６０５が電荷蓄積層として機能し、導電体層６０８がコントロールゲート及びワード線として機能する。

半導体柱６０９の上には、拡散領域６１１が形成されている。この拡散領域６１１を「第２の拡散領域」という。選択トランジスタの選択ゲートに電圧を印加することにより、第１の拡散領域と第２の拡散領域とにより半導体柱６０９の中に、チャネルが形成される。本発明においては、このチャネルの長さは、選択トランジスタの選択ゲートの幅と高さの和にほぼ等しくなる。上述したように、選択トランジスタの選択ゲートの幅を小さくしつつ、その高さを大きくすることにより、チャネルの長さを維持しつつ、すなわち、選択トランジスタの選択トランジスタのカットオフ特性を損なわずに、選択トランジスタの選択ゲートが基板上に占める面積を小さくすることができる。

ここに、「カットオフ特性」とは、選択ゲートに印加される電圧を０Ｖあるいはそれに近い値にして選択トランジスタをオフにした場合における選択トランジスタのソース−ドレイン間電流の大きさに対して、選択ゲートに印加される電圧を所定の正電圧としてオンにした場合におけるソース−ドレイン間電流のチャネル電流の大きさが何倍になるかの比の値として定義することができる。この定義では、選択トランジスタの選択ゲートに同じ電圧を印加してそれぞれのソース−ドレイン電流の大きさを測定した場合、オフ時とオン時との電流の大きさの比が大きい選択トランジスタが、カットオフ特性がよい選択トランジスタであると判断される。

領域６１２は共通ソース線を実現する導電体層である。領域６１３は選択トランジスタとビット線とを接続するコンタクトであり、その上に、ビット線を実現する導電体層６１４が存在している。

層６１０、層６１６、層６１７は、絶縁層である。層６１０の中に第２の拡散領域６１１が設けられ、層６１６の中に共通ソース線と、コンタクト６１３の下部が設けられ、層６１７の中にコンタクト６１３の上部が設けられる。なお、層６１０、層６１６、層６１７の区別は便宜上のものである場合がある。例えば、これらの全ての層あるいは隣接する二つの層が一つの層として形成されている場合がある。

以下では、図３（ａ）、（ｂ）に示す積層構造を実現するための構造を実現するためのプロセスの工程を説明する。

図４（ａ）に示すように、Ｐ型基板６００の上に、Ｎ−ｗｅｌｌ６０１、Ｐ−ｗｅｌｌ６０２、絶縁層６０３が積層し、さらにその上にポリシリコンなどの導電体層６０４が積層している構造を用意する。この構造は、例えば、Ｐ型シリコン基板を用意し、その上面を熱酸化したり、ＣＶＤ法などを用いて酸化珪素を堆積したりすることにより、絶縁層６０３を形成し、イオン注入により、Ｎ−ｗｅｌｌ６０１、Ｐ−ｗｅｌｌ６０２を順次に形成する。そして、ポリシリコンなどの導電体層６０４を積層する。なお、先にＮ−ｗｅｌｌ６０１、Ｐ−ｗｅｌｌ６０２を形成した後に、熱酸化を行ってシリコン酸化膜６０３を（以下、シリコン酸化膜を「酸化膜」と記載する場合がある）形成してからポリシリコンなどの導電体層６０４を積層してもよい。あるいは、一旦、熱酸化などを行って酸化膜による層を形成して、イオン注入を行い、シリコン酸化膜による層を剥離し、再度の熱酸化、ＣＶＤ法などにより絶縁膜６０３を形成し、ポリシリコンなどの導電体層６０４を積層してもよい。導電体層６０４は、不揮発性メモリセルの電荷蓄積層と、選択トランジスタの選択ゲートの一部を形成することになる。

図４（ａ）に示される構造の上面にフォトレジストを塗布し、そのフォトレジストにＳＴＩ領域６０５を形成するためのパターンを形成する。そして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチングを行う。この結果、図４（ｂ）に示されるようにトレンチ領域６２０が形成される。そして、図４（ｃ）に示されるように、トレンチ領域６２０をシリコン酸化膜などの絶縁材料で充填する。その後、充填された絶縁材料に対して選択的にエッチングを行う。この結果、図４（ｃ）に示されるように、ＳＴＩ領域６０５が形成される。

なお、導電体層６０４を低抵抗化するために、導電体膜６０４としてポリシリコンが用いられる場合には、ＳＴＩ領域６０５の形成前あるいは形成後に、熱拡散により燐、砒素などのＮ型不純物を導電体膜６０４に導入してもよい。

そして、図４（ｃ）に示される構造の上面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、絶縁層６０６を形成する。その結果、図５（ａ）に示されるように、導電体層６０４が、絶縁層６０３，６０６及びＳＴＩ領域６０５によって囲まれた構造を得る。

図５（ｂ）は、絶縁層６０６のうち、一つのメモリストリングの直列に接続された不揮発性メモリセルの電荷蓄積層以外の部分を構成することになる領域６２２、６２３をエッチングして得られる構造を示す。この構造は、図５（ａ）に示される構造の上面にフォトレジストを塗布し、領域６２２、６２３のパターンを形成してエッチングを行うことにより得られる。領域６２２、６２３は、選択トランジスタ、ビット線コンタクト、ＳＬ線コンタクトが形成される部分を含む。

図５（ｃ）は、図５（ｂ）に示される構造の上に、別の導電体層６０７を形成して得られる構造を示す。この導電体層６０７もポリシリコンなどを用いて形成される。この導電体層６０７は、ワード線、不揮発性メモリセルのコントロールゲート、選択ゲート、選択ゲート線を形成するので、導体層６０５と同じように、低抵抗化のための処理が行われてもよい。

図６（ａ）は、図５（ｃ）に示される構造の上にフォトレジスト６２４を塗布した状態を示す。このフォトレジスト６２４は、絶縁層６０３、導電体層６０５、絶縁層６０６、導電体層６０７の中に、図面平面と垂直な方向に延びる直線状のスペースを形成するために塗布される。この直線状のスペースの形成により、不揮発性メモリセル、選択トランジスタの選択ゲートが分離して形成され、また、半導体柱６０９を形成する領域が形成される。

選択トランジスタは、後に図９（ａ）を参照して説明するように、Ｐ−ｗｅｌｌ上に酸化膜、選択ゲートをこの順に形成し、選択ゲートの下のＰ−ｗｅｌｌ部分にチャネルが形成されるように、拡散領域をＰ−ｗｅｌｌに形成する工程によっても得ることもできる。この工程では、選択トランジスタのカットオフ特性を高めるためには、選択ゲートの幅を不揮発性メモリセルの幅よりも大きくする必要がある。このため、不揮発性メモリセルを分離して形成するためのパターンは、側壁転写プロセスにより形成可能であるが、選択ゲートを形成するためのパターンは、側壁転写プロセスでは形成が困難となる。したがって、不揮発性メモリセルを分離して形成するためのプロセス工程と選択ゲートを形成するためのプロセス工程を別ける必要がある。しかし、本発明では、選択ゲートの幅と不揮発性メモリセルの幅とを同程度にすることができ、一回の側壁転写プロセスにより、不揮発性メモリセルを分離して形成するためのパターンと選択ゲートを形成するためのパターンとを形成することが可能となる。

図６（ｂ）は、フォトレジスト６２４に、このパターン６２５、６２６を形成した状態を示す。

図６（ｃ）は、パターン６２５、６２６を用いてエッチングを行い、直線状のスペース６２７、６２８を形成して、不揮発性メモリセルと選択トランジスタの選択ゲートとを分離した構造を示す。

図７（ａ）は、図６（ｃ）に示される構造の上面からイオン注入を行い、領域６２８の底面の部分にＮ型不純物を導入し、加熱などにより拡散を行い、拡散領域６０８（第１の拡散領域）が形成された構造を示す。なお、領域６２７の底面にはイオン注入がされないようにするために、イオン注入の前に、保護層６２９が形成される。

図７（ｂ）は、図７（ａ）に示される構造から保護層６２９を除去した構造を示す。基板の上面に、左から、選択トランジスタＳ２の選択ゲート、メモリストリングの不揮発性メモリセルの電荷蓄積層とコントロールゲート、選択トランジスタＳ１の選択ゲートが形成された構造となっている（見る方向などにより、選択トランジスタＳ２と選択トランジスタＳ１とは入れ替わっていてもよい。説明を簡略化するために、選択トランジスタＳ２が左に現れているとする。）。この構造の上に、絶縁材料による絶縁層を形成する。ここでいう絶縁材料としては、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）が用いられる。あるいは、図７（ｂ）に示される構造の基板表面の上の部分全体に酸化膜を形成した後、必要ならば、形成された酸化膜の表面全体をＰＳＧ等の絶縁材料で覆う。もちろん、酸化膜を充分厚く堆積できるのなら、ＰＳＧ等で覆う必要が無い場合もある。その後、ＣＭＰなどによる平坦化を行う。この結果、図７（ｃ）に示される構造が得られる。すなわち、絶縁層６１５により、基板の上面の構造が覆われる。

図８（ａ）は、図７（ｃ）に示される構造の絶縁層６１５の上面からＰ−ｗｅｌｌ６０２へ到達するホール６２９を形成した構造を示す。このホール６２９は、例えば、第１ステップとして、選択トランジスタＳ２、Ｓ１の選択ゲート６０４、６０７と接するか、選択ゲート６０４、６０７の一部を水平方向に浸食するようにエッチングを行い、絶縁材料６１５の上面より基板表面へ到達する第１のホールを形成する。第２ステップとして、第１のホールの内面に酸化膜を形成する。そして、第３ステップとして、第１のホールの底面に形成された酸化膜をＲＩＥなどで異方性エッチングし第２のホールとして、ホール６２９を形成する。ホール６２９の形成のエッチングの際には、Ｐ−ｗｅｌｌ６０２の上面が少しエッチングされるようにオーバーエッチングするとよい。なぜなら、第１のホールの底面に酸化層６０３が残っていると、後に形成される半導体柱６０９とＰ−ｗｅｌｌ６０２とにチャネルが形成されるのが阻害される可能性があるからである。

ただし、絶縁材料６１５の全体が酸化膜などの、選択ゲートと半導体柱６０９との間に適した材料であれば、第１ステップ、第２ステップを省略し、ホール６２９を選択ゲートから少し離れた位置に形成してもよい。この場合の離す距離は、おおよそ、絶縁層６０３の厚さ程度となる。なお、このようにして、多数の同様の性能を有する不揮発性半導体記憶装置を製造する際には、この離す距離は、ロット間、ロット内全ての選択ゲートについてほぼ同じになるのが好ましい。

図８（ｂ）は、図８（ａ）に示された構造のホール６３２に半導体柱６０９を形成した構造を示す。半導体柱６０９の形成は、例えば、Ｐ−ｗｅｌｌ６０２と同じＰ型半導体をエピタキシャル形成し、その後、ＣＭＰなどを用いて上面を平坦化して行う。

図８（ｃ）は、次の工程を行って得られる構造を示す。すなわち、（１）図８（ｂ）に示された構造の上面に絶縁層６１０を形成し、（２）半導体領域６０９の上の絶縁層６１０に、後に形成される拡散領域６１１（第２の拡散領域）を形成するホールを形成し、（３）そのホールにＰ型半導体をエピタキシャル形成などして充填し、（４）充填されたＰ型半導体にイオン注入後に熱拡散を行うことで拡散領域６１１（第２の拡散領域）を形成する。そして、（５）絶縁層６１０と拡散領域６１１との上面にさらに絶縁層６１６を形成し、（６）共通ソース線６１２を拡散領域６１１の一方の上に形成する。これにより、共通ソース線とＰ−ｗｅｌｌ６０２とを接続するＳＬ線コンタクトが形成される。また、（７）絶縁層６１６と共通ソース線６１２との上面にさらに絶縁層６１７を形成し、（８）絶縁層６１６、６１７に拡散領域６１１の他方にホールを形成し、（９）ビット線とのコンタクト６１３を形成する。後に形成されるビット線とＰ−ｗｅｌｌ６０２とを接続するビット線コンタクトが形成される。

なお、（１）、（２）及び（３）の工程を省略し、図８（ｂ）に示す構造の上面から、半導体柱６０９に対してイオン注入を行ってもよい。この場合、絶縁層６１５が充分厚くなっておらず、選択ゲートの高さと同程度であると、半導体柱６０９の上部に第２の拡散領域が形成され、選択トランジスタが形成するチャネルの長さが小さくなる可能性がある。特に、第２の拡散領域が、コントロールゲートよりも基板から離れていないと、チャネルの長さが短くなる可能性がある。そこで、（１）、（２）及び（３）の工程を省略する場合には、絶縁層６１５を充分厚くして選択ゲートの上面と絶縁層６１５との上面との距離が大きくなるように、ホール６３２と拡散領域６１１とを形成するのがよい。この場合、ステップ（５）での絶縁層６１６の形成は不要となる。

その後、絶縁膜６１７とコンタクト６１３の上面にビット線６１４を形成し、上述した図３（ｂ）に示される構造を得る。

以上のように、本発明の一実施形態に係るＮＡＮＤフラッシュメモリでは、基板に形成されるメモリストリングの一端の第１の拡散領域を選択トランジスタの選択ゲートとしても形成し、その選択ゲートの側面に形成された絶縁膜を介して、基板上に略垂直に半導体柱を形成し、その半導体柱の上に第２の拡散領域を形成している。これにより、ＮＡＮＤセルユニットあたりの第１の拡散領域の数を減らすことができる。また、選択トランジスタにより形成されるチャネルの長さが、選択ゲートの高さと幅との和にほぼ等しくなるので、選択ゲートの高さを大きくすることにより、チャネルの長さを大きくすることができる。あるいは、選択ゲートの幅を小さくしたことに応じて、その高さを大きくすることができる。特に、選択ゲートの幅よりもその高さを大きくすることができる。これにより、選択トランジスタのカットオフ特性を低下させることなく、選択トランジスタが基板上に占める面積を減少させることが可能となる。この結果、不揮発性半導体記憶装置の性能を低下させることなく、不揮発性半導体記憶装置の小型化を実現できる。

図９（ａ）は、上述したのとは別の構成でのＮＡＮＤセルユニットに用いられている選択トランジスタの断面構造を示す。この別の構成での選択トランジスタは、Ｐ−ｗｅｌｌ上に酸化膜、選択ゲートをこの順に形成し、選択ゲートの下のＰ−ｗｅｌｌ部分にチャネルが形成されるように、拡散領域をＰ−ｗｅｌｌに形成した構造となっている。この構成での選択トランジスタにおいては、そのチャネルの長さは、選択ゲートの幅Ｌとほぼ一致することになる。

図９（ｂ）は、この構成での選択トランジスタの選択ゲートの幅Ｌとして、５０ｎｍ、７５ｎｍ、１５０ｎｍとした場合におけるゲート電圧とチャネルを流れる電流であるソース−ドレイン電流との関係をシミュレーションによって得た結果を示す。なお、シミュレーションの条件としては、Ｐ−ｗｅｌｌのアクセプタ濃度（Ｎａ）を１ｅ１８ｃｍ^−３とし、拡散領域に５ｋｅＶにて２ｅ１３ｃｍ^−２の量の砒素のイオン注入を行い、また、ソース、ドレイン、基板の電圧をそれぞれ０Ｖ、０Ｖ、３Ｖとした。

図９（ｂ）に示されるように、この構成でのＮＡＮＤセルユニットに用いられている選択トランジスタにおいては、選択ゲートの幅Ｌを大きくすると、チャネルの長さが大きくなるので、カットオフ特性が向上する。しかし、このことは、カットオフ特性を向上させるために選択ゲートの幅Ｌを大きくする必要があることを示している。したがって、この構成では、選択トランジスタのスケーリングには下限が存在する。このため、例えば、ワード線のピッチを５０ｎｍとし、３２個の不揮発性メモリセルを直列に接続すると約１６００ｎｍの長さとなるが、選択トランジスタの選択ゲートの幅としては、例えば１５０ｎｍ以下とするのが困難であり、さらに２つの拡散領域を基板に確保する必要があるので、３５０ｎｍがさらに必要となってしまう。この結果、基板上でのＮＡＮＤセルユニットの長さが大きくなり、ＮＡＮＤセルユニットが基板上に占める有面積が大きくなってしまうという問題が発生することとなる。

一方、図９（ｃ）は、本発明の一実施形態に係るＮＡＮＤフラッシュメモリでの選択トランジスタの断面を拡大して模式的に示す。選択ゲートの高さは、導電体層６０５、６０７の厚さの和となり、およそ１００ｎｍ程度とすることが可能である。一方、選択ゲートの幅は、図６（ｂ）でのフォトレジストのパターン形成とその後のエッチングの精度に依存するが、本願出願時においては、例えば、側壁転写プロセスによるパターン形成を用いることにより、２５ｎｍ程度にすることが可能である。

そこで、図９（ｄ）は、選択トランジスタの選択ゲートの高さを１００ｎｍ、幅を２５ｎｍとした場合のゲート電圧とソース−ドレイン電流との関係をシミュレーションによって得た結果を示す。なお、図９（ｄ）には、図９（ｂ）に示される「Ｌ＝７５ｎｍ」のグラフも比較のために示されている。これによると、別の構成での選択トランジスタの選択ゲートの幅を７５ｎｍとした場合よりもカットオフ特性が向上していることが示されている。本発明の一実施形態においては、チャネル長はほぼ選択ゲートの幅に選択ゲートの高さを加えた長さとなるので、選択ゲートの幅を２５ｎｍとしても、選択ゲートの高さを１００ｎｍ程度などとして大きくすることで、チャネルの長さを大きくすることができる。

また、図９（ｂ）と図９（ｄ）とを比較すると、Ｌ＝１５０ｎｍよりもカットオフ特性が良くなっている。高さが１００ｎｍで幅が２５ｎｍの場合、高さと幅の和は１５０ｎｍよりも小さいが、チャネルがＬ字型に折れ曲がることにより、高さと幅の単純和よりも実効的なチャネルの長さが大きくなるので、チャネルがＬ字型に折れ曲がっていない場合よりもカットオフ特性が高くなると考えられる。

したがって、本発明の一実施形態に係る不揮発性半導体記憶装置によれば、選択トランジスタのカットオフ特性を低下させることなく、選択トランジスタが基板上に占める面積を少なくすることが可能となる。

（実施形態２）
図１０（ａ）（ｂ）は、本発明の実施形態２に係る不揮発性半導体記憶装置のメモリブロックを実現するための半導体の積層構造の平面図を示す。図３に示される積層構造との違いを簡単に次に説明する。

図３においては、一つの選択トランジスタは一つの選択ゲートを有し、その選択ゲートは半導体柱６０９の横に形成されている。一方、図１０（ａ）においては、一つの選択トランジスタは二つの選択ゲートを有し、この二つの選択ゲートにより半導体柱が挟まれている。具体的に説明すると、ソース側選択ゲート線は、ＳＧＳ１とＳＧＳ２との２本から形成され、これらがＳＬ線コンタクトの一部として形成される半導体柱を挟むように配置されている。すなわち、端的に述べると、選択トランジスタはダブルゲート型の構造となっている。同様に、ドレイン側選択ゲート線は、ＳＧＤ１とＳＧＤ２との２本から形成され、これらがビット線コンタクトの一部として形成される半導体柱を挟むように配置されている。また、図１０（ｂ）においては、図３と同じように、一つの選択トランジスタは一つの選択ゲートを有していると言えるが、半導体柱の周囲を選択ゲートが取り囲むようになっている。すなわち、選択トランジスタはサラウンドゲート型の構造となっている。

したがって、半導体柱のサイズ、絶縁膜の厚さなどの条件が同じであれば、選択トランジスタの選択ゲートが半導体柱と絶縁膜を介して接する面積は、図３（ａ）に示される積層構造、図１０（ａ）に示される積層構造、図１０（ｂ）に示される積層構造の順に大きくすることができる。このため、この順に、選択トランジスタのカットオフ特性を、高めつつ、あるいは、維持しつつ、より大きな電流をチャネルに流すことができる。

実際、カットオフ特性のシミュレーションを行ったところ、ダブルゲート型の構造を用いることにより、実施形態１よりもカットオフ特性が向上する結果が得られた。

図１１（ａ）は、シミュレーションに用いたダブルゲート型の構造の選択トランジスタの断面構造を示す。すなわち、半導体柱を挟む一つの選択ゲートの幅を、図９（ｃ）に示したゲートと同じく２５ｎｍとし、高さを１００ｎｍとした。

図１１（ｂ）は、この断面構造でのゲート電圧とソース電流との関係をシミュレーションによって得た結果を示す。図１１（ｂ）には、チャネル領域のアクセプタ濃度（Ｎａ）を１ｅ１７ｃｍ^-３とした場合と、１ｅ１８ｃｍ^−３とした場合のグラフを示している。また、比較のために、図９（ａ）に断面図を示す選択トランジスタのゲートの幅を７５ｎｍとした場合のゲート電圧とソース電流との関係も示されている。

これらのグラフによると、ダブルゲート型の構造、サラウンドゲート型の構造の選択トランジスタを用いることにより、基板面上での選択ゲートの幅を小さくしつつも、カットオフ特性を、損なわないようにできる。

なお、「ダブルゲート構造」、「サラウンドゲート構造」と記載せずに、「ダブルゲート型の構造」、「サラウンドゲート型の構造」と上記に記載したのは、本発明では、ゲートで挟まれ又は取り囲まれる半導体柱の領域のみならず、Ｐ−ｗｅｌｌ内にもチャネルが形成されることを特徴としているため、単純に半導体を複数のゲートで挟んだり囲んだりする場合に用いられると考えられる名称である「ダブルゲート構造」、「サラウンドゲート構造」と区別をするためである。

なお、図１０においては、ＮＡＮＤセルユニットのメモリストリングの両端に接続される選択トランジスタの両方が、ダブルゲート型の構造又はサラウンド型の構造である必要はない。例えば、片方の選択トランジスタが実施形態１の構造となり、他方がダブルゲート型の構造又はサラウンド型の構造であってもよい。

図１２（ａ）には、図１０（ａ）に示すＹ２−Ｙ２線に沿う断面が示されている。図１２（ａ）と図３（ｂ）との違いは、図１５（ａ）においては、半導体柱６０９の左右に選択ゲートが配置されているダブルゲート型になっている点である。また、図１２（ａ）には、図１０（ｂ）に示すＹ３−Ｙ３線に沿う断面が示されていると考えることもできる。なぜならば、Ｙ３−Ｙ３線に沿った場合でも半導体柱６０９の左右に選択ゲートが現れる点においては同じであるからである。これは、３次元空間での位相幾何において２本の平行棒の図形あるいはドーナツのような一つの穴のみからなるトーラス（リング）の図形の断面と、２つ以上の穴が存在するトーラスの図形の断面とが同じにできるからである。

以下、図面を参照しながら、本実施形態に係る不揮発性半導体記憶装置のメモリブロックの積層構造を実現するプロセスの工程について説明する。

実施形態１で説明した図４（ａ）から図６（ａ）までの工程は、そのまま本実施形態でも使用することができる。そこで、図６（ａ）のＹ１断面図に示す構造まで得られたとする。なお、以下、Ｘ１断面図は省略する。

図１２（ｂ）は、図６（ｂ）の領域６２５の一部に、レジストを残すようにパターンを形成し、図面平面と垂直なライン形状を形成するエッチングを行い、その後、第１の拡散領域を形成して得られる構造を示す。領域１３０１には、実施形態１と同様に不揮発性メモリセル、選択トランジスタの選択ゲートが形成され、領域１３０２には、本実施形態でのダブルゲート型の選択トランジスタの選択ゲートの片方が形成される。

また、Ｙ３−Ｙ３線上にホールが形成可能となる程度に、選択トランジスタの選択ゲートの幅を確保してレジストにパターンを形成することにより、サラウンド型の選択トランジスタの選択ゲートが形成される。ただし、サラウンド型の選択トランジスタの選択ゲートの幅は、実施形態１で説明した選択ゲートや上述のダブルゲート型の選択ゲートの幅よりも大きくなることがあり、側壁転写プロセスを行うことが困難となる場合もあるので、その場合は、不揮発性メモリセルを分離して形成するプロセスと、サラウンド型の選択トランジスタの選択ゲートを形成するプロセスとに分ける必要がある。

以下、実施形態１において、図７（ｃ）を参照して説明したように、図１２（ｃ）は、絶縁材料による絶縁層により基板の上の構造を覆った構造を示し、図１３は、ホール６２９を形成した後の構造を示す。

ホール６２９は、図７（ｃ）に示される構造の絶縁層６１５の上面からＰ−ｗｅｌｌ６０２へ到達するホール６２９を形成したのと同じ工程で形成する。

すなわち、例えば、一つの工程としては、第１ステップとして、選択トランジスタの選択ゲートを少しエッチングするように、上面より第１のホールを形成し、第２ステップとして、第１のホールの内面に酸化膜を形成し、第３ステップとして、第１のホールの底面に形成された酸化膜をＲＩＥなどで異方性エッチングし第２のホールとして、ホール６２９を形成する。

そして、ホール６２９の中に絶縁膜を形成し、ホール６２９の底面の絶縁膜をエッチングし、半導体をエピタキシャル形成などして半導体領域を形成し、その後平坦化する。その後は、実施形態１と同様に工程が進む。

本実施形態でも、実施形態１と同様に、選択トランジスタのカットオフ特性を損なうことなく、第１の拡散領域の数を図９（ａ）に示す構造の選択トランジスタを用いる場合よりも減らすことなどで、基板上での専有面積を減少させることができる。本実施形態では、らさに、選択トランジスタの選択ゲートをダブルゲート型、サラウンドゲート型とすることで、チャネルにより大きな電流を流すこともできる。

（実施形態３）
本発明の実施形態３に係る不揮発性半導体記憶装置は、いわゆるＯＮＯ（酸化膜−窒化膜−酸化膜）膜を用いた不揮発性メモリセルから構成される。図１４と図１５を参照して、そのプロセスの工程を説明する。

図１４（ａ）は、Ｐ型基板６００、Ｎ−ｗｅｌｌ６０１、Ｐ−ｗｅｌｌ６０２の上に、ＯＮＯ膜７０１を積層した構造を示す。ＯＮＯ膜は、不揮発性メモリセルの構成に用いられるが、選択トランジスタには不要である。そこで、ＯＮＯ膜７０１のうち、選択トランジスタが形成される部分をエッチングで削除する。そのために、ＯＮＯ膜７０１の上にフォトレジスト７０３を塗布し、図１４（ｂ）に示すように、選択トランジスタが形成される部分のパターン７０２を形成する。そして、図１４（ｃ）に示すようにエッチングを行い、ＯＮＯ膜７０１の一部を削除する。そして図１５（ａ）に示されるように、ＯＮＯ膜７０１を削除した基板表面の部分に絶縁膜７０４を形成する。

そして、図１５（ｂ）に示すように、ポリシリコンなどの導電体膜７０５を形成し、その上にフォトレジスト７０６を塗布して、不揮発性メモリセル及び選択トランジスタの選択ゲートを形成するためのパターンをフォトレジスト７０６に形成して、エッチングを行う。

次に、不揮発性メモリセル及び選択トランジスタの選択ゲートの間の底面にイオン注入を行い、熱などにより拡散を行う。

そして、全面にＰＳＧなどの絶縁材料を堆積する。図１０（ａ）に示される構造の絶縁層６１５に、Ｐ−ｗｅｌｌ６０２へのホール６３２を形成したのと同じプロセスで、堆積された絶縁材料にＰ−ｗｅｌｌ６０２に達するホール７１１を形成し、図１５（ｃ）に示される構造を得る。

例えば、第１ステップとして、選択トランジスタの選択ゲートを少しエッチングするように、上面より第１のホールを形成し、第２ステップとして、第１のホールの内面に酸化膜を形成し、第３ステップとして、第１のホールの底面に形成された酸化膜をＲＩＥなどで異方性エッチングし第２のホールとして、ホール７１１を形成する。

上述した構造での選択トランジスタは、実施形態１に対応したものである。当業者が、本明細書に開示された内容を理解して、実施形態２に示されるダブルゲート型、サラウンドゲート型の選択トランジスタを得ることも当業者にとっては容易である。

このように、ＯＮＯ膜を用いることで、ＮＡＮＤフラッシュメモリの信頼性を向上しつつ、本発明の実施形態の何れかに係る選択トランジスタの構造とすることで、選択トランジスタのカットオフ特性を高めたり、ＮＡＮＤフラッシュメモリの小型化を達成したりすることが可能である。

（ａ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの機能ブロック構成図であり、（ｂ）は、本発明の一実施形態に係る不揮発性メモリセルにデータを書き込む際の電圧制御のタイミングチャートである。 本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックの等価電子回路図である。 （ａ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックの積層構造の平面図であり、（ｂ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックの積層構造図である。 （ａ）乃至（ｃ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。 （ａ）乃至（ｃ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。 （ａ）乃至（ｃ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。 （ａ）乃至（ｃ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。 （ａ）乃至（ｃ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。 （ａ）は、他の構成での選択トランジスタの断面構造図であり、（ｂ）は、他の構成での選択トランジスタのカットオフ特性を示すグラフであり、（ｃ）は、本発明の一実施形態に係る選択トランジスタの断面構造図であり、（ｄ）は、本発明の一実施形態に係る選択トランジスタのカットオフ特性を示すグラフである。 （ａ）乃至（ｂ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックの積層構造の平面図である。 （ａ）は、本発明の一実施形態に係る選択トランジスタの断面構造図であり、（ｂ）は、本発明の一実施形態に係る選択トランジスタのカットオフ特性を示すグラフである。 （ａ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックの積層構造図であり、（ｂ）乃至（ｃ）は、発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。 本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。 （ａ）乃至（ｃ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。 （ａ）乃至（ｃ）は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリブロックのプロセス工程を説明する図である。

符号の説明

６００…Ｐ型基板層、６０１…Ｎ−ｗｅｌｌ、６０２…Ｐ−ｗｅｌｌ、６０３…絶縁層、６０４…導電体層、６０５…ＳＴＩ領域、６０６…絶縁層、６０７…導電体層、６０８…第１の拡散領域、６０９…半導体柱、６１０…絶縁層、６１１…第２の拡散領域、６１２…共通ソース線、６１３…コンタクト、６１４…ビット線、６１６…絶縁層、６１７…絶縁層

Claims (5)

1. 基板と、
   前記基板に形成された第１の拡散領域並びに前記基板の上に形成された電荷蓄積層及びコントロールゲートを有する不揮発性メモリセルを複数直列に接続したメモリストリングと、
   前記メモリストリングの一端の前記第１の拡散領域、前記基板の上に形成された第１の選択ゲート、前記基板から上方へ略垂直に柱状に形成された半導体及び前記半導体上に形成される第２の拡散領域を有する選択トランジスタと、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 前記第１の選択ゲートの前記基板に概略垂直な方向の長さは、前記第１の選択ゲートの前記基板に概略平行な方向の長さよりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２の拡散領域は、前記コントロールゲートよりも前記基板から離れて形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記選択トランジスタは、更に第２の選択ゲートを有しており、
   前記半導体は、前記第１の選択ゲートと前記第２の選択ゲートとの間に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記第１の選択ゲートに形成されたホールに前記半導体層が形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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