CN100477280C - 具有沟槽侧壁晶体管的非易失性存储器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000007667 floating Methods 0.000 claims abstract description 160
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 53
- 238000002955 isolation Methods 0.000 claims abstract description 50
- 238000009413 insulation Methods 0.000 claims abstract description 37
- 239000012212 insulator Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 11
- 230000015654 memory Effects 0.000 description 34
- 230000000694 effects Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000006467 substitution reaction Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
非易失性存储器件包括半导体衬底、器件隔离层、隧道绝缘层、浮置栅极、埋入浮置栅极以及控制栅极。沟槽位于衬底上，用于限定与沟槽相邻的衬底的激活区。器件隔离层沿沟槽位于衬底上。隧道绝缘层位于衬底的激活区上。浮置栅极位于对着衬底的激活区的隧道绝缘层上。埋入浮置栅极位于沟槽内的器件隔离层上。栅极间介质层位于浮置栅极和埋入浮置栅极上，而且在它们之上延伸。控制栅极位于栅极间介质层上，而且在浮置栅极和埋入浮置栅极上延伸。
Description
优先权声明
该美国非临时专利申请根据35 U.S.C.§119要求2004年9月23日在韩国知识产权局提交的第10-2004-0076496号韩国专利申请的优先权，在此引用该专利申请的全部内容供参考。
技术领域
本发明涉及非易失性存储器件，本发明更特别地涉及用于非易失性存储器件的晶体管及其制造方法。
背景技术
随着非易失性存储器件的集成度的提高，通过相应减小存储单元的电流和耦合比，难以制造更高集成度的非易失性存储器件，但是在现有存储单元内这是可以的。在多个存储单元串联在一起的NAND型非易失性存储器件中，减小存储单元的电流尤其困难。如图1所示，NAND型非易失性存储器件包括选择晶体管和多个串联的存储单元。存储单元的栅极连接到字线WL。选择晶体管的栅极连接到地选择线GSL或者字符串选择线SSL。串联连接到存储单元的多个字符串连接到公共源极线CSL。分别串联连接到存储单元的每个字符串连接到不同的位线BL。
为了对选择的存储单元“A”进行写操作，对存储单元“A”的栅极施加程序电压(program voltage)，而对存储单元“A”的沟道施加0V电压，这样实现了FN隧道效应。利用FN隧道，逻辑值“0”存储在选择的存储单元“A”上，而使连接到选择的字线WL的未选存储单元“B”的沟道浮置。将至少与对相应字符串选择线SSL施加的电压相同的电压施加到选择的位线BL，而将0V电压施加到未选位线BL。对选择的字线WL施加程序电压，而对未选字线WL施加通过电压(passvoltage)。
为了防止未选存储单元因为施加程序电压和通过电压而被写入，必须使连接到字线WL的未选存储单元的沟道浮置，而且使其电压升高到预定电压。然而，不能使未选存储单元的沟道电压充分升高，因为未选存储单元和/或者连接到该未选存储单元的选择晶体管的门限电压存在偏差。门限电压的偏差可能是例如由未选存储单元和/或者选择存储单元的耦合比和可用沟道电压的偏差引起的。因此，可以将程序电压和通过电压限制在低于足以实现某个编程速度的电平。
为了进行读操作，对选择的位线WL施加0V电压，而对未选位线WL施加通过电压。测量选择位线BL上流动的电流，以检测存储在选择存储单元上的数据，作为逻辑值“0”或者“1”。选择的存储单元上较大的电流变化，有助于读取选择的BL线上数据。然而，随着单元尺寸的减小，可以流过串联的选择的单元和未选单元的电流也减小，这样就限制了较高集成度的存储器件。
标题为“NONVOLATILE SEMICONDUCTOR STORAGE DEVICEHAVING BURIED ELECTRODE WITHIN SHALLOW TRENCH”的第6,222,769号美国专利公开了一种非易失性存储器件，其中对埋入沟槽的电极施加电压，以防止错误写入。现在，将参考图2A说明该非易失性存储器件。
如图2A和2B所示，绝缘层16位于衬底11上的浅沟槽14的下部。埋入电极18位于绝缘层16上。浮置栅极17形成在浅沟槽14之间的激活区上。栅极间介质20位于浮置栅极17和埋入电极18上。控制栅极21位于栅极间介质20上，而且与浮置栅极17和埋入电极18交叉。埋入电极18平行于浅沟槽14，而且其一部分在浅沟槽14上延伸。在所示的存储器件上，在写操作期间，对连接到未选位线的存储单元的埋入电极18施加高电平电压，以避免写入。厚绝缘层19位于埋入电极18与控制栅极21之间，以使埋入电极18与控制栅极21绝缘。
参考图2A，难以在这种存储单元上形成埋入电极18，而且难以对其施加必要电压。该存储器件包括形成在激活区41上形成的源极触点42和位线触点43。配置源极触点42，以使电压传导到存储单元的源极区。位线触点43电连接到位线BL。该存储器件使用多晶硅触点44对埋入电极18施加电压。用于形成各种触点的区域可能增大单元阵列使用的面积，而且需要外围电路系统以通过各触点施加各种电压，从而进一步增大了存储器件的面积。
发明内容
在本发明的某些实施例中，非易失性存储器件包括半导体衬底、器件隔离层、隧道绝缘层、浮置栅极、埋入浮置栅极以及控制栅极。沟槽位于衬底上，用于限定与沟槽相邻的衬底的激活区。器件隔离层沿沟槽位于衬底上。隧道绝缘层位于衬底的激活区上。浮置栅极位于对着衬底的激活区的隧道绝缘层上。埋入浮置栅极位于沟槽内的器件隔离层上。栅极间介质层直接位于浮置栅极和埋入浮置栅极上，而且在它们之上延伸。控制栅极直接位于栅极间介质层上，而且在浮置栅极和埋入浮置栅极上延伸。
在某些其他实施例中，浮置栅极的下部主面可以位于埋入浮置栅极的上部主面之上。埋入浮置栅极的上部主面可以与衬底的激活区的上部主面对准。埋入栅极绝缘层可以沿沟槽位于埋入浮置栅极与衬底侧壁之间。埋入栅极绝缘层的厚度可以比隧道绝缘层的厚度厚。
在某些其他实施例中，沟槽内的器件隔离层的中心区域具有上部主面，它被开槽，而且位于沟槽内的器件隔离层的包围区域的上部主面之下。埋入浮置栅极位于器件隔离层的开槽中心区域上，以致器件隔离层的包围区域位于埋入浮置栅极与沟槽内的半导体侧壁之间。
在某些其他实施例中，非易失性存储器件包括：半导体衬底；衬底上的多个沟槽；隧道绝缘层；多个浮置栅极；埋入栅极绝缘层；多个埋入浮置栅极、栅极间介质层以及控制栅极。沟槽位于衬底上，用于限定其间的激活区。隧道绝缘层位于衬底的激活区上。多个浮置栅极分别位于衬底的激活区上的隧道绝缘层上。埋入栅极绝缘层沿沟槽位于衬底上。多个埋入浮置栅极分别位于埋入栅极绝缘层上并且与浮置栅极之一相邻的沟槽之一内。埋入栅极绝缘层位于埋入浮置栅极与沟槽的侧壁之间。栅极间介质层直接位于浮置栅极和埋入浮置栅极上，并在它们之上延伸。控制栅极直接位于栅极间介质层上，而且在浮置栅极和埋入浮置栅极上延伸。
某些其他实施例提供了一种非易失性存储器件的制造方法。在半导体衬底形成用于限定与沟槽相邻的衬底上的激活区的沟槽。在衬底的激活区上形成隧道绝缘层。在对着衬底上的激活区的隧道绝缘层上形成浮置栅极。沿沟槽在衬底上形成器件隔离层。在沟槽内的器件隔离层上形成埋入浮置栅极。直接在浮置栅极和埋入浮置栅极上形成栅极间介质层，其在浮置栅极和埋入浮置栅极上延伸。直接在栅极间介质层上形成控制栅极，其在浮置栅极和埋入浮置栅极上延伸。
附图说明
图1是传统NOR型闪速存储器件的电路图。
图2A和图2B分别是传统非易失性存储器件的平面俯视图和剖视图。
图3A是根据本发明的典型实施例的非易失性存储器件的平面俯视图。
图3B是沿图3A所示线I-I’取的剖视图。
图3C是沿图3A所示线II-II’取的剖视图。
图4A至图7A是根据本发明第一实施例的非易失性存储器件及其制造方法的平面俯视图。
图4B至图7B分别是沿图4A至图7A中的线I-I’取的剖视图。
图4C至图7C分别是沿图4A至图7A中的线II-II’的剖视图。
图8A至9A是根据本发明第二实施例的非易失性存储器件及其制造方法的平面俯视图。
图8B和图9B分别是沿图8A和图9A中的线I-I’的剖视图。
图8C和图9C分别是沿图8A和9A中的线II-II’的剖视图。
具体实施方式
尽管本发明容易实现各种修改和替换形式，但是作为例子，附图示出其特定实施例，而且在此详细说明该特定实施例。然而，应该明白，无意使本发明局限于所公开的特定形式，相反，本发明涵盖了落入权利要求限定的本发明实质范围内的所有修改、等同以及替换。在对附图所作的描述中，同样的参考编号表示同样的元件。
应理解，在元件或者层被称为位于“之上”、“连接到”或者“耦合到”另一个元件或者层时，它可以直接位于之上、直接连接到或者直接耦合到另一个元件或者层，也可以存在中间元件或者层。相反，在元件被称为“直接位于之上”、“直接连接到”或者“直接耦合到”另一个元件或者层时，不存在中间元件或者层。在此使用的术语“和/或者”包括一个或者多个所列的有关项目之任一及其所有组合。
应理解，尽管在此为了描述各区域、层和/或者部分，使用了术语第一和第二，但是这些区域、层和/或者部分不受这些术语的限制。这些术语仅用于将一个区域、层或者部分与另一个区域、层或者部分区别开。因此，下面讨论的第一区域、层或者部分可以被称为第二区域、层或者部分，同样，第二区域、层或者部分也可以被称为第一区域、层或者部分，而不脱离本发明讲述的内容。
此外，在此可以利用相对术语，例如，“下”或者“底”和“上”或者“顶”描述一个元件与另一个元件的关系，如图所示。应理解，相对术语意在说明，除了附图所示的取向之外，还包括不同取向的器件。例如，如果图中的器件翻转，则以位于其他元件的“下”侧描述的元件则位于该其他元件的“上”侧。因此，根据图的特定取向，典型术语“下”可以包括“下”取向和“上”取向。同样，如果一个图中的器件被翻转，则以其他元件“之下”或者“下面”描述的元件位于该其他元件“之上”。因此，典型术语“之下”或者“下面”可以包括之上取向和之下取向。
在此参考剖视图，说明本发明实施例，该剖视图是本发明的理想化实施例的原理图。这样，可以预期由制造技术和/或者公差产生的例如所示形状的变形。因此，不应该认为本发明实施例局限于在此示出的各区域的特定形状，它还包括例如制造过程导致的形状偏差。例如，利用矩形示出的注入区通常在其边缘具有圆形或者弯曲特征和/或者梯形注入浓度，而非从注入区到非注入区的二元变化。同样，通过注入形成的埋入区可能导致在该埋入区与通过其进行注入的表面之间的区域上产生某些注入。因此，附图所示的区域是示意性的，其形状并不说明是器件某个区域的精确形状，而且也无意限制本发明范围。
在此使用的专门名词仅用于说明特点实施例，而无意限制本发明。在此使用的单数形式“一个(a)”、“一个(an)”和“该(the)”也是意在包括多种方式，除非上下文中明确指出。还应该明白，本说明书中使用的术语“包括(comprises)”和/或者“包括(comprising)”规定存在描述的特征、整数、步骤、操作、元件和/或者部件，但是并不排除存在或者附加一个或者多个其他特征、整数、步骤、操作、元件、部件和/或者它们的组。
除非另有说明，在此使用的所有术语(包括科技术语)的意义与本发明所属技术领域内的普通技术人员通常理解的意义相同。还应该明白，术语，例如通常使用的字典所定义的术语应该理解为具有与根据相关技术的意义一致的意义，而不能以理性化的或者过度形式化的意义理解它们，除非在此这样明确限定。
现在，参考图3A-C说明根据本发明典型实施例的非易失性存储器件。
如图3A-C所示，在半导体衬底100上形成沟槽102，而在沟槽102上形成器件隔离层STI，以在其间限定衬底100的激活区。控制栅极CG和浮置栅极FG位于衬底100的激活区上。隧道绝缘层103位于浮置栅极FG与衬底100的激活区之间。栅极间介质IGD位于浮置栅极FG与控制栅极CG之间。
埋入浮置栅极BFG位于与浮置栅极FG相邻的沟槽102内。在器件隔离层STI的凹槽区域110内形成埋入浮置栅极BFG。更具体地说，参考图3B，沟槽102内的器件隔离层STI可以具有其被开槽的上部主面低于器件隔离层STI的周围区域的上部主面的中心区域。埋入浮置栅极BFG可以位于器件隔离层STI的凹槽中心区域上。器件隔离层STI的周围区域可以使埋入浮置栅极BFG与衬底100的激活区的侧壁电绝缘，而且优选具有在写操作期间足以防止在埋入浮置栅极BFG与衬底100的激活区之间产生FN隧道效应的厚度。
在某些实施例中，可以在埋入浮置栅极BFG与沟槽区域102的侧壁之间形成埋入栅极绝缘层112(参考图6)。控制栅极CG与浮置栅极FG和埋入浮置栅极BFG交叉。栅极间介质IGD也位于控制栅极CG与埋入浮置栅极BFG之间。通过栅极间介质IGD，浮置栅极FG和埋入浮置栅极BFG与控制栅极CG电绝缘。配置隧道绝缘层103，以在写操作期间产生FN隧道效应。埋入浮置栅极BFG与沟槽区域102的侧壁之间的埋入栅极绝缘层112的厚度优选比隧道绝缘层103的厚度厚，以防止在写操作期间，通过埋入栅极绝缘层112产生FN隧道效应。
在存储器件的单元阵列上，器件隔离层STI限定衬底100的多个激活区，而且控制栅极CG与器件隔离层和激活区交叉。浮置栅极FG位于控制栅极CG与激活区之间。控制栅极CG还与器件隔离层STI的凹槽区域110内的埋入浮置栅极BFG交叉。位于控制栅极CG之一下面的埋入浮置栅极BFG与位于相邻之另一控制栅极CG下面的埋入浮置栅极BFG绝缘。因此，将对选择的控制栅极CG施加的电压施加到其下的一组相应埋入浮置栅极BFG。
在位于浮置栅极FG下面的激活区上形成扁平晶体管(flattransistor)的沟道，而沿埋入浮置栅极BFG的侧壁形成侧壁晶体管的沟道。在写操作期间，电荷从扁平晶体管的沟道注入浮置栅极FG。通过耦合到埋入浮置栅极BFG与沟槽区域102的侧壁之间的埋入栅极绝缘层的电压对侧壁晶体管的沟道施加的电场，沿扁平晶体管的沟道边缘更有效产生FN隧道效应。因此，利用位于与浮置栅极FG相邻的控制栅极CG下面的埋入浮置栅极BFG，可以提高写操作的速度。
响应存储在扁平晶体管上的逻辑值是“0”还是“1”(即，浮置栅极FG上的电荷量)，扁平晶体管的门限电压波动。相反，侧壁晶体管的门限电压可以保持固定，而与存储在扁平晶体管上的逻辑值无关。因此，在写操作期间，在利用对控制栅极CG施加的电压使侧壁晶体管导通时，可以增大有关扁平晶体管输出的单元电流。
在NAND型非易失性存储器件的写操作期间，对选择字线WL施加读电压，而对未选字线WL施加通过电压。例如，可以对选择字线WL施加0V的读电压，而对未选字线WL施加4.5V通过电压。随着选择的单元阵列中对其施加通过电压的未选存储单元输出的电流的增大，位线BL电流也增大。增大的位线BL电流有助于将逻辑值“1”写入选择的存储单元。因为在选择的存储单元内写入逻辑值“0”时，可以切断选择的存储单元上的电流，所以可以使未选存储单元的侧壁晶体管导通或者断开。当在多位存储单元内使用根据本发明的某些实施例的非易失性存储器件时，多位存储单元可以呈现增大的多位验证滑窗宽度(verify window width)，因为逻辑数据“00”和逻辑数据“11”的电流增加的不同。
现在参考图4A-C和图7A-C，说明根据本发明第一实施例的非易失性存储器件的制造方法。图4B和7B分别是沿图4A和7A中的线I-I’取的剖视图。图4C和7C分别是沿图4A和7A中的线II-II’取的剖视图。
如图4A-C所示，在半导体衬底100上形成绝缘层、导电层以及掩模层。顺序构图掩模层、导电层以及绝缘层，以在衬底100上形成沟槽102。在沟槽102之间的衬底100的激活区上形成隧道绝缘层103和浮置栅极104。沟槽102内填充绝缘层，以形成器件隔离层106。去除掩模层，以露出浮置栅极104。在其上露出浮置栅极104的衬底100的整个表面上形成光致抗蚀剂层。构图该光致抗蚀剂层，以形成与浮置栅极104和器件隔离层106交叉的光致抗蚀剂图形108.
如图5A-C所示，利用光致抗蚀剂图形108作为蚀刻掩模，部分去除器件隔离层106，以在其上形成凹槽区域110，并露出衬底100上的沟槽102的侧壁。可以以矩阵形式排列凹槽区域110。
如图6A-C所示，在器件绝缘层106的凹槽区域110以及在该凹槽区域110上露出的衬底100上的沟槽102的侧壁上形成埋入栅极绝缘层112。凹槽区域110内填充导电层，以形成埋入浮置栅极114。下面进一步说明形成埋入栅极绝缘层112和埋入浮置栅极114的过程。
可以由包括在凹槽区域110内、形成在衬底100的表面上、具有确定厚度的栅极绝缘层形成埋入栅极绝缘层112。栅极绝缘层至少覆盖沟槽102内的半导体100的部分侧壁，而且覆盖浮置栅极图形104。栅极绝缘层比隧道绝缘层103厚。栅极绝缘层优选具有足以抑制通过其产生FN隧道效应的厚度。可以利用热氧化物形成栅极绝缘层。在栅极绝缘层是热氧化物时，不能在器件隔离层106与埋入浮置栅极114之间形成埋入栅极绝缘层。作为一种选择，或者，另外，可以利用化学汽相沉积(CVD)方法形成栅极绝缘层，而在埋入浮置栅极114与器件隔离层106之间形成埋入栅极绝缘层112。
形成埋入浮置栅极114的过程可以包括在衬底100以及凹槽区域110内形成导电层。使导电层成槽，以在凹槽区域110内形成埋入浮置栅极114。去除覆盖浮置栅极104的栅极绝缘层，保留衬底100上的埋入浮置栅极114和沟槽102的侧壁与器件隔离层106之间的埋入栅极绝缘层112。
参考图7A-C，在衬底100的表面上保形地形成介质膜116。在介质膜116上形成控制栅极导电层118。连续构图控制栅极导电层118、介质膜116以及浮置栅极104，以分别形成图3A-C所示的控制栅极CG、栅极间介质IGD以及浮置栅极FG。控制栅极CG与衬底100的激活区和器件隔离层106交叉。浮置栅极FG位于控制栅极CG与衬底100之间。栅极间介质IGD位于浮置栅极FG与控制栅极CG之间以及埋入浮置栅极BFG与控制栅极CG之间。
现在，参考图8A-C和图9A-C说明根据本发明第二实施例的非易失性存储器件的制造方法。图8B和9B分别是沿图8A和9A中的线I-I’取的剖视图。图8C和9C分别是沿图8A和9A中的线II-II’取的剖视图。
如图8A-C所示，蚀刻半导体衬底200，以形成沟槽202，然后，在沟槽202之间确定衬底200的激活区。沟槽202内填充绝缘层，以形成器件隔离层206。部分去除器件隔离层206，以在其内形成凹槽区域210，因此，在衬底200上露出凹槽202的侧壁。以矩阵形式排列凹槽区域210。在凹槽区域210的整个表面上保形地形成栅极绝缘层。在凹槽区域210的栅极绝缘层上和在凹槽区域210上露出衬底100的侧壁上形成埋入浮置栅极214。去除衬底100的激活区上的栅极绝缘层，以形成埋入栅极绝缘层212，它保留在埋入浮置栅极214与凹槽区域210内的衬底100的部分侧壁之间。
如上所述，在与衬底100的激活区相邻的凹槽区域210上，可以形成多个埋入浮置栅极214。埋入栅极绝缘层212位于埋入浮置栅极214与沟槽区域202的侧壁之间。可以利用上面参考图7A-C(例如，热氧化过程或者CVD)描述的一个或者多个处理过程形成埋入栅极绝缘层212。埋入栅极绝缘层212可以位于埋入浮置栅极214与器件隔离层206之间。埋入栅极绝缘层212优选具有足以抑制通过其产生FN隧道效应的厚度。
如图9A-C所示，在衬底200的整个表面上形成隧道绝缘层203。在由热氧化物形成隧道绝缘层203时，在衬底200的激活区上和埋入浮置栅极214上形成隧道绝缘层203。因此，隧道绝缘层203和埋入栅极绝缘层212沿其长度包围埋入浮置栅极214。在隧道绝缘层的整个表面上形成导电层。构图导电层，以在衬底200的激活区上，形成浮置栅极204。
在浮置栅极204上形成介质膜和控制栅极导电层。构图介质膜、控制栅极导电层以及浮置栅极204，从而分别形成栅极间介质IGD、控制栅极CG以及浮置栅极FG。控制栅极CG与衬底200的激活区和器件隔离层206交叉。浮置栅极FG位于控制栅极CG与衬底200之间。栅极间介质IGD位于浮置栅极FG和控制栅极CG之间以及埋入浮置栅极BFG与控制栅极CG之间，例如，如图3A-C所示。在形成浮置栅极204后，可以去除埋入浮置栅极214上的绝缘层。
因此，在某些实施例中，非易失性存储器件包括：浮置栅极、隧道绝缘层、控制栅极、埋入栅极绝缘层以及埋入浮置栅极。埋入浮置栅极位于与浮置栅极相邻的器件隔离层上。因此，利用对控制栅极施加的电压可以控制由层叠的浮置栅极、隧道绝缘层以及衬底的激活区形成的扁平晶体管。侧壁晶体管由层叠埋入浮置栅极、埋入栅极绝缘层以及衬底的激活区形成，而且利用对控制栅极施加的电压可以控制它。
如上所述，在写操作期间，可以增强沿选择的存储单元的沟道边缘的电场，这样可以加强写操作期间产生的有效FN隧道效应。此外，可以提高未选存储单元的沟道电压，这样可以抑制对其产生写错误。此外，在写操作期间，可以使侧壁晶体管导通，以增大单元电流。因此，非易失性存储器件可以以高速工作，而且可以验证存储单元内的多位，因为表示逻辑值“0”和“1”的单元电流的差值增大。
尽管参考本发明的优选实施例，对本发明进行了说明，但是，显然，本发明并不仅限于其细节。上面的说明中建议了各种替换和修改，而本技术领域内的普通技术人员可以设想其他替换和修改。因此，所有这些替换和修改包括在所附权利要求限定的本发明范围内。
Claims (18)
1.一种非易失性存储器件，包括：
半导体衬底，其上具有沟槽，用于限定与该沟槽相邻的衬底上的激活区；
器件隔离层，沿沟槽，位于衬底上；
隧道绝缘层，位于衬底上的激活区上；
浮置栅极，位于对着衬底上的激活区的隧道绝缘层上；
埋入浮置栅极，位于沟槽内的器件隔离层上；
栅极间介质层，直接位于浮置栅极和埋入浮置栅极上，并在浮置栅极和埋入浮置栅极上延伸；以及
控制栅极，直接位于栅极间介质层上，而且在浮置栅极和埋入浮置栅极上延伸。
2.根据权利要求1所述的非易失性存储器件，其中浮置栅极的下部主面位于埋入浮置栅极的上部主面之上。
3.根据权利要求2所述的非易失性存储器件，其中埋入浮置栅极的上部主面与衬底的激活区的上部主面对准。
4.根据权利要求1所述的非易失性存储器件，进一步包括沿沟槽位于埋入浮置栅极与衬底侧壁之间的埋入栅极绝缘层。
5.根据权利要求4所述的非易失性存储器件，其中：
埋入浮置栅极直接位于埋入栅极绝缘层上；以及
埋入栅极绝缘层沿沟槽直接位于器件隔离层和衬底的侧壁上。
6.根据权利要求4所述的非易失性存储器件，其中埋入栅极绝缘层比隧道绝缘层厚。
7.根据权利要求1所述的非易失性存储器件，其中：
沟槽内的器件隔离层的中心区域具有上部主面，它在位于沟槽内的器件隔离层的包围区域的上部主面之下被开槽；以及
埋入浮置栅极位于器件隔离层的开槽中心区域上，以致器件隔离层的包围区域位于埋入浮置栅极与沟槽内的半导体衬底侧壁之间。
8.根据权利要求1所述的非易失性存储器件，其中浮置栅极与埋入浮置栅极互相电绝缘。
9.一种非易失性存储器件，包括：
半导体衬底；
沟槽，位于衬底上，用于限定其间的激活区；
隧道绝缘层，位于衬底的激活区上；
多个浮置栅极，分别位于衬底的激活区上的隧道绝缘层上；
埋入栅极绝缘层，沿沟槽，位于衬底上；
多个埋入浮置栅极，分别位于埋入栅极绝缘层上并且与浮置栅极之一相邻的沟槽之一内，其中埋入栅极绝缘层位于埋入浮置栅极与沟槽的侧壁之间；
栅极间介质层，直接位于浮置栅极和埋入浮置栅极上，并在浮置栅极和埋入浮置栅极上延伸；以及
控制栅极，直接位于栅极间介质层上，而且在浮置栅极和埋入浮置栅极上延伸。
10.根据权利要求9所述的非易失性存储器件，其中浮置栅极的下部主面位于埋入浮置栅极的相邻上部主面之上。
11.根据权利要求10所述的非易失性存储器件，其中埋入浮置栅极的上部主面与衬底的激活区的相邻上部主面对准。
12.根据权利要求9所述的非易失性存储器件，进一步包括沿沟槽的底部部分，位于埋入栅极绝缘层与半导体衬底之间的器件隔离层，而且其中：
沟槽内的器件隔离层的中心区域具有位于沟槽内的器件隔离层的包围区域的上部主面之下的被开槽的上部主面；以及
埋入浮置栅极位于埋入栅极绝缘层上，该埋入栅极绝缘层位于沟槽内的器件隔离层的开槽中心区域上。
13.根据权利要求12所述的非易失性存储器件，其中埋入栅极绝缘层比隧道绝缘层厚。
14.根据权利要求9所述的非易失性存储器件，其中埋入浮置栅极与相邻浮置栅极电绝缘。
15.一种非易失性存储器件的制造方法，该方法包括：
在半导体衬底形成沟槽，用于限定与沟槽相邻的衬底上的激活区；
在衬底的激活区上形成隧道绝缘层；
在对着衬底上的激活区的隧道绝缘层上形成浮置栅极；
沿沟槽在衬底上形成器件隔离层；在沟槽内的器件隔离层上形成埋入浮置栅极；
直接在浮置栅极和埋入浮置栅极上形成栅极间介质层，其在浮置栅极和埋入浮置栅极上延伸；以及
直接在栅极间介质层上形成控制栅极，其在浮置栅极和埋入浮置栅极上延伸。
16.根据权利要求15所述的方法，进一步包括在沟槽内的器件隔离层的中心区域上开槽，以使开槽中心区域的上部主面低于沟槽内的器件隔离层的包围区域的上部主面，其中在器件隔离层的开槽中心区域上形成埋入浮置栅极，以使器件隔离层的包围区域沿沟槽位于埋入浮置栅极与半导体衬底侧壁之间。
17.根据权利要求15所述的方法，其中所述在沟槽内的器件隔离层上形成埋入浮置栅极的步骤进一步包括沿沟槽，在埋入浮置栅极和衬底的侧壁之间形成埋入栅极绝缘层，其中在沟槽内的埋入栅极绝缘层上形成埋入浮置栅极，以使埋入栅极绝缘层沿沟槽位于埋入浮置栅极与衬底的侧壁之间。
18.根据权利要求17所述的方法，其中形成埋入栅极绝缘层包括：
沿沟槽，在浮置栅极和衬底的侧壁上形成绝缘层；以及
去除浮置栅极上的绝缘层，而保留沿沟槽的衬底侧壁上的绝缘层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040076496 | 2004-09-23 | ||
| KR1020040076496A KR100598108B1 (ko) | 2004-09-23 | 2004-09-23 | 측벽 트랜지스터를 가지는 비휘발성 메모리 소자 및 그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1753189A CN1753189A (zh) | 2006-03-29 |
| CN100477280C true CN100477280C (zh) | 2009-04-08 |
Family
ID=36074591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101069217A Active CN100477280C (zh) | 2004-09-23 | 2005-09-23 | 具有沟槽侧壁晶体管的非易失性存储器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7391071B2 (zh) |
| KR (1) | KR100598108B1 (zh) |
| CN (1) | CN100477280C (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100640616B1 (ko) * | 2004-12-21 | 2006-11-01 | 삼성전자주식회사 | 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법 |
| US8022489B2 (en) * | 2005-05-20 | 2011-09-20 | Macronix International Co., Ltd. | Air tunnel floating gate memory cell |
| JP4992722B2 (ja) * | 2005-12-14 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CA2690430A1 (en) * | 2007-06-15 | 2008-12-18 | Research In Motion Limited | System and method for link adaptation overhead reduction |
| US20090046639A1 (en) * | 2007-08-14 | 2009-02-19 | Zhijun Cai | System and Method for Handling Large IP Packets During VoIP Session |
| US7645993B2 (en) * | 2007-12-28 | 2010-01-12 | Spansion, Llc | Arrayed neutron detector with multi shielding allowing for discrimination between radiation types |
| TWI355087B (en) * | 2008-04-10 | 2011-12-21 | Nanya Technology Corp | Two bits u-shape memory structure and method of ma |
| US7888729B2 (en) * | 2008-08-26 | 2011-02-15 | International Business Machines Corporation | Flash memory gate structure for widened lithography window |
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| US20130056641A1 (en) * | 2011-09-01 | 2013-03-07 | Massachusetts Institute Of Technology | Solid-state neutron detector with gadolinium converter |
| CN104465618B (zh) * | 2013-09-23 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 闪存器件的测试结构及其制造方法 |
| KR102446403B1 (ko) * | 2018-06-22 | 2022-09-21 | 삼성전자주식회사 | 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법 |
| CN113097211A (zh) * | 2020-01-09 | 2021-07-09 | 联华电子股份有限公司 | 非挥发性存储元件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4330670B2 (ja) | 1997-06-06 | 2009-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6222769B1 (en) * | 1997-06-06 | 2001-04-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device having buried electrode within shallow trench |
| TW379453B (en) * | 1998-05-26 | 2000-01-11 | United Microelectronics Corp | Method of manufacturing buried gate |
| KR20030048957A (ko) | 2001-12-13 | 2003-06-25 | 주식회사 하이닉스반도체 | 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법 |
-
2004
- 2004-09-23 KR KR1020040076496A patent/KR100598108B1/ko not_active IP Right Cessation
-
2005
- 2005-09-23 CN CNB2005101069217A patent/CN100477280C/zh active Active
- 2005-09-23 US US11/233,857 patent/US7391071B2/en active Active
Non-Patent Citations (2)
| Title |
|---|
| A novel side-wall transfer-transistor cell (SWATT cell)for multi-level NAND EEPROMs. Aritome, S., et al.Electron Devices Meeting, 1995., International. 1995 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7391071B2 (en) | 2008-06-24 |
| KR100598108B1 (ko) | 2006-07-07 |
| CN1753189A (zh) | 2006-03-29 |
| US20060063331A1 (en) | 2006-03-23 |
| KR20060027620A (ko) | 2006-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |