KR20060027620A - 측벽 트랜지스터를 가지는 비휘발성 메모리 소자 및 그제조방법 - Google Patents

측벽 트랜지스터를 가지는 비휘발성 메모리 소자 및 그제조방법 Download PDF

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Abstract

측벽 트랜지스터를 가지는 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 기판에 활성영역을 한정하는 트렌치 내에 형성된 소자분리막과, 상기 활성영역 상에 터널절연막을 개재하여 형성된 부유게이트와, 상기 부유게이트에 인접하여 상기 트랜치 내에 형성된 매몰 부유게이트(buried floating gate)를 포함한다. 상기 매몰 부유게이트 및 상기 트렌치 측벽 사이에 매몰 게이트 절연막이 개재되어 있고, 제어게이트 전극이 상기 부유게이트 및 상기 매몰 부유게이트의 상부를 가로지른다. 상기 제어게이트 전극과 상기 부유게이트 및 상기 매몰 부유게이트 사이에 게이트 층간유전막(inter-gate dielectric)이 개재되어 있다. 이 소자는 기입동작에서 선택 메모리 셀의 채널 가장자리의 전계를 강화시켜 FN터널링의 효율을 높일 수 있고, 비선택 메모리 셀의 채널 전압을 높여주어 비선택 메모리 셀의 오기입을 억제할 수 있다. 또한, 읽기 동작에서 측벽 트랜지스터가 턴-온되어 셀 전류를 증가시킬 수 있다.

Description

측벽 트랜지스터를 가지는 비휘발성 메모리 소자 및 그 제조방법{NON VOLATILE MEMORY DEVICE HAVING SIDE-WALL TRANSISTOR AND METHOD OF FABRICATING THE SAME}
도 1은 전형적인 노어형 플래시 메모리 소자의 등가회로도이다.
도 2a 및 도 2b는 종래기술에 따른 비휘발성 메모리 소자를 나타낸 평면도 및 단면도이다.
도 3a는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 나타낸 평면도이다.
도 3b는 도 3a의 I-I'를 따라 취해진 단면도이다.
도 3c는 도 3a의 II-II'를 따라 취해진 단면도이다.
도 4a 내지 도 7a는 본 발명의 제 1 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 평면도이다.
도 4b 내지 7b는 각각 도 4a 내지 7a의 I-I'를 따라 취해진 단면도이다.
도 4c 내지 7c는 각각 도 4a 내지 7a의 II-II'를 따라 취해진 단면도이다.
도 8a 내지 도 10a는 본 발명의 제 2 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 평면도이다.
도 8b 및 9b는 각각 도 8a 및 9a의 I-I'를 따라 취해진 단면도이다.
도 8c 및 9c는 각각 도 8a 및 9a의 II-II'를 따라 취해진 단면도이다.
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로써, 더 구체적으로는 측벽 트랜지스터를 구비하여 셀 특성을 향상시킬 수 있는 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리소자의 고집적화는 셀 전류와 커플링비의 감소를 가져오고, 이는 고집적화를 제한하는 요인이 되고 있다. 특히, 직렬 연결된 복수의 메모리 셀로 구성된 낸드형 비휘발성 메모리 소자에서 셀 전류 감소의 효과는 더욱 심화된다. 도 1에 도시된 것과 같이, 낸드형 비휘발성 메모리 소자는 직렬 연결된 선택 트랜지스터 및 메모리 셀로 구성된다. 메모리 셀의 게이트 전극들은 워드라인으로 연결되고, 선택 트랜지스터의 게이트 전극들은 접지 선택 라인(GSL) 또는 스트링 선택 라인(SSL)으로 연결된다. 복수의 셀 스트링은 공통 소오스 라인(CSL)에 연결되고, 각 셀 스트링에 비트라인(BL)이 접속된다.
기입동작에서 선택 메모리 셀(A)의 게이트 전극에는 프로그램 전압을 인가하고, 채널에는 0 volt를 인가하여 FN터널링에 의해 데이타 "0"이 기입되고, 선택 워드라인에 연결된 비선택 메모리 셀(B)의 채널은 플로팅된다. 이 때, 선택 비트라인에는 스트링 선택 라인과 같거나 보다 높은 전압이 인가되고, 비선택 비트라인에는 0 volt가 인가되고, 선택 워드라인에는 프로그램 전압이 인가되고, 비선택 워드라 인에는 패스 전압이 인가된다.
이 상태에서 선택 워드라인에 연결된 비선택 메모리 셀의 채널은 플로팅되어 프로그램 전압 및 패스 전압에 의해 소정의 전압으로 부스팅되어 기입이 되지 않아야 한다. 그러나, 선택 트랜지스터 및 메모리 셀의 문턱전압의 변화, 커플링 비 및 채널의 전압 강하로 인하여 비선택 메모리 셀의 채널 전압이 요구되는만큼 부스팅되지 않을 수 있다. 이로 인해 프로그램 전압 및 패스 전압이 적정 수준이하로 제한되어 프로그램 속도를 떨어뜨린다.
읽기 동작에서 선택 워드라인에 0 volt가 인가되고, 비선택 워드라인에 소정의 패스 전압이 인가되어 선택 비트라인으로 흐르는 전류를 측정하여 데이타 "0" 또는 "1"을 판독한다. 선택 메모리 셀(A)과 비트라인 사이에 직렬 연결된 비선택 메모리 셀들의 셀 전류가 높을 수록 데이타 판독이 용이하다. 그러나, 셀 트랜지스터의 크기가 축소될 수록 셀 전류가 감소하기 때문에 셀 전류의 저하로 인해 소자의 고집적화가 제한된다.
미합중국특허 6,222,769호(U.S. Patent No. 6,222,796 "NONVOLATILE SEMICONDUCTOR STORAGE DEVICE HAVING A BURIED ELECTROD WITHIN SHALLOW TRENCH" maruyama et al.)는 트렌치 내에 매몰된 전극에 전압을 인가하여 데이타의 오기입 방지하는 비휘발성 기억소자를 개시하고 있다.
도 2a 및 도 2b는 마루야마 등에 의해 제안된 비휘발성 기억소자를 나타낸 평면도 및 단면도이다.
도 2a 및 2b를 참조하면, 기판(11)에 형성된 얕은 트렌치(14) 하부에 절연막(16)을 채우고, 그 위에 매몰 전극(18)이 형성되어 있다. 얕은 트렌치들(14) 사이의 활성영역 상에 부유게이트(17)가 형성되고, 제어게이트 전극(21)이 게이트 층간유전막(20)을 개재하여, 부유게이트(17)와 매몰 전극(18)의 상부를 가로지른다. 매몰 전극(18)은 얕은 트렌치(14)와 평행하게 놓여진다. 이 기억소자는 기입시 매몰 전극(18)에 하이레벨 전압을 인가하여 비선택 비트라인에 연결된 메모리 셀의 채널 전압을 높여 오기입을 방지할 수 있다. 상기 매몰 전극(18)과 상기 제어게이트 전극(21)의 절연을 위해 두꺼운 절연막(19)가 매몰 전극(18)과 제어게이트 전극(21) 사이에 개재되어 있다.
도 2a에 도시된 것과 같이, 이소자는 매몰 전극을 형성하기 위하여 레이아웃이 복잡해지고, 분리된 소오스 영역에 전압을 인가하기 위한 소오스 콘택(42)과, 비트라인 전압을 인가하는 비트라인 콘택(43)이 활성영역(41)에 형성되고, 매몰 전극(18)에 전압을 인가하는 폴리 콘택(44)이 필요하다. 따라서, 이들 콘택을 형성하기 위한 면적이 추가되어 셀 어레이의 면적이 증가되고, 매몰 전극(18)에 전압을 인가하기 위한 주변회로가 추가되어 주변회로의 면적도 증가될 수 밖에 없다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 극복하고 셀 전류의 증가 및 프로그램 속도를 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 측벽 트랜지스터가 구비된 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 기판에 활성영역을 한정하는 트렌치 내에 형성된 소자분리막과, 상기 활성영역 상에 터널절연막을 개재하여 형성된 부유게이트와, 상기 부유게이트에 인접하여 상기 트랜치 내에 형성된 매몰 부유게이트(buried floating gate)를 포함한다. 상기 매몰 부유게이트 및 상기 트렌치 측벽 사이에 매몰 게이트 절연막이 개재되어 있고, 제어게이트 전극이 상기 부유게이트 및 상기 매몰 부유게이트의 상부를 가로지른다. 상기 제어게이트 전극과 상기 부유게이트 및 상기 매몰 부유게이트 사이에 게이트 층간유전막(inter-gate dielectric)이 개재되어 있다.
본 발명의 일 실시예에서, 상기 매몰 부유게이트는 상기 부유게이트에 인접한 리세스 영역에 형성되고, 상기 부유게이트 및 상기 매몰 부유게이트는 전기적으로 서로 절연되어 있다.
본 발명은 반도체 기판에 트렌치 영역과 활성영역을 한정하고, 상기 활성영역 상에 터널절연막을 개재하여 부유게이트 패턴을 형성하는 것을 포함한다. 상기 트렌치 영역의 측벽이 노출된 리세스 영역을 가지는 소자분리막을 상기 트렌치 영역 내에 형성하고, 상기 리세스 영역에 노출된 트렌치 측벽에 매몰 게이트 절연막을 형성한다. 상기 매몰 게이트 절연막이 형성된 리세스 영역에 매몰 부유게이트를 형성한다. 상기 부유게이트 패턴을 패터닝하여 상기 매몰 부유게이트에 인접하는 부유게이트를 형성한다.
본 발명에서 상기 부유게이트 패턴은 상기 트렌치 영역을 형성하기 전 또는 후에 형성할 수 있다. 예컨대, 상기 부유게이트 패턴을 형성한 후 상기 부유게이트 패턴에 자기정렬된 트렌치 영역을 형성하고, 상기 트렌치 영역에 리세스된 소자분리막을 형성하고, 상기 부유게이트 패턴 및 상기 소자분리막을 덮는 절연막을 형성하고, 상기 절연막 상에 매몰 부유게이트를 형성할 수 있다. 상기 부유게이트 패턴 상의 절연막을 제거하여 매몰 게이트 절연막을 형성할 수 있다. 다른 방법으로, 트렌치 영역에 리세스 영역을 가지는 소자분리막을 형성하고, 매몰 게이트 절연막 및 매몰 부유게이트를 형성한 이후에 터널절연막 및 부유게이트 패턴을 형성할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3a는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 나타낸 평면도이다.
도 3b는 도 3a의 I-I'를 따라 취해진 단면도이다.
도 3c는 도 3a의 II-II'를 따라 취해진 단면도이다.
도 3a, 3b 및 3c를 참조하면, 반도체 기판(100)에 활성영역을 한정하는 소자분리막(STI)이 형성되고, 제어게이트 전극(CG) 및 부유게이트(FG)가 상기 활성영역 상에 형성되어 있다. 상기 부유게이트(FG)와 상기 활성영역 사이에는 터널절연막(103)이 개재되고, 상기 부유게이트(FG)와 상기 제어게이트 전극(CG) 사이에는 게이트 층간유전막(IGD)이 개재되어 있다. 상기 소자분리막(STI)은 트렌치 영역(102)에 형성된다. 상기 부유게이트(FG)에 인접한 트렌치 영역(102)에 매몰 부유게이트(BFG)가 형성되어 있다. 상기 소자분리막(STI)은 리세스 영역(110)을 가지고, 상기 매몰 부유게이트(BFG)는 상기 리세스 영역(110)에 형성된다. 상기 매몰 부유게이트(BFG)와 상기 트렌치 영역(102)의 측벽 사이에 매몰 게이트 절연막(112)이 개재되어 있다. 상기 제어게이트 전극(CG)은 상기 부유게이트(FG) 및 상기 매몰 부유게이트(BFG) 상부에 중첩되고, 상기 제어게이트 전극(CG)과 상기 매몰 부유게이트(BFG) 사이에도 상기 게이트 층간유전막(IGD)이 개재된다. 상기 부유게이트(FG)와 상기 매몰 부유게이트(BFG)는 상기 게이트 층간유전막(IGD) 또는 상기 매몰 게이트 전극(CG)으로 절연된다. 기입동작에서 상기 터널 절연막(103)을 통하여 FN터널링이 이루어지는 동안, 상기 매몰 게이트 절연막(112)을 통해서는 터널링이 이루어지지 않도록 상기 매몰 게이트 절연막(112)은 상기 터널 절연막(103)에 비해 두꺼운 것이 바람직하다.
메모리 소자의 셀 어레이에서, 상기 소자분리막(STI)은 복수개의 활성영역을 한정하고, 상기 제어게이트 전극(CG)은 상기 소자분리막 및 상기 활성영역의 상부를 가로지른다. 상기 부유게이트(FG)는 상기 제어게이트 전극(CG)과 상기 활성영역 사이에 형성되고, 상기 매몰 부유게이트(BFG)는 상기 제어게이트 전극(CG)과 중첩된 소자분리막에 형성된 리세스 영역(110)에 형성된다. 인접한 제어게이트 전극들 하부에 각각 형성된 매몰 부유게이트는 서로 분리되어 있다. 따라서, 각 매몰 부유게이트에 인가되는 전압은 그 상부의 제어게이트 전극에 인가되는 전압에 의존한다.
본 발명의 구조에서, 상기 부유게이트(FG) 하부의 활성영역에 평판 트랜지스터의 채널이 형성되고, 상기 매몰 부유게이트(BFG)에 인접한 트렌치 영역 측벽에 측벽 트랜지스터의 채널이 형성된다. 기입 동작에서, 상기 평판 트랜지스터의 채널로 부터 상기 부유게이트(FG)에 전하가 주입된다. 상기 매몰 게이트 절연막에 커플링된 전압에 의해 상기 측벽 트랜지스터의 채널에 인가되는 전계에 의해 상기 평판 트랜지스터의 채널 가장자리 부분에서 FN터널링이 더 활발하게 일어난다. 결과적으로, 부유게이트에 인접하여 제어게이트 전극 하부에 형성된 매몰 부유게이트에 의해 기입 속도가 향상되는 효과를 얻을 수 있다.
상기 평판 트랜지스터의 문턱전압은 데이타 "0" 또는 "1"에 따라 변하지만, 상기 측벽 트랜지스터의 문턱전압은 일정하게 유지된다. 따라서, 읽기 동작에서 상기 제어게이트 전극에 인가되는 전압에 의해 상기 측벽 트랜지스터가 턴-온되면 셀 전류가 증가될 수 있다. 낸드형 비휘발성 메모리 소자의 읽기 동작에서, 선택 워드라인에는 읽기 전압이 인가되고, 비선택 워드라인에는 패스 전압이 인가된다. 예컨대, 선택 워드라인에 0 volt의 읽기 전압이, 비선택 워드라인에 4.5 volt의 패스 전압이 인가된다. 선택 셀 어레이에서 패스 전압이 인가된 비선택 메모리 셀의 셀 전류 증가에 따라 비트라인 전류도 증가한다. 비트라인 전류는 선택 메모리 셀에 데이타 "1"이 기입된 것을 의미한다. 따라서, 선택 메모리 셀에 데이타 "0"이 기입되었을 때는 선택 메모리 셀에서 전류가 차단되기 때문에 비선택 메모리 셀의 측벽 트랜지스터의 온-오프는 무시할 수 있다. 문턱전압 레벨에 따른 다중 비트를 판독하는 비휘발성 메모리 소자에 적용하는 경우, 본 발명에 따른 비휘발성 메모리 소자는 데이타 "00"과 데이타 "11" 사이의 큰 전류차이로, 다중 비트의 판독 윈도우 폭을 증가시킬 수 있다.
도 4a 내지 도 7a는 본 발명의 제 1 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 평면도이다.
도 4b 내지 7b는 각각 도 4a 내지 7a의 I-I'를 따라 취해진 단면도이다.
도 4c 내지 7c는 각각 도 4a 내지 7a의 II-II'를 따라 취해진 단면도이다.
도 4a, 4b 및 4c를 참조하면, 반도체 기판(100) 상에 절연막, 도전막 및 마스크막을 형성하고, 상기 마스크막, 도전막, 절연막 및 반도체 기판을 패터닝하여 트렌치 영역(102)을 형성한다. 상기 트렌치 영역(102)에 의해 한정된 활성영역 상에 터널 절연막(103) 및 부유게이트 패턴(104)을 형성한다. 상기 트렌치 영역(102)에 절연막을 채워 소자분리막(106)을 형성하고, 상기 마스크막을 제거하여 상기 부유게이트 패턴(104)을 노출시킨다. 상기 부유게이트 패턴(104)이 노출된 반도체 기판의 전면에 포토레지스트막을 형성하고, 상기 포토레지스트막을 패터닝하여 상기 부유게이트 패턴(104) 및 상기 소자분리막(106)의 상부를 가로지르는 포토레지스트 패턴(108)을 형성한다.
도 5a, 5b 및 5c를 참조하면, 상기 포토레지스트 패턴(108)을 식각마스크로 사용하여 상기 소자분리막(106)의 일부분을 제거하여 상기 트렌치 영역의 측벽이 노출된 리세스 영역(110)을 형성한다. 상기 리세스 영역(110)은 메트릭스 형태로 배열될 수 있다.
도 6a, 6b 및 6c를 참조하면, 상기 리세스 영역(110)에 노출된 트렌치 영역의 측벽에 매몰 게이트 절연막(112)을 형성하고, 상기 리세스 영역(110)에 도전막을 채워 매몰 부유게이트(114)를 형성한다. 상기 매몰 게이트 절연막(112) 및 상기 매몰 부유게이트(114)는 다음과 같은 방법을 형성할 수 있다.
우선, 리세스 영역(110)이 형성된 기판(100)의 전면에 소정 두께의 게이트 절연막을 형성한다. 상기 게이트 절연막은 상기 리세스 영역(110)에 노출된 트렌치 영역의 측벽과 상기 부유게이트 패턴(104)을 덮는다. 상기 게이트 절연막의 두께는 상기 터널 절연막(103)의 두께보다 두껍고, 터널링이 일어나지 않는 충분한 두께를 가지도록 형성하는 것이 바람직하다. 상기 게이트 절연막은 열산화막으로 형성될 수도 있다. 이 경우에는 상기 소자분리막(106)과 상기 매몰 부유게이트(114) 사이에 매몰 게이트 절연막이 형성되지 않는다. 화학적기상증착에 의해 게이트 절연막이 형성되더라도, 상기 매몰 부유게이트(114)와 상기 소자분리막(106) 사이의 게이트 절연막은 소자분리막에 포함된다. 계속해서, 상기 게이트 절연막이 형성된 기판의 전면에 도전막을 형성하고, 상기 도전막을 리세스시키어 상기 리세스 영역(110)에 매몰 부유게이트(114)를 형성한다. 상기 매몰 부유게이트(114) 상부로 노출된 게이트 절연막을 제거하여, 상기 부유게이트 패턴(104)을 덮는 게이트 절연막을 제 거한다. 그 결과, 상기 매몰 부유게이트(114)와 상기 트렌치 영역의 측벽 사이에 개재된 매몰 게이트 절연막(112)이 형성된다.
도 7을 참조하면, 상기 반도체 기판(100)의 전면에 유전막을 콘포말하게 형성하고, 상기 유전막 상에 제어게이트 도전막(118)을 형성한다. 상기 제어게이트 도전막, 상기 유전막, 상기 부유게이트 패턴(104)을 순차적으로 패터닝한다. 그 결과, 도 3a, 3b 및 3c에 도시된 것과 같이, 상기 활성영역 및 상기 소자분리막(106)의 상부를 가로지르는 제어게이트 전극(CG)과 상기 제어게이트 전극(CG)과 기판 사이에 개재된 부유게이트(FG)를 형성하고, 상기 부유게이트(FG)와 상기 제어게이트 전극(CG) 및 상기 매몰 부유게이트(BFG)와 상기 제어게이트 전극(CG) 사이에 개재된 게이트 층간유전막(IGD)을 형성한다.
도 8a 및 도 9a는 본 발명의 제 2 실시예에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 평면도이다.
도 8b 및 9b는 각각 도 8a 및 9a의 I-I'를 따라 취해진 단면도이다.
도 8c 및 9c는 각각 도 8a 및 9a의 II-II'를 따라 취해진 단면도이다.
도 8a, 8b 및 8c를 참조하면, 반도체 기판(200)을 식각하여 활성영역을 한정하는 트렌치 영역(202)을 형성하고, 상기 트렌치 영역(202)에 절연막을 채워 소자분리막(206)을 형성한다. 계속해서, 상기 소자분리막(206)의 일부분을 패터닝하여 상기 트렌치 영역(202)의 측벽이 노출된 리세스 영역(210)을 형성한다. 상기 리세스 영역(210)은 메트릭스 형태로 배열될 수 있다. 상기 기판(200)의 전면에 게이트 절연막을 콘포말하게 형성하고, 상기 리세스 영역(210)에 도전막을 채워 매몰 부유 게이트(214)를 형성한다. 상기 매몰 부유게이트(214) 상부의 게이트 절연막을 제거한다. 그 결과, 상기 활성영역 상의 게이트 절연막이 제거되고, 상기 매몰 부유게이트(214)와 상기 트렌치 영역(202)의 측벽 사이에 개재된 매몰 게이트 절연막(212)이 형성된다. 도시된 것과 같이, 활성영역에 복수의 매몰 부유게이트(214)가 형성될 수 있다. 상기 매몰 부유게이트(214)와 상기 트렌치 영역의 측벽 사이에 매몰 게이트 절연막(212)이 개재된다. 상기 매몰 부유게이트(214)와 상기 소자분리막(206) 사이에는 상기 게이트 절연막의 형성 방법, 예컨대 열공정 및 화학기상증착법, 에 따라 매몰 게이트 절연막(212)이 개재될 수도 있고, 아닐 수 도 있다. 상기 매몰 게이트 절연막(212)은 터널링이 일어나지 않는 충분한 두께로 형성하는 것이 바람직하다.
도 9a, 9b 및 9c를 참조하면, 상기 기판(200)의 전면에 터널절연막(203)을 형성한다. 상기 터널절연막(203)을 열산화막으로 형성하는 경우, 상기 활성영역과 상기 매몰 부유게이트(214) 상에 터널절연막이 형성된다. 상기 매몰 부유게이트(214)는 상기 터널절연막(203)과 상기 매몰 게이트 절연막(212)에 의해 캐핑된다. 계속해서, 상기 터널절연막(203)이 형성된 기판의 전면에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 활성영역을 따라 배치된 부유게이트 패턴(204)을 형성한다.
상기 부유게이트 패턴(204) 상에 유전막 및 제어게이트 도전막을 형성하고, 상기 제어게이트 도전막, 상기 유전막 및 상기 부유게이트 패턴(204)을 패터닝하여 도 3a, 3b 및 3c에 도시된 것과 같이, 상기 활성영역 및 상기 소자분리막(206)의 상부를 가로지르는 제어게이트 전극(CG)과 상기 제어게이트 전극(CG)과 기판 사이에 개재된 부유게이트(FG)를 형성하고, 상기 부유게이트(FG)와 상기 제어게이트 전극(CG) 및 상기 매몰 부유게이트(BFG)와 상기 제어게이트 전극(CG) 사이에 개재된 게이트 층간유전막(IGD)을 형성한다. 상기 부유게이트 패턴(204)을 형성한 이후, 상기 매몰 부유게이트(214, BFG) 상의 절연막은 제거하거나 또는 제거하지 않아도된다.
본 발명의 비휘발성 메모리 소자는 적층된 부유게이트와 제어게이트 전극 뿐만 아니라, 부유게이트에 인접하여 소자분리막에 형성된 매몰 부유게이트를 가진다. 따라서, 제어게이트 전극에 인가된 전압은 터널절연막 뿐만아니라 매몰 게이트 절연막에도 커프링되어 측벽 트랜지스터가 구동된다.
상술한 것과 같이 본 발명에 따르면, 기입동작에서 선택 메모리 셀의 채널 가장자리의 전계를 강화시켜 FN터널링의 효율을 높일 수 있고, 비선택 메모리 셀의 채널 전압을 높여주어 비선택 메모리 셀의 오기입을 억제할 수 있다. 또한, 읽기 동작에서 측벽 트랜지스터가 턴-온되어 셀 전류를 증가시킬 수 있다.
결과적으로, 본 발명의 비휘발성 메모리 소자는 기입속도 및 셀 전류의 증가로 인해 동작 속도가 향상될 수 있고, 데이타 "0" 및 "1" 사이의 전류차이가 높기 때문에 다중비트 판독을 가능하게 할 수도 있다.

Claims (14)

  1. 기판에 활성영역을 한정하는 트렌치 내에 형성된 소자분리막;
    상기 활성영역 상에 터널절연막을 개재하여 형성된 부유게이트;
    상기 부유게이트에 인접하여 상기 트랜치 내에 형성된 매몰 부유게이트(buried floating gate);
    상기 매몰 부유게이트 및 상기 트렌치 측벽 사이에 개재된 매몰 게이트 절연막;
    상기 부유게이트 및 상기 매몰 부유게이트의 상부를 가로지르는 제어게이트 전극; 및
    상기 제어게이트 전극과 상기 부유게이트 및 상기 매몰 부유게이트 사이에 개재된 게이트 층간유전막(inter-gate dielectric)을 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 매몰 게이트 절연막은 상기 터널절연막 보다 두꺼운 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 소자분리막은 상기 부유게이트에 인접한 리세스 영역을 포함하되,
    상기 매몰 부유게이트는 상기 리세스 영역에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 부유게이트 및 상기 매몰 부유게이트는 전기적으로 서로 절연된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 반도체 기판에 복수의 활성영역을 한정하는 트렌치 영역;
    상기 트렌치 영역 내에 형성된 소자분리막;
    상기 활성영역 상에 터널절연막을 개재하여 형성된 복수의 부유게이트 패턴;
    각각의 부유게이트 패턴에 인접하여 상기 트렌치 영역 내에 형성된 매몰 부유게이트;
    상기 매모리 부유게이트와 상기 트렌치 측벽 사이에 개재된 매몰 게이트 절연막;
    상기 활성영역들 상부를 가로질러 상기 부유게이트와 상기 매몰 부유게이트 상부에 중첩된 제어게이트 전극;및
    상기 제어게이트 전극과 상기 부유게이트 및 상기 매몰 부유게이트 사이에 개재된 게이트 층간유전막을 포함하는 비휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    인접한 제어게이트 전극들 하부의 매몰 부유게이트 패턴들은 전기적으로 서로 절연된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    상기 매몰 부유게이트 패턴들은 인접한 활성영역 상의 부유게이트 패턴들 사이에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 5 항에 있어서,
    상기 매몰 부유게이트 패턴들은 상기 부유게이트 패턴과 전기적으로 서로 절연된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 5 항에 있어서,
    상기 소자분리막은 상기 제어게이트 전극과 중첩된 부분에 각각 리세스 영역을 가지고, 상기 매몰 부유게이트 패턴은 상기 리세스 영역에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서,
    상기 매몰 부유게이트 패턴은 상기 부유게이트 패턴과 전기적으로 서로 절연된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 5 항에 있어서,
    상기 매몰 게이트 절연막은 상기 터널절연막보다 두꺼운 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 반도체 기판에 트렌치 영역과 활성영역을 한정하는 단계;
    상기 활성영역 상에 터널절연막을 개재하여 부유게이트 패턴을 형성하는 단계;
    상기 트렌치 영역의 측벽이 노출된 리세스 영역을 가지는 소자분리막을 상기 트렌치 영역 내에 형성하는 단계;
    상기 리세스 영역에 노출된 트렌치 측벽에 매몰 게이트 절연막을 형성하는 단계;
    상기 매몰 게이트 절연막이 형성된 리세스 영역에 매몰 부유게이트를 형성하는 단계; 및
    상기 부유게이트 패턴을 패터닝하여 상기 매몰 부유게이트에 인접하는 부유게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자.
  13. 제 12 항에 있어서,
    상기 트렌치 영역은 상기 부유게이트 패턴을 형성한 후 상기 부유게이트 패턴에 정렬하여 형성하고,
    상기 부유게이트 패턴 및 상기 리세스된 영역에 노출된 트렌치 측벽을 덮는 절연막을 형성한 후 상기 매몰 게이트 패턴을 형성하고,
    상기 부유게이트 패턴을 덮으며 상기 매몰 부유게이트 상에 노출된 절연막을 제거하여 상기 매몰 게이트 절연막을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 매몰 게이트 패턴과 상기 활성영역을 덮는 터널절연막을 형성한 이후, 상기 부유게이트 패턴을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
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