JP2010073956A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2010073956A JP2010073956A JP2008240860A JP2008240860A JP2010073956A JP 2010073956 A JP2010073956 A JP 2010073956A JP 2008240860 A JP2008240860 A JP 2008240860A JP 2008240860 A JP2008240860 A JP 2008240860A JP 2010073956 A JP2010073956 A JP 2010073956A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- insulating film
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】セルトランジスタのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、セルトランジスタCTを備える。セルトランジスタCTは、素子領域10上に設けられたトンネル絶縁膜11と、浮遊ゲート電極12と、制御ゲート電極14と、浮遊ゲート電極12と制御ゲート電極14との間に設けられたゲート間絶縁膜13とを備える。浮遊ゲート電極12の平面形状は、一部においてy方向に幅Wを有する一方、他の部分においてy方向を向いた側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。
【選択図】図1
【解決手段】不揮発性半導体記憶装置は、セルトランジスタCTを備える。セルトランジスタCTは、素子領域10上に設けられたトンネル絶縁膜11と、浮遊ゲート電極12と、制御ゲート電極14と、浮遊ゲート電極12と制御ゲート電極14との間に設けられたゲート間絶縁膜13とを備える。浮遊ゲート電極12の平面形状は、一部においてy方向に幅Wを有する一方、他の部分においてy方向を向いた側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置に関し、特にフラッシュメモリのメモリセルアレイの構造に関するものである。
電気的書き換え可能な不揮発性半導体記憶装置として、例えばNOR型のフラッシュメモリ(Flash memory)がある。NOR型のフラッシュメモリは、高速にアクセスすることが可能であるとともに、1ビット単位の書き込み・読み出しが可能である。
このNOR型のフラッシュメモリのメモリセルアレイには、情報を記憶するセルトランジスタが複数個、行列状に配列される。メモリセルは、半導体基板の表層部に形成された素子領域内において、隣接するセルトランジスタ同士がドレイン領域を共有するように形成されると共に、隣接するセルトランジスタ同士がソース領域を共有するように形成され、交互に繰り返して一列に配置される。また、セルトランジスタのドレイン領域にはビット線に接続されるドレインコンタクトが、ソース領域にはソース線が形成される。一列に配置されたメモリセルの列と列との間は、半導体基板上にSTI(Shallow Trench Isolation)によって形成された素子分離領域により、分離される。
フラッシュメモリのセルトランジスタは、制御ゲート電極と浮遊ゲート電極との2層ゲート構造を有する。素子領域及び浮遊ゲート電極間にはトンネル絶縁膜が設けられ、浮遊ゲート電極及び制御ゲート電極間にはゲート間絶縁膜が設けられている。セルトランジスタは、浮遊ゲート電極に電子が注入された状態を例えば“0”データ、電子が引き抜かれた状態を例えば“1”データとして、情報を不揮発に記憶する。浮遊ゲート電極に対する電子の注入・引き抜きの制御は、制御ゲート電極に電圧を印加することにより行われる。制御ゲート電極に電圧が印加された場合、その電位により浮遊ゲート電極の電位が引き上げられ、電子の注入・引き抜きを制御することができる。ここで、浮遊ゲート電極からFN(Fowler Nordheim)トンネル電流を用いて電子を引き抜いてデータを消去する際には、浮遊ゲート電極とシリコン基板との間に高電圧を印加するため、浮遊ゲート電極の電位Vfgを大きくする必要がある。浮遊ゲート電極の電位Vfgは制御ゲート電極の電位Vcgを用いて、
Vfg=μ×Vcg
と表される。ここで、μはカップリング比と呼ばれるものである。浮遊ゲート電極の電位を十分に上げて電子の注入・引き抜きを精度よく制御するためには、カップリング比μの値を大きくすることが重要である(特許文献1参照)。
Vfg=μ×Vcg
と表される。ここで、μはカップリング比と呼ばれるものである。浮遊ゲート電極の電位を十分に上げて電子の注入・引き抜きを精度よく制御するためには、カップリング比μの値を大きくすることが重要である(特許文献1参照)。
カップリング比μの値は、トンネル絶縁膜又はゲート間絶縁膜の静電容量に基づいて決定される。ここで、カップリング比μの値を大きくするためには、ゲート間絶縁膜の静電容量を大きくするか、又はトンネル絶縁膜の静電容量を小さくする必要がある。浮遊ゲート電極と同一の平面形状を有するトンネル絶縁膜の静電容量を小さくするためには、トンネル絶縁膜の面積を小さくする必要がある。しかし、矩形形状の浮遊ゲート電極の幅を狭くすると、浮遊ゲート電極と一列に配置されたソースコンタクト及びドレインコンタクトの幅も狭くなり、コンタクトの接触面積が縮小して、コンタクト抵抗が上昇する。また、矩形形状の浮遊ゲート電極の長手方向の長さを短くすると、セルトランジスタのソース・ドレイン間距離が短くなりカットオフ特性が悪化する。そのため、カップリング比μの値を大きくすることができず、半導体記憶装置の制御が困難になるという問題があった。
特開2004−349650号公報
本発明は、セルトランジスタのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供することを目的とする。
本発明の一の態様に係る不揮発性半導体記憶装置は、半導体基板上に第1の方向を長手方向として形成された複数の素子領域と、前記第1の方向を長手方向として前記素子領域に挟まれる位置に、素子分離溝内に絶縁膜が埋め込まれて形成された素子分離領域と、前記素子領域に形成されたセルトランジスタとを備え、前記セルトランジスタは、前記素子領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜とを備え、前記素子分離領域の上面は、前記素子領域の上面よりも高く、且つ前記浮遊ゲート電極の上面よりも低くなるように形成され、前記ゲート間絶縁膜は、前記浮遊ゲート電極の前記第1の方向と直交する第2の方向を向いた側の側面にも設けられ、前記浮遊ゲート電極の平面形状は、一部において前記第2の方向に第1の幅を有する一方、他の部分において前記第2の方向を向いた側面をくぼませた凹部を設けることにより、前記第1の幅よりも狭い幅を有するように形成されていることを特徴とする。
本発明の別の態様に係る不揮発性半導体記憶装置は、半導体基板上に第1の方向を長手方向として形成された複数の素子領域と、前記第1の方向を長手方向として前記素子領域に挟まれる位置に、素子分離溝内に絶縁膜が埋め込まれて形成された素子分離領域と、前記素子領域に形成され複数個直列接続されたセルトランジスタ及び直列接続された前記セルトランジスタの両端に設けられ前記セルトランジスタを選択するための選択トランジスタを複数配列してなるメモリセルブロックとを備え、前記セルトランジスタは、前記素子領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜とを備え、前記素子分離領域の上面は、前記素子領域の上面よりも高く、且つ前記浮遊ゲート電極の上面よりも低くなるように形成され、前記ゲート間絶縁膜は、前記浮遊ゲート電極の前記第1の方向と直交する第2の方向を向いた側の側面にも設けられ、前記浮遊ゲート電極の平面形状は、一部において前記第2の方向に第1の幅を有する一方、他の部分において前記第2の方向を向いた側面をくぼませた凹部を設けることにより、前記第1の幅よりも狭い幅を有するように形成されていることを特徴とする。
本発明によれば、セルトランジスタのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供することができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。実施の形態の説明に際して、全図にわたり共通する部分には共通する参照符号を付すことによりその説明を省略する。
[第1の実施の形態]
(第1の実施の形態に係る不揮発性半導体記憶装置の構成)
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。本実施の形態の不揮発性半導体記憶装置は、ビット線に接続されるドレインコンタクト及びソース線に接続されるソース領域をそれぞれ2つのトランジスタで共有する2トランジスタ構造を有するNOR型フラッシュメモリとして構成されている。
(第1の実施の形態に係る不揮発性半導体記憶装置の構成)
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。本実施の形態の不揮発性半導体記憶装置は、ビット線に接続されるドレインコンタクト及びソース線に接続されるソース領域をそれぞれ2つのトランジスタで共有する2トランジスタ構造を有するNOR型フラッシュメモリとして構成されている。
図1に示すように、不揮発性半導体記憶装置の複数のメモリセルMCは、半導体基板1(本実施の形態ではp型シリコン基板)の表層部に、列方向(図1に示すx方向)を長手方向として形成された複数の素子領域10に形成される。ここで、本実施の形態における素子領域10は、半導体基板1の表面に形成されたp+型半導体層である。複数の素子領域10に挟まれる位置には、列方向(図1に示すx方向)を長手方向として、複数の素子領域10を絶縁分離する素子分離領域20が形成されている。後述するように、素子分離領域20は、素子分離溝内に絶縁膜が埋め込まれたSTI(Shallow Trench Isolation)構造で形成されている。
各メモリセルMCは、素子領域10に配置されている。後述するように、メモリセルMCを構成するセルトランジスタCTは2層ゲート構造で形成されている。メモリセルアレイ上において、メモリセルMCは、列方向(図1に示すx方向)に隣接する2つのセルトランジスタCTがドレイン領域を共有する部分と、隣接する2つのセルトランジスタCTがソース領域を共有する部分とが交互に繰り返すように配置されている。また、メモリセルMCは、行方向(図1に示すy方向)にも複数個並んで配置されている。これにより、本実施の形態の不揮発性半導体記憶装置においては、複数のメモリセルMCが行列状に配列される。
また、図1に示すように、行方向(図1に示すy方向)に配列された複数のセルトランジスタCTの制御ゲート電極14に共通接続するように、複数の制御ゲート線CGLが行方向に配設されている。
また、列方向(図1に示すx方向)に隣接する2つのセルトランジスタCTで共有するドレイン領域は、ドレインコンタクトDCを介して低抵抗のビット線BLに繋がっている。すなわち、2つのセルトランジスタCTで共有されるドレイン領域は、ドレインコンタクトDCのコンタクト領域となる。列方向に配列された複数のドレイン領域に共通接続するように、複数のビット線BLが列方向に配設されている。また、列方向(図1に示すx方向)に隣接する2つのセルトランジスタCTで共有するソース領域は、低抵抗のソース線SLに繋がっている。行方向(図1に示すy方向)に配列された複数のソース領域に共通接続するように、複数のソース線SLが行方向に配設され、このソース線SLを介してメモリセルアレイ外部から電位が与えられる。
図2は、図1中のA−A’線に沿った断面を示す断面図である。図3は、図1中のB−B’線に沿った断面を示す断面図である。
図2に示すように、素子領域10上でセルトランジスタCTのソース領域とドレイン領域とが交互に共有されるように、メモリセルMCが配列されている。図2に示すように、セルトランジスタCTは、素子領域10に形成されたソース・ドレイン用の拡散領域31、32及びチャネル領域ch1を有する。チャネル領域ch1上には、トンネル絶縁膜11を介して、積層構造のゲート電極G1が形成されている。この積層構造のゲート電極G1は、浮遊ゲート電極12、ゲート間絶縁膜13及び制御ゲート電極14の三層からなる。トンネル絶縁膜11及びゲート間絶縁膜13には、例えばシリコン酸化膜(SiO2)、シリコン窒化膜(SiN)、シリコン酸化膜(SiO2)を積層した、いわゆるONO膜を用いることができる。制御ゲート線CGLは、行方向に並ぶセルトランジスタCTの制御ゲート電極14を共通接続するように構成されている。ここで、チャネル領域ch1のチャネル長、すなわち浮遊ゲート電極12の列方向の長さを長さLで表す。
また、図2に示すように、セルトランジスタCTは、層間絶縁膜15により覆われている。この層間絶縁膜15を貫通するように、ドレイン領域31上にコンタクトホールCHが開口されている。このコンタクトホールCHが例えば金属により埋められて、ドレイン領域31と接触するドレインコンタクトDCが形成される。そして、同一列の複数のドレインコンタクトDCに共通に接続するように、例えば金属を用いた複数のビット線BLが層間絶縁膜15上で列方向に配設されている。また、セルトランジスタCT同士で共有するソース領域33上に、ソース領域33と接触するソース線SLが行方向に複数配設されている。
図3に示すように、半導体基板1の表面には素子分離溝Gが設けられ、この素子分離溝Gに絶縁膜が埋め込まれることにより、素子分離領域20が形成されている。本実施の形態のメモリセルアレイにおいて、STI(Shallow Trench Isolation)構造の素子分離領域20により、複数の素子領域10が列方向を長手方向として分離されている。各素子分離領域20の上面は、素子領域10の表面よりも高く、且つ浮遊ゲート電極12の上面よりも低くなるように形成されている。ここで、素子分離領域20の上面から浮遊ゲート電極12の上面までの高さを高さTで表す。ゲート間絶縁膜13は、行方向に連続して形成され、浮遊ゲート電極12の行方向を向いた側の側面にも高さTの分だけ形成されている。制御ゲート線CGLは、このゲート間絶縁膜13を介して素子分離領域20を跨ぐように配設されている。
図4は、図1に破線で示されるセルトランジスタCTが形成された領域Xを拡大した図である。ここで、図4は図3中のC−C’線に沿った断面を上方から見た状態を表した図である。
本実施の形態に係る不揮発性半導体記憶装置において、図1に示すように、素子領域10は、行方向に幅Wを有するように形成されている。ここで、図1及び図4に示すように、セルトランジスタCTの浮遊ゲート電極12の平面形状は、制御ゲート線CGL下の領域において行方向を向いた2つの側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。
図4に示すように、浮遊ゲート電極12の列方向の端部は、幅Wを有するように形成されている。そして、浮遊ゲート電極12の行方向を向いた1つの側面には、幅Wから最大で長さdL分だけくぼませた凹部が設けられている。これにより、浮遊ゲート電極12は、幅Wよりも狭い幅を有するように形成される。セルトランジスタCTの浮遊ゲート電極12、素子領域10及びトンネル絶縁膜11は自己整合的に形成されるため、浮遊ゲート電極12下の素子領域10及びトンネル絶縁膜11も幅Wから最大で長さdL分だけくぼんでいる。長さdLだけくぼんだ点Pは、浮遊ゲート電極12の列方向の長さLの中心付近の地点にある。また、浮遊ゲート電極12の側面の凹部は、上方から見た浮遊ゲート電極12の側面が、点Pと浮遊ゲート電極12の隅とをつなぐ折れ線となるように設けられている。すなわち、セルトランジスタCTの浮遊ゲート電極12の行方向を向いた側面に設けられた凹部は、そのくぼませた面が平面となるように側面をくぼませることにより設けられている。
(第1の実施の形態に係る不揮発性半導体記憶装置の動作)
このように構成した不揮発性半導体記憶装置において、ビット線BL及び制御ゲート線CGLにより選択されたセルトランジスタCTにデータを書き込む動作について説明する。データ書き込み動作に際して、選択されたセルトランジスタCTの素子領域10には接地電位が与えられ、セルトランジスタCTのソース領域32には、接地電位が与えられるものとする。そして、選択されたセルトランジスタCTの制御ゲート線CGLに対してホットエレクトロンの発生効率が最大となるような所定の電位Vcgが外部回路から与えられる。浮遊ゲートの電位VfgはVfg=μ×Vcgとなり、チャネルホットエレクトロンが浮遊ゲート電極12へ注入されてセルトランジスタCTにデータが書き込まれる。
このように構成した不揮発性半導体記憶装置において、ビット線BL及び制御ゲート線CGLにより選択されたセルトランジスタCTにデータを書き込む動作について説明する。データ書き込み動作に際して、選択されたセルトランジスタCTの素子領域10には接地電位が与えられ、セルトランジスタCTのソース領域32には、接地電位が与えられるものとする。そして、選択されたセルトランジスタCTの制御ゲート線CGLに対してホットエレクトロンの発生効率が最大となるような所定の電位Vcgが外部回路から与えられる。浮遊ゲートの電位VfgはVfg=μ×Vcgとなり、チャネルホットエレクトロンが浮遊ゲート電極12へ注入されてセルトランジスタCTにデータが書き込まれる。
(第1の実施の形態に係る不揮発性半導体記憶装置の効果)
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタCTの浮遊ゲート電極12の平面形状は、制御ゲート線CGL下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。これにより、セルトランジスタCTのカップリング比μの値を大きくすることができる。以下、カップリング比μの値について、比較例の不揮発性半導体記憶装置を参照して具体的に説明する。
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタCTの浮遊ゲート電極12の平面形状は、制御ゲート線CGL下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。これにより、セルトランジスタCTのカップリング比μの値を大きくすることができる。以下、カップリング比μの値について、比較例の不揮発性半導体記憶装置を参照して具体的に説明する。
図5は、比較例の不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図であり、図6は、図5に破線で示されるセルトランジスタCTが形成された領域Xを表した図である。比較例の半導体記憶装置において、第1の実施の形態に係る半導体記憶装置と同様の構成を有する箇所には同一の符号を付している。比較例の半導体記憶装置は、セルトランジスタCTの浮遊ゲート電極12の行方向の側面に凹部が設けられておらず、その平面形状が矩形形状となるように形成されている点において、第1の実施の形態に係る不揮発性半導体記憶装置と異なる。
図7は、第1の実施の形態に係る不揮発性半導体記憶装置において、図2に示すセルトランジスタCTを拡大して示した図である。図8は、図7に示すセルトランジスタCTを模式的に回路図として表した図である。
図7に示すセルトランジスタCTは、トンネル絶縁膜11及びゲート間絶縁膜13を誘電体としたキャパシタを直列接続したものとみなすことができる。不揮発性半導体記憶装置の動作時には、制御ゲート電極14に所定電位Vcgが与えられ、浮遊ゲート電極12の電位は制御ゲート電位Vcgを用いて、
Vfg=μ×Vcg
と表される。
Vfg=μ×Vcg
と表される。
このセルトランジスタCTのカップリング比μの値は、トンネル絶縁膜11の静電容量C1及びゲート間絶縁膜13の静電容量C2を用いて、
μ=C2/(C1+C2)
と表される。
μ=C2/(C1+C2)
と表される。
ここで、トンネル絶縁膜11の静電容量C1は、トンネル絶縁膜11の比誘電率ε1、表面積S1、膜厚T1を用いて、
C1=ε1×ε0×S1/T1
と表される。
C1=ε1×ε0×S1/T1
と表される。
同様に、ゲート間絶縁膜13の静電容量C2は、ゲート間絶縁膜13の比誘電率ε2、表面積S2、膜厚T2を用いて、
C2=ε2×ε0×S2/T2
と表される。
C2=ε2×ε0×S2/T2
と表される。
この静電容量C1、C2より、カップリング比μは、
μ=Tox1×S2/((Tox2×S1)+(Tox1×S2))
と表される。ここで、膜厚Tox1、Tox2は、ONO膜を用いたトンネル絶縁膜11及びゲート間絶縁膜13の膜厚T1、T2を、シリコン酸化膜(SiO2)に換算した場合の絶縁膜厚を示している。また、トンネル絶縁膜11及びゲート間絶縁膜13を同一のシリコン酸化膜として考えるため、トンネル絶縁膜11及びゲート間絶縁膜13の比誘電率ε1、ε2は同一の値である。
μ=Tox1×S2/((Tox2×S1)+(Tox1×S2))
と表される。ここで、膜厚Tox1、Tox2は、ONO膜を用いたトンネル絶縁膜11及びゲート間絶縁膜13の膜厚T1、T2を、シリコン酸化膜(SiO2)に換算した場合の絶縁膜厚を示している。また、トンネル絶縁膜11及びゲート間絶縁膜13を同一のシリコン酸化膜として考えるため、トンネル絶縁膜11及びゲート間絶縁膜13の比誘電率ε1、ε2は同一の値である。
このカップリング比μの値を第1の実施の形態に係る不揮発性半導体記憶装置、及び比較例の不揮発性半導体記憶装置について求める。ここで、例えば、浮遊ゲート電極12の幅W=80nm、浮遊ゲート電極12の長さL=150nm、絶縁膜厚Tox1=15nm、Tox2=20nm、浮遊ゲート電極12の側面のうちゲート間絶縁膜13が形成されている高さT=100nmである場合を考える。また、浮遊ゲート電極12のくぼんだ長さdL=5nmとする。
図5及び図6に示す比較例の不揮発性半導体記憶装置において、浮遊ゲート電極12下のトンネル絶縁膜11の表面積S1は、
S1=W×L=12000nm2
である。ゲート間絶縁膜13の表面積S2は、浮遊ゲート電極12の上面の面積に、行方向を向いた側面に形成されたゲート間絶縁膜13の面積を加えたものであるため、
S2=(W+2×T)×L=42000nm2
である。
S1=W×L=12000nm2
である。ゲート間絶縁膜13の表面積S2は、浮遊ゲート電極12の上面の面積に、行方向を向いた側面に形成されたゲート間絶縁膜13の面積を加えたものであるため、
S2=(W+2×T)×L=42000nm2
である。
この、絶縁膜の表面積S1、S2の値と、絶縁膜厚Tox1、Tox2の値から、比較例の不揮発性半導体記憶装置のカップリング比μの値は、
μ=15×42000/((20×12000)+(15×42000))
μ≒0.724
となる。
μ=15×42000/((20×12000)+(15×42000))
μ≒0.724
となる。
一方、第1の実施の形態に係る不揮発性半導体記憶装置において、浮遊ゲート電極12下のトンネル絶縁膜11の表面積S1’は、矩形形状から行方向を向いた2つの側面に設けられた凹部の三角形状の面積を引いたものであるため、
S1’=W×L−(dL×L)=11250nm2
である。ゲート間絶縁膜13の表面積S2’は、浮遊ゲート電極12の上面の面積に、行方向を向いた側面の凹部に形成されたゲート間絶縁膜13の面積を加えたものであるため、
S2’=(W×L−(dL×L))+(4×T×√(d2+(L/2)2))≒41317nm2
である。
S1’=W×L−(dL×L)=11250nm2
である。ゲート間絶縁膜13の表面積S2’は、浮遊ゲート電極12の上面の面積に、行方向を向いた側面の凹部に形成されたゲート間絶縁膜13の面積を加えたものであるため、
S2’=(W×L−(dL×L))+(4×T×√(d2+(L/2)2))≒41317nm2
である。
この、絶縁膜の表面積S1’、S2’の値と、絶縁膜厚Tox1、Tox2の値から、第1の実施の形態に係る不揮発性半導体記憶装置のカップリング比μの値は、
μ=15×41317/((20×11250)+(15×41317))
μ≒0.734
となる。
μ=15×41317/((20×11250)+(15×41317))
μ≒0.734
となる。
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタCTの浮遊ゲート電極12の平面形状は、制御ゲート線CGL下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。そのため、セルトランジスタCTのカップリング比μの値を求める際の、トンネル絶縁膜11及びゲート間絶縁膜13の表面積の比を改善することが可能となる。本実施の形態に係る不揮発性半導体記憶装置において、カップリング比μの値を比較例の不揮発性半導体記憶装置よりも0.01程度大きくすることができる。
本実施の形態に係る不揮発性半導体記憶装置において、浮遊ゲート電極12下の領域以外の素子領域10は、幅Wを有するように形成されている。そのため、ソース線SLと素子領域10との接触面積や、ドレインコンタクトDCの面積が減ることはない。また、浮遊ゲート電極12の列方向の長さLも比較例の半導体記憶装置と同等に保たれるため、セルトランジスタCTのソース・ドレイン間距離が短くならず、セルトランジスタCTの耐圧は悪化しない。本実施の形態に係る不揮発性半導体記憶装置によれば、セルトランジスタCTのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供することができる。
第1の実施の形態において、浮遊ゲート電極12の行方向を向いた2つの側面の両方を、素子領域10の幅Wから長さdL分だけくぼませている。これは、図9に示すように2つの側面において、素子領域10の幅Wからくぼませる長さを長さdL又はdRとして、異なる長さとしてもよい。また、図10に示すように、浮遊ゲート電極12の行方向を向いた側の2つの側面のうち一方の側面をくぼませることにより、凹部を設けてもよい。
[第2の実施の形態]
(第2の実施の形態に係る不揮発性半導体記憶装置の構成)
次に、本発明の第2の実施の形態に係る不揮発性半導体記憶装置について説明する。本実施の形態の不揮発性半導体記憶装置において、メモリセルアレイの構成は、図1〜図3に示す第1の実施の形態の不揮発性半導体記憶装置とほぼ同様である。本実施の形態に係る不揮発性半導体記憶装置においても、素子領域10は、行方向に幅Wで形成されている。
(第2の実施の形態に係る不揮発性半導体記憶装置の構成)
次に、本発明の第2の実施の形態に係る不揮発性半導体記憶装置について説明する。本実施の形態の不揮発性半導体記憶装置において、メモリセルアレイの構成は、図1〜図3に示す第1の実施の形態の不揮発性半導体記憶装置とほぼ同様である。本実施の形態に係る不揮発性半導体記憶装置においても、素子領域10は、行方向に幅Wで形成されている。
図11は、セルトランジスタCTが形成される領域Xを図4に対応させて表した図である。図11に示すように、本実施の形態の不揮発性半導体記憶装置は、セルトランジスタCTの浮遊ゲート電極12の側面に設けられた凹部の形状が、第1の実施の形態に係る不揮発性半導体記憶装置と異なる。
図11に示すように、浮遊ゲート電極12の列方向の端部は、幅Wを有するように形成されている。そして、浮遊ゲート電極12の行方向を向いた1つの側面には、幅Wから最大で長さdL分だけくぼませた凹部が設けられている。これにより、浮遊ゲート電極12は、幅Wよりも狭い幅を有するように形成される。行方向を向いた1つの側面は、幅Wから最大で長さdL分だけくぼんでいる。セルトランジスタCTの浮遊ゲート電極12、素子領域10及びトンネル絶縁膜11は自己整合的に形成されるため、浮遊ゲート電極12下の素子領域10及びトンネル絶縁膜11も幅Wから最大で長さdL分だけくぼんでいる。長さdLだけくぼんだ点Pは、浮遊ゲート電極12の列方向の長さLの中心付近の地点にある。また、浮遊ゲート電極12の側面の凹部は、上方から見た浮遊ゲート電極12の側面が、点Pと浮遊ゲート電極12の隅とをつなぐ円弧を形成するように設けられている。すなわち、セルトランジスタCTの浮遊ゲート電極12の行方向を向いた側面に設けられた凹部は、そのくぼませた面が曲面となるように浮遊ゲート電極12の行方向を向いた側面をくぼませることにより設けられている。
(第2の実施の形態に係る不揮発性半導体記憶装置の効果)
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタCTの浮遊ゲート電極12の平面形状は、制御ゲート線CGL下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。これにより、セルトランジスタCTのカップリング比μの値を大きくすることができる。
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタCTの浮遊ゲート電極12の平面形状は、制御ゲート線CGL下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。これにより、セルトランジスタCTのカップリング比μの値を大きくすることができる。
以下、本実施の形態の不揮発性半導体記憶装置のカップリング比μの値について、図12を参照して説明する。ここで、例えば浮遊ゲート電極12の幅W=80nm、浮遊ゲート電極12の長さL=150nm、絶縁膜厚Tox1=15nm、Tox2=20nm、浮遊ゲート電極12の側面のうちゲート間絶縁膜13が形成されている高さT=100nmである場合を考える。また、浮遊ゲート電極12のくぼんだ長さdL=5nmとする。
図12に示すように、浮遊ゲート電極12の行方向を向いた側面に設けられた凹部の円弧の形状は、中心Oから半径rの円に一致するものとする。この半径rの円において、浮遊ゲート電極12の行方向を向いた側面の長さとなる円弧Rの長さを求める。まず、幅Wから長さdLだけくぼんだ点P、浮遊ゲート電極12の隅及び半径rの円の中心Oを結ぶ二等辺三角形の底角θは、
θ=arctan(L/2/dL)≒1.504
となる。この底角θの値及び浮遊ゲート電極12の長さLの値から、円の半径rは、
r=L/2/sin(π−2θ)≒565nm
として求められる。よって、浮遊ゲート電極12の行方向の側面の長さである円弧Rの長さは、
R=2πr×(2π−4θ)/2π≒150nm
となる。
θ=arctan(L/2/dL)≒1.504
となる。この底角θの値及び浮遊ゲート電極12の長さLの値から、円の半径rは、
r=L/2/sin(π−2θ)≒565nm
として求められる。よって、浮遊ゲート電極12の行方向の側面の長さである円弧Rの長さは、
R=2πr×(2π−4θ)/2π≒150nm
となる。
第2の実施の形態に係る不揮発性半導体記憶装置において、浮遊ゲート電極12下のトンネル絶縁膜11の表面積S1’’は、矩形形状から行方向を向いた2つの側面に設けられた凹部の弓形の面積を引いたものであるため、
S1’’=W×L−2×((r2π×(2π−4θ)/2π)−(r−dL)×L/2)≒10999nm2
であり、ゲート間絶縁膜13の表面積S2’’は、浮遊ゲート電極12の上面の面積に、行方向を向いた側面の凹部に形成されたゲート間絶縁膜13の面積を加えたものであるため、
S2’’=S1’’+R×2×T≒41088nm2
である。
S1’’=W×L−2×((r2π×(2π−4θ)/2π)−(r−dL)×L/2)≒10999nm2
であり、ゲート間絶縁膜13の表面積S2’’は、浮遊ゲート電極12の上面の面積に、行方向を向いた側面の凹部に形成されたゲート間絶縁膜13の面積を加えたものであるため、
S2’’=S1’’+R×2×T≒41088nm2
である。
この、絶縁膜の表面積S1’’、S2’’の値と、絶縁膜厚Tox1、Tox2の値から、第2の実施の形態に係る不揮発性半導体記憶装置のカップリング比μの値は、
μ=15×41088/((20×10999)+(15×41088))
μ≒0.737
となる。
μ=15×41088/((20×10999)+(15×41088))
μ≒0.737
となる。
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタCTの浮遊ゲート電極12の平面形状は、制御ゲート線CGL下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。そのため、セルトランジスタCTのカップリング比μの値を求める際の、トンネル絶縁膜11及びゲート間絶縁膜13の表面積の比を改善することが可能となる。本実施の形態に係る不揮発性半導体記憶装置において、カップリング比μの値を比較例の不揮発性半導体記憶装置よりも0.013程度大きくすることができる。
さらに、くぼませた凹部を曲面とすることにより、幅Wから長さdLだけくぼんだ点Pへの電界集中を緩和できる。その結果、セルトランジスタCTのカットオフ特性を向上させることができる。
なお、第2の実施の形態において、凹部は真円の一部と仮定して計算しているが、必ずしも真円には限定されない。凹部が設けられていれば、トンネル絶縁膜11及びゲート間絶縁膜13の表面積の比を改善することができ、カップリング比μを大きくすることができるからである。
また、第2の実施の形態において、浮遊ゲート電極12の行方向を向いた2つの側面の両方を、素子領域10の幅Wから長さdL分だけくぼませている。これは、図13に示すように、浮遊ゲート電極12の行方向を向いた側の2つの側面のうち一方の側面をくぼませることにより、凹部を設けてもよい。
[第3の実施の形態]
(第3の実施の形態に係る不揮発性半導体記憶装置の構成)
次に、本発明の第3の実施の形態に係る不揮発性半導体記憶装置について説明する。第1及び第2の実施の形態においては、不揮発性半導体記憶装置をNOR型フラッシュメモリとして説明したが、これはNAND型フラッシュメモリの特徴を備えたフラッシュメモリとしてもよい。
(第3の実施の形態に係る不揮発性半導体記憶装置の構成)
次に、本発明の第3の実施の形態に係る不揮発性半導体記憶装置について説明する。第1及び第2の実施の形態においては、不揮発性半導体記憶装置をNOR型フラッシュメモリとして説明したが、これはNAND型フラッシュメモリの特徴を備えたフラッシュメモリとしてもよい。
図14Aは、本発明の第3の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。本実施の形態の不揮発性半導体記憶装置は、NAND型フラッシュメモリとして構成されている。
図14Aに示すように、不揮発性半導体記憶装置の複数のメモリセルユニットMUは、半導体基板1(本実施の形態ではp型シリコン基板)の表層部に列方向(図14Aに示すx方向)を長手方向として形成された複数の素子領域10に形成される。ここで、本実施の形態における素子領域10は、半導体基板1の表面に形成されたp+型半導体層である。複数の素子領域10に挟まれる位置には、列方向(図1に示すx方向)を長手方向として、複数の素子領域10を絶縁分離する素子分離領域20が形成されている。
1つのメモリセルユニットは、直列に接続された複数のセルトランジスタCT、その一端(ソース側)に直列接続されたソース側選択トランジスタSST、及び他端(ドレイン側)に直列接続されたドレイン側選択トランジスタSDTにより構成されている。本実施の形態では、セルトランジスタCTは8個直列接続されている。セルトランジスタCTと選択トランジスタSST、SDTとは、後述するように2層ゲート構造を有する。
図14Bは、図14A中のD−D’線に沿った断面を示す断面図である。図14Bに示すように、セルトランジスタCTは、素子領域10に形成されたソース・ドレイン用の拡散領域31、32及びチャネル領域ch1を有する。チャネル領域ch1上には、トンネル絶縁膜11を介して、積層構造のゲート電極G1が形成されている。この積層構造のゲート電極G1は、浮遊ゲート電極12、ゲート間絶縁膜13及び制御ゲート電極14の三層からなる。トンネル絶縁膜11及びゲート間絶縁膜13には、例えばシリコン酸化膜(SiO2)、シリコン窒化膜(SiN)、シリコン酸化膜(SiO2)を積層した、いわゆるONO膜を用いることができる。ワード線WLは、行方向に並ぶセルトランジスタCTの制御ゲート電極14を共通接続するように構成されている。ここで、チャネル領域ch1のチャネル長、すなわち浮遊ゲート電極12の列方向の長さを長さLで表す。
また、選択トランジスタSST、SDTは、素子領域10に形成されたソース・ドレイン用の拡散領域32、33及びチャネル領域ch2を有する。チャネル領域ch2上には、セルトランジスタCTと同様に、トンネル絶縁膜11を介して、積層構造のゲート電極G2が形成されている。この積層構造のゲート電極G2も、浮遊ゲート電極12、ゲート間絶縁膜13及び制御ゲート電極14の三層からなる。選択トランジスタSST、SDTの浮遊ゲート電極12及び制御ゲート電極14は、図示しないメモリセルアレイの端部において短絡され、選択トランジスタSST、SDTのゲート電極G2は、1つのゲート電極として機能する。ソース側選択ゲート線SGSL及びドレイン側選択ゲート線SGDLは、それぞれ行方向に並ぶソース側選択トランジスタSST及びドレイン側選択トランジスタSDTの制御ゲート電極14を共通接続するように構成されている。
また、図14Bに示すように、セルトランジスタCT及び選択トランジスタSST、SDTは、層間絶縁膜15により覆われている。この層間絶縁膜15を貫通するように、ドレイン領域33上にコンタクトホールCHが開口されている。このコンタクトホールCHが例えば金属により埋められて、ドレイン領域33と接触するドレインコンタクトDCが形成される。そして、同一列の複数のドレインコンタクトDCに共通に接続するように、例えば金属を用いた複数のビット線BLが層間絶縁膜15上で列方向に配設されている。また、ソース側選択トランジスタSST同士で共有するソース領域33上に、ソース領域33と接触するソース線SLが行方向に複数配設されている。
このメモリセルユニットが行方向(図14Aに示すy方向)に複数個配列されてブロックが構成される。1個のブロックの中で同じワード線WLに接続された複数のセルトランジスタCTは1ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。メモリセルアレイ上において、ブロックは列方向(図14Aに示すx方向)に隣接する2つのドレイン側選択トランジスタSDT同士がドレイン領域を共有する部分と、ソース側選択トランジスタSST同士がソース領域を共有する部分とが交互に繰り返すように配置されている。これにより、本実施の形態の不揮発性半導体記憶装置は、複数のブロックが行列状に配列される。
行方向(図14Aに示すy方向)に配列された複数のセルトランジスタCTに共通接続するように、複数のワード線WLが行方向に配設されている。また、行方向(図14Aに示すy方向)に配列された複数のソース側選択トランジスタSSTに共通接続するように、複数のソース側選択ゲート線SGSL及び複数のソース線SLが行方向に配設されている。また、行方向(図14Aに示すy方向)に配列された複数のドレイン側選択トランジスタSDTに共通接続するように、複数のドレイン側選択ゲート線SGDLが行方向に配設されている。そして、列方向(図14Aに示すx方向)に配列されたドレイン側選択トランジスタSDTのドレイン領域に形成されたドレインコンタクトDCに共通接続するように、複数のビット線BLが列方向(図14Aに示すx方向)に配設されている。
ソース側選択ゲート線SGSL、及びドレイン側選択ゲート線SGDLは、選択トランジスタSST、SDTのオン/オフを制御するために用いられる。ソース側選択トランジスタSST及びドレイン側選択トランジスタSDTは、データ書き込み及びデータ読み出し等の際に、ユニット内のセルトランジスタCTに所定の電位を供給するためのゲートとして機能する。
本実施の形態に係る不揮発性半導体記憶装置においても、図14Aに示すように、素子領域10は、行方向に幅Wで形成されている。そして、選択トランジスタSST、SDTの浮遊ゲート電極12は素子領域10と自己整合的に形成されるため、選択ゲート線SGSL、SGDL下の領域において選択トランジスタSST、SDTの浮遊ゲート電極12の平面形状は、行方向に幅Wを有するように形成されている。一方、図14Aに示すように、セルトランジスタCTの浮遊ゲート電極12の平面形状は、ワード線WL下の領域において行方向を向いた2つの側面をくぼませた凹部を設けることにより、幅Wよりも狭い幅を有するように形成されている。これにより、セルトランジスタCTのカップリング比μの値を求める際の、トンネル絶縁膜11及びゲート間絶縁膜13の表面積の比を改善することが可能となる。そのため、不揮発性半導体記憶装置のカップリング比μの値を大きくすることができる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、第1及び第2の実施の形態において、浮遊ゲート電極12の行方向を向いた2つの側面のうち、一方の側面にのみ凹部を設ける例を説明した。この一方の面にのみ凹部を設ける浮遊ゲート電極12の配置として、種々の例をあげることができる。図15〜図17は不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。ここで図15〜図17に示す図において、図1に示されるドレインコンタクトDC、ビット線BL及びソース線SL等の構成を省略して示している。図15〜図17に示すメモリセルアレイは、素子領域10及び素子領域10上に設けられるセルトランジスタCTの浮遊ゲート電極12の形状のみを示している。
図15に示す不揮発性半導体記憶装置において、列方向(図15に示すx方向)に並ぶ複数の浮遊ゲート電極12は、行方向を向いた2つの側面に交互に凹部が設けられている。そして、行方向に隣り合う複数の浮遊ゲート電極12は、それぞれ同一の方向を向いた側面に凹部が設けられている。
また、図16に示す不揮発性半導体記憶装置において、列方向(図16に示すx方向)に並ぶ複数の浮遊ゲート電極12は、行方向を向いた2つの側面のうち1つの側の側面にのみ凹部が設けられている。そして、行方向に隣り合う複数の浮遊ゲート電極12は、それぞれ素子分離領域20を対称軸に線対称になるように側面に凹部が設けられている。
そして、図17に示す不揮発性半導体記憶装置において、列方向(図17に示すx方向)に並ぶ複数の浮遊ゲート電極12は、行方向を向いた2つの側面に交互に凹部が設けられている。そして、行方向に隣り合う複数の浮遊ゲート電極12は、それぞれ素子分離領域20を対称軸に線対称になるように側面に凹部が設けられている。
このように構成することによっても、セルトランジスタCTの浮遊ゲート電極12の平面形状は、素子領域10の幅Wよりも狭い幅を有するように形成される。よって、セルトランジスタCTのカップリング比μの値を求める際の、トンネル絶縁膜11及びゲート間絶縁膜13の表面積の比を改善することが可能となる。そのため、不揮発性半導体記憶装置のカップリング比μの値を大きくすることができる。
1・・・半導体基板、 10・・・素子領域、 11・・・トンネル絶縁膜、 12・・・浮遊ゲート電極、 13・・・ゲート間絶縁膜、 14・・・制御ゲート電極、 15・・・層間絶縁膜、 20・・・素子分離領域、 MC・・・メモリセル、 CT・・・セルトランジスタ、 CGL・・・制御ゲート線、 BL・・・ビット線、 SL・・・ソース線、 DC・・・ドレインコンタクト、 SST・・・ソース側選択トランジスタ、 SDT・・・ドレイン側選択トランジスタ、 SGSL・・・ソース側選択ゲート線、 SGDL・・・ドレイン側選択ゲート線、 WL・・・ワード線。
Claims (5)
- 半導体基板上に第1の方向を長手方向として形成された複数の素子領域と、
前記第1の方向を長手方向として前記素子領域に挟まれる位置に、素子分離溝内に絶縁膜が埋め込まれて形成された素子分離領域と、
前記素子領域に形成されたセルトランジスタと
を備え、
前記セルトランジスタは、
前記素子領域上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜と
を備え、
前記素子分離領域の上面は、前記素子領域の上面よりも高く、且つ前記浮遊ゲート電極の上面よりも低くなるように形成され、
前記ゲート間絶縁膜は、前記浮遊ゲート電極の前記第1の方向と直交する第2の方向を向いた側の側面にも設けられ、
前記浮遊ゲート電極の平面形状は、一部において前記第2の方向に第1の幅を有する一方、他の部分において前記第2の方向を向いた側面をくぼませた凹部を設けることにより、前記第1の幅よりも狭い幅を有するように形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記凹部は、前記浮遊ゲート電極の前記第2の方向を向いた側面の平面形状が折れ線となるように、前記浮遊ゲート電極の前記第2の方向を向いた側面をくぼませて設けられている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記凹部は、前記浮遊ゲート電極の前記第2の方向を向いた側面の平面形状が円弧となるように、前記浮遊ゲート電極の前記第2の方向を向いた側面をくぼませて設けられている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記凹部は、前記浮遊ゲート電極の前記第2の方向を向いた側の2つの側面のうち一方の側面をくぼませることにより設けられている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 半導体基板上に第1の方向を長手方向として形成された複数の素子領域と、
前記第1の方向を長手方向として前記素子領域に挟まれる位置に、素子分離溝内に絶縁膜が埋め込まれて形成された素子分離領域と、
前記素子領域に形成され複数個直列接続されたセルトランジスタ及び直列接続された前記セルトランジスタの両端に設けられ前記セルトランジスタを選択するための選択トランジスタを複数配列してなるメモリセルブロックと
を備え、
前記セルトランジスタは、
前記素子領域上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜と
を備え、
前記素子分離領域の上面は、前記素子領域の上面よりも高く、且つ前記浮遊ゲート電極の上面よりも低くなるように形成され、
前記ゲート間絶縁膜は、前記浮遊ゲート電極の前記第1の方向と直交する第2の方向を向いた側の側面にも設けられ、
前記浮遊ゲート電極の平面形状は、一部において前記第2の方向に第1の幅を有する一方、他の部分において前記第2の方向を向いた側面をくぼませた凹部を設けることにより、前記第1の幅よりも狭い幅を有するように形成されている
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008240860A JP2010073956A (ja) | 2008-09-19 | 2008-09-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008240860A JP2010073956A (ja) | 2008-09-19 | 2008-09-19 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010073956A true JP2010073956A (ja) | 2010-04-02 |
Family
ID=42205462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008240860A Withdrawn JP2010073956A (ja) | 2008-09-19 | 2008-09-19 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010073956A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112951832A (zh) * | 2019-11-26 | 2021-06-11 | 新加坡商格罗方德半导体私人有限公司 | 具有非矩形的浮置栅极的非易失性存储器位单元 |
-
2008
- 2008-09-19 JP JP2008240860A patent/JP2010073956A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112951832A (zh) * | 2019-11-26 | 2021-06-11 | 新加坡商格罗方德半导体私人有限公司 | 具有非矩形的浮置栅极的非易失性存储器位单元 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5579808B2 (ja) | 双方向分割ゲートnandフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 | |
JP4040534B2 (ja) | 半導体記憶装置 | |
US9780109B2 (en) | Semiconductor device | |
US8575675B2 (en) | Nonvolatile memory device | |
JP3583579B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US7736973B2 (en) | Non-volatile memory arrays having dual control gate cell structures and a thick control gate dielectric and methods of forming | |
US7391071B2 (en) | Nonvolatile memory devices with trenched side-wall transistors and method of fabricating the same | |
US7283392B2 (en) | NAND flash memory device and methods of its formation and operation | |
KR20180035656A (ko) | 반도체 장치 및 그 제조 방법 | |
KR20090037690A (ko) | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 | |
JP5389074B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2007299975A (ja) | 半導体装置およびその製造方法 | |
JP2018525818A (ja) | 浮遊ゲート、ワード線及び消去ゲートを有する分割ゲート型不揮発性メモリセル | |
US9293468B2 (en) | Nonvolatile memory device | |
JP4504403B2 (ja) | 半導体記憶装置 | |
JP2009130136A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP5801341B2 (ja) | 半導体メモリ | |
CN105870122B (zh) | 半导体器件 | |
TWI622160B (zh) | 具有單層浮動閘極的非揮發性記憶體裝置 | |
KR100855579B1 (ko) | 반도체 메모리 장치 및 그 형성 방법 | |
KR20040093433A (ko) | 불휘발성 반도체 기억 장치 | |
JP2010073956A (ja) | 不揮発性半導体記憶装置 | |
US8866211B2 (en) | Nonvolatile memory device and method of manufacturing same | |
JP2009164349A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US20110012187A1 (en) | Non-volatile semiconductor memory device and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20111206 |