KR20040093433A

KR20040093433A - 불휘발성 반도체 기억 장치

Info

Publication number: KR20040093433A
Application number: KR1020040029054A
Authority: KR
Inventors: 사꾸이고지; 시로따리이찌로; 아라이후미따까; 이찌게마사유끼
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-04-28
Filing date: 2004-04-27
Publication date: 2004-11-05
Also published as: TWI241016B; CN1542977A; CN1300852C; US20040264246A1; TW200427072A; KR100638767B1; JP2004327937A; JP3762385B2

Abstract

반도체 기판 상에 게이트 절연막(14)이 형성된다. 상기 게이트 절연막(14) 상에는 부유 게이트(15)가 형성된다. 상기 부유 게이트(15)는 상기 반도체 기판 상에서 제1 방향에 평행하고 상기 반도체 기판에 수직으로 연장된 평면을 따라 절단한 실질적으로 삼각형인 단면을 갖고, 상기 게이트 절연막에 접하는 저면과 상기 저면의 양단으로부터 상측으로 연장된 두 개의 사면을 갖는다. 한 쌍의 제어 게이트(17, 17)는 상기 부유 게이트(15)의 두 개의 사면 상에 형성된 게이트간 절연막(16)에 접한다. 상기 부유 게이트(15)는 상기 한 쌍의 제어 게이트(17, 17)와의 용량 결합에 의해 구동되도록 채택된다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY}

본 발명은 부유 게이트 및 제어 게이트를 포함하는 다층 게이트 구조를 갖는 불휘발성 반도체 기억 장치에 관한 것이다.

도 1 내지 도 3은 종래의 STI(Shallow Trench Isolation)를 이용한 NAND형 EEPROM을 나타내고 있다. 도 1은 개략적인 평면도이고, 도 2 및 도 3은 도 1의 두 개의 서로 다른 단면도이다.

도 2에 도시한 바와 같이, 실리콘 기판(Si-sub)상에 터널 절연막으로서의 게이트 절연막 GI가 형성되고, 그 위에 부유 게이트 FG가 형성되어 있다. 인접하는 셀들의 부유 게이트 FG들은 분리되고, 서로 전기적으로 절연되어 있다. 서로 인접하여 위치한 부유 게이트 FG들을 분리한 구조를 슬릿이라고 부른다. 한 쌍의 슬릿사이의 부유 게이트 FG의 대향 측벽 및 부유 게이트 FG 상부는 게이트간 절연막 IGI에 의해 피복되어 있다. 터널 절연막 및 게이트간 절연막에 의해 부유 게이트 FG를 피복하는 것에 의해, 각각의 부유 게이트 FG에 장기간 전하를 보유하는 것이 가능하게 된다.

게이트간 절연막 상에 제어 게이트 CG가 형성되어 있다. 제어 게이트 CG는, 통상 다수의 셀 트랜지스터에 의해 공유되고, 동시에 다수의 셀 트랜지스터를 구동하는 기능을 갖는다. 또한, 제어 게이트 CG는 워드선 WL으로 불린다.

한편, 도 3의 단면도는 비트선 BL을 따라 절취된다. 도 3에 도시한 바와 같이, 도 2에서 도시한 스택 게이트 구조가 비트선 BL 방향을 따라 기판 상에 열을 지어서 배치된다. 각 셀 트랜지스터는 레지스트 혹은 가공 마스크층을 이용하여 자기 정합 방식으로 가공된다. 선택 게이트를 경유하여 복수의 셀이 직렬 접속되는 NAND형 메모리에서는, 각 셀의 점유 면적의 축소를 위해, 인접하는 셀들이 소스와 드레인을 공유한다. 또, 각 워드선 WL 및 갭 분리 인접 워드선 WL은 미세 가공에 의한 최소 치수(minimum feature size)로 형성된다.

대응 제어 게이트 CG에 높은 기입 전압을 인가하여, 기판을 접지하는 것에 의해 부유 게이트 FG로의 전자의 주입이 행해진다. 셀 트랜지스터의 미세화로 인해, 인접 셀들 사이 및 부유 게이트 FG와 주변 구조 사이에 기생 용량이 증대하고 있다. 이 때문에, 데이터 기입 속도의 고속화를 목적으로, 셀 트랜지스터의 기입 전압을 고전압화하는 경향이 있다. 기입 전압의 고전압화를 위해, 제어 게이트 CG들 사이의 절연 내압의 확보 및, 워드선 구동 회로들의 고 내압화가 필요하다. 이로 인해, 메모리 소자의 고밀도화 및 고속화에 있어서 문제가 생긴다.

도 1 및 도 3에 도시된 구조로부터 기입 동작에 필요한 전위를 대략적으로 추정해 볼 수 있다. 제어 게이트 CG와 부유 게이트 FG, 및 부유 게이트 FG와 기판은 각각 게이트 절연막과 터널 절연막을 사이에 둔 캐패시터로서 간주할 수 있다. 다시 말해, 제어 게이트 CG에서 본 메모리 셀은 두 개의 캐패시터가 직렬로 접속된 구조와 등가이다.

도 4는, 제어 게이트 CG와 부유 게이트 FG 사이의 캐패시터 용량을 Cip, 부유 게이트 FG와 기판 사이의 캐패시터 용량을 Ctox로 한 경우의 셀 1개 분의 등가 회로를 나타내고 있다. 제어 게이트 CG에 기입용 고전위(Vpgm=Vcg)를 공급했을 때의 부유 게이트 FG의 전위 Vfg는, Cip와 Ctox에 의해 결정되고, 다음의 식으로 추정된다.

Vfg=Cr×(Vcg-Vt+VtO)

상기 식에 있어서, Cr=Cip/(Cip+Ctox)이고, Vt는 셀 트랜지스터의 임계값 전압, Vt0은 부유 게이트 FG에 전하가 전혀 들어가 있지 않는 경우의 임계값 전압(중성 임계값 전압)을 나타내고 있다.

부유 게이트 FG의 전위 Vfg가 클수록, 터널 절연막에는 고전계가 걸려, 부유 게이트 FG로의 전자의 주입이 발생하기 쉽게 된다. 상기 식으로부터, Vcg가 일정한 레벨로 유지되는 경우에, Vfg 값을 크게 하기 위해서는 용량비(Cr)를 크게 해야 한다는 것을 알 수 있을 것이다. 즉, 기입 전압을 저감하기 위해서는, Cip를 Ctox에 비해 크게 하는 것이 필요하다.

캐패시터의 용량은, 전극들 사이에 설치된 박막의 유전율 및 대향 전극의 면적에 비례하고, 대향 전극들 사이의 거리에 반비례한다. 기입/소거 동작을 목적으로 전하를 통과시키는 터널 절연막에 누설 전류가 흐르면 기입/소거 동작이 저해된다. 이 때문에, Cip 값을 증대시키기 위해서는, 통상 게이트 절연막과 부유 게이트 FG의 접촉 면적, 및 게이트 절연막과 제어 게이트 CG의 접촉 면적을 증대시키는 기술이 이용되고 있다. 예를 들면, 슬릿 폭을 저감하여 부유 게이트 FG 상면(도 2에서 치수 A)을 크게 하는 기술과, 부유 게이트 FG의 막 두께를 두껍게 하여 부유 게이트 FG의 측벽의 길이(도 2에서 치수 B)를 크게 하는 기술이 지금까지 개발되고 있다.

그러나, 그러한 기술이 사용된 결과, 게이트 및 배선재의 치수에 비해 슬릿 가공 치수를 극단적으로 미세화할 필요가 있고, 또한, 부유 게이트 FG의 후막화(is made thicker)로 인해 게이트의 가공 난이도가 증대하고 있다. 또한, 미세화에 수반하여, FG-FG 사이의 기생 용량이 증대한다. 간단히 말해, 용량비를 유지하는 것은 셀 트랜지스터의 미세화를 저해한다.

그래서, 부유 게이트 FG나 제어 게이트 CG의 구성을 바꾸는 것에 의해, 기입 전압을 저전압화하는 기술이 고려되고 있다.

사실상, 일본 공개 특허(코카미) 제11-145429호에서는, 승압기 플레이트들 간의 용량을 증대시킴으로써, 저전압으로 기입/소거/판독 동작이 가능한 NAND형 EEPROM에 대해 개시한다.

또한, 일본 공개 특허(코카미) 제2002-217318호에서는, 부유 게이트와 제어게이트의 커플링비를 크게 하여 기입 전압을 저감시킴으로써, 소자의 미세화를 도모한 불휘발성 기억 소자에 대해 개시한다.

또한, 일본 공개 특허(코카미) 제2002-50703호에서는, 제어 게이트 각각의 대향 측벽에 부유 게이트를 형성함으로써, 기입/소거/판독 특성을 향상시킨 MOSFET을 포함하는 불휘발성 반도체 기억 장치에 대해 개시한다.

또한, Y. Sasago 등은 2002 IEEE IEDM, pp. 952-954, "10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology"에서, 부유 게이트에 인접하여 어시스트 게이트를 배치한 AG-AND 메모리 셀에 대해 개시한다.

그러나, 상기한 종래의 기술에 의해서도, 제어 게이트와 부유 게이트 사이의 용량을 증대하는 것이 상당히 곤란하다. 다시 말해, 종래 기술에 의해서는, 기입 전압을 저감하고, 고속으로 동작하는 고집적된 기억 장치를 실현하는 것이 곤란했다. 따라서, 본 발명은 상기한 바와 같은 사정을 감안하여 이루어진 것으로, 그 목적은, 기입 전압을 저감할 수 있고, 고 용량으로 고속 동작을 실현할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.

본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 부유 게이트와 한 쌍의 제어 게이트를 구비하는 메모리 셀을 포함하는데, 상기 부유 게이트는 반도체 기판 상에 게이트 절연막을 개재하여 형성되고, 상기 반도체 기판 상에서 제1 방향에 평행하고 상기 반도체 기판에 대하여 수직인 방향으로 연장된 평면을 따라 절단된 단면을 갖고, 이 단면은 상기 게이트 절연막에 접하는 저면과 상기 저면의 양 단부로부터 상측으로 연장하는 두 개의 사면(sloping sides)을 가지며, 상기 한 쌍의 제어 게이트는 상기 부유 게이트의 상기 두 개의 사면 상에 형성된 게이트간(inter-gate) 절연막에 접하고, 상기 부유 게이트는 상기 한 쌍의 제어 게이트와의 용량 결합에 의해 구동된다.

본 발명의 또 다른 양태에 따른 불휘발성 반도체 기억 장치는, 부유 게이트와 제어 게이트를 갖고 전기적으로 데이터의 재기입이 가능한 복수의 메모리 셀을 구비하는 메모리 셀 컬럼과, 상기 메모리 셀 컬럼의 일단에 접속된 제1 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 타단에 접속된 비트선과, 상기 비트선에 접속된 래치 기능을 갖는 감지 증폭기 회로와, 상기 메모리 셀 컬럼의 타단에 접속된 제2 선택 트랜지스터와, 상기 제2 선택 트랜지스터의 타단에 접속된 소스선과, 상기 소스선을 구동하는 소스선 구동 회로와, 상기 복수의 메모리 셀의 제어 게이트를 구동하는 제어 게이트 구동 회로를 포함하고, 상기 복수의 메모리 셀의 부유 게이트는, 반도체 기판의 표면 상에서 제1 방향으로 주기적으로 배치되고, 각각의 부유 게이트는 상기 제1 방향에 평행하고 상기 반도체 기판에 수직으로 연장된 평면을 따라 절단한 단면을 갖고, 이 단면은 저면 및 이 저면의 양 단부로부터 상측으로 연장하는 두 개의 사면을 가지며, 한 쌍의 제어 게이트는 상기 부유 게이트 각각의 상기 두 개의 사면 상에 형성된 게이트간 절연막에 접한다.

도 1은 종래의 불휘발성 반도체 기억 장치의 개략적인 평면도.

도 2는 도 1의 개략적인 단면도.

도 3은 도 2와는 다른 도 1의 개략적인 단면도.

도 4는 도 1의 등가 회로도.

도 5는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치에 있어서의 셀 어레이의 일부를 나타내는 개략적인 평면도.

도 6은 도 5의 셀 어레이의 개략적인 단면도.

도 7은 도 6과는 다른 도 5의 셀 어레이의 개략적인 단면도.

도 8은 제1 실시 형태의 셀의 등가 회로도.

도 9는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 일부를 나타내는 것으로, 그 제조 방법의 제1 단계를 도시하는 개략적인 단면도.

도 10은 도 9의 그 다음 단계를 도시하는 개략적인 단면도.

도 11은 도 10의 그 다음 단계를 도시하는 개략적인 단면도.

도 12는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 일부에 대한 제1 변형예를 도시하는 개략적인 단면도.

도 13은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 일부에 대한제2 변형예를 도시하는 개략적인 단면도.

도 14는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 일부에 대한 제3 변형예를 도시하는 개략적인 단면도.

도 15는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 어레이의 개략적인 단면도.

도 16은 도 15의 셀 어레이의 등가 회로도.

도 17은 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 어레이의 개략적인 단면도.

도 18은 도 17의 셀 어레이의 등가 회로도.

도 19는 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 어레이의 개략적인 단면도.

도 20은 종래의 NAND형 EEPROM을 도시하는 회로도.

도 21은 도 20에 도시된 바와 같은 NAND형 EEPROM에 데이터를 기입하는 경우의 전위의 일례를 나타내는 개략도.

도 22는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치에 데이터 기입을 행하는 경우에 각각의 관련 부분에 인가되는 전위 조합의 일례를 나타내는 개략도.

도 23은 도 22에 도시하는 셀에 데이터를 기입하는 경우에 사용될 수 있는 선택된 전위 조합의 제1 실시예를 개략적으로 도시하는 등가 회로도.

도 24는 도 22에 도시하는 셀에 데이터를 기입하는 경우에 사용될 수 있는 선택된 전위 조합의 제2 실시예를 개략적으로 도시하는 등가 회로도.

도 25는 도 24에 도시된 전위 조합을 이용한 데이터 기입 동작의 일례를 나타내는 개략도.

도 26은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치로부터 데이터 소거를 행하는 경우에 각각의 관련 부분에 인가되는 전위 조합의 일례를 나타내는 개략도.

도 27은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치로부터 데이터 판독을 행하는 경우에 각각의 관련 부분에 인가되는 전위 조합의 일례를 나타내는 개략도.

도 28은 제5 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

11 : P형 실리콘 반도체 기판(P-sub)

12 : N형 웰(N-well)

13 : P형 웰(P-well)

14 : 게이트 절연막

15 : 부유 게이트

16 : 게이트간 절연막

17 : 제어 게이트

18 : STI

19 : 마스크층

MC : 메모리 셀

FG : 부유 게이트

CG : 제어 게이트

BL ; 비트선

SL : 소스선

S/D : 확장층

SGT1, SGT2 : 선택 게이트 트랜지스터

SGS, SGD : 선택 게이트

이하, 본 발명을 실시 형태에 대해 보다 자세히 설명한다.

(제1 실시 형태)

도 5 내지 도 7은, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치에 있어서의 셀 어레이의 일부를 개략적으로 나타내고 있다. 도 5는 셀 어레이의 일부에 대한 개략적인 평면도이고, 도 6 및 7은 도 5에 있어, 서로 다른 선을 따라 절취한 개략적인 단면도이다.

P형 실리콘 반도체 기판(P-sub)(11) 상에는 N형 웰(N-well)(12)이 형성된다. N형 웰(12) 상에는 P형 웰(P-well)(13)이 형성된다. P형 웰(13) 내에는 STI(Shallow Trench Isolation)용의 복수의 트렌치가 형성된다. 이 트렌치 내에 절연막이 매립되어 STI(18)가 형성된다.

STI층(18)에 의해 서로 전기적으로 절연된 P형 웰(13)의 각각의 표면 상에는, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(14)을 개재하여, 복수의 부유 게이트(15)가 소정의 피치로 배치되어 형성된다. 게이트 절연막(14)은, 실리콘 질화물 단층 혹은 실리콘 질화물을 포함하는 적층막 구조로 이루어진다. 상기 복수의 부유 게이트(15)는, 도 5에 도시한 바와 같이, 대응하는 STI층(18)에 평행하게 연장된 방향(제1 방향)으로 주기적으로 배치되어 있다. 제1 방향으로 연장된 선을 따라, P형 웰(13)의 표면에 대해 수직으로 절단된 도 6의 단면도에 도시한 바와 같이, 각각의 부유 게이트들(15)은 게이트 절연막(14)에 접하도록 유지되고 반도체 기판에 평행한 저면, 및 이 저면의 대향하는 양 단부로부터 각각 상측으로 연장하는 상호 대향하는 한 쌍의 사면을 가짐으로써, 대략적으로 삼각형 단면을 나타낸다.

또한, 상기 부유 게이트(15) 상에는, 게이트간 절연막(16)이 형성된다. 게이트간 절연막(16)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 알루미늄(Al) 산화막, 하프늄 산화막, 지르코늄 산화막 중 어느 1개의 단층, 혹은 복수의 적층막, 예컨대, 실리콘 산화막과 실리콘 질화막의 적층막(ONO 막)으로 이루어질 수 있다. 이 게이트간 절연막(16)은, 게이트 절연막(14)보다 두꺼운 두께를 갖는다.

또한, 상호 인접하는 두 개의 부유 게이트(15) 상호간에는 워드선 WL이 되는 제어 게이트(17)가 매립되어 있다. 제어 게이트(17)는 소정의 피치로 배치되고, 도 5에 도시한 바와 같이 STI층(18)에 대하여 수직인 방향으로 연장된다.

또한, 도 7에 도시된 바와 같이, 인접하여 위치하는 두 개의 부유 게이트(15)는 반도체 기판 내에 형성된 트렌치에 매립된 절연체인 STI층(18)에 의해 전기적으로 절연되어 있다.

보다 구체적으로, 1개의 부유 게이트(15)를 취하여 살펴보면, 이 부유 게이트(15)의 두 개의 사면 상에는, 게이트(15)의 사면들과 접하도록 유지되고, 상기 게이트간 절연막(16)을 개재하는 한 쌍의 제어 게이트(17, 17)가 형성된다. 제1 방향으로 연장된 선을 따라 P형 웰의 표면에 대해 수직으로 절단된 도 6의 단면도에 도시된 바와 같이, 각각의 제어 게이트(17)들은 P형 웰 표면에 평행하게 연장된 상면, 및 그 상면의 대향하는 에지들 각각으로부터 하측으로 연장하는 상호 대향하는 한 쌍의 사면을 가지며, 아래로 볼록한 역삼각형 프로파일을 갖는다.

상기 부유 게이트(15) 및 제어 게이트(17)는 각각, 예를 들면, 불순물이 주입되어 저 저항화된 폴리실리콘 막으로 형성되어 있다.

여기서, 상기 부유 게이트(15)의 피치 혹은 제어 게이트(17)의 피치는 2F로 하고, 각 부유 게이트(15)가 게이트 절연막(14)과 접하고 있는 표면의 길이 또는 부유 게이트(15)의 저면에 상당하는 게이트 길이는 Lfg로 가정한다.

상기 부유 게이트(15)와 제어 게이트(17)의 사이에는 게이트간 절연막(16)이 개재되어 있다. 인접 위치한 임의의 두 개의 부유 게이트(15) 사이, 혹은 제어 게이트(17) 사이는, 게이트들 각각의 임의의 내압 파괴를 회피하기 위해, 게이트간 절연막(16)의 막 두께(Tigi) 이상의 거리만큼 서로 분리될 필요가 있다. 따라서, Lfg는 다음의 관계식을 만족하도록 선택된다.

F < Lfg < 2F-Tigi

상기 관계식으로부터, 본 실시 형태의 부유 게이트(15) 각각의 게이트 길이 Lfg를 가능한 한 길게 할 수 있다는 것이 이해될 것이다. 그 결과, 상기 부유 게이트(15) 하부에 위치한 P형 웰(13)의 표면 상에 형성되는 채널의 대향하는 에지들, 즉, 도 6에 도시된, 제어 게이트(17) 하부에 위치하며, 부유 게이트(15)가 설치되어 있지 않고 게이트간 절연막(16)이 게이트 절연막(14)과 접하는 영역에 대응한 P형 웰(13)의 각 부분에, 소스/드레인 영역이 되는 확산층을 형성할 필요가 없다. 다시 말해, 동일한 도전형을 나타내는 반도체 영역만으로 각각의 셀을 구성하는 것도 가능하다. 즉, 제1 실시 형태에서는, 제어 게이트(17)의 하부 및 부유 게이트(15)의 하부에 위치하는 P형 웰(13)의 각 부분은 모두 동일한 도전형을 나타내는 반도체 영역에 형성되어 있다.

P형 웰(13)과 다른 도전형의 확산층을 형성하지 않기 때문에, 트랜지스터의미세화에 있어서 심각한 문제가 되는 단채널 효과의 영향은 완전하게 회피할 수 있다.

종래의 셀에서는, 1개의 제어 게이트에 의해 1개의 부유 게이트가 구동된다. 이것에 대하여, 제1 실시 형태의 셀에서는, 1개의 부유 게이트(15)는 그 양측에 위치하는 한 쌍의 제어 게이트(17)에 의해 구동된다. 이 때문에, 도 8의 등가 회로에 도시한 바와 같이, 제어 게이트 CG와 부유 게이트 FG 사이의 실효적인 용량이 Cip와 Cip의 합이 되어, 종래의 셀에 비해 커지기 때문에, 기입 전압의 저감을 도모할 수 있다. 또, 도 8에 있어서, Ctox는 부유 게이트 FG와 기판 사이의 용량이다.

이상의 점으로부터, 제1 실시 형태의 각 셀은, 충분한 용량비를 확보할 수 있다. 그 결과, 셀 트랜지스터의 게이트 길이나, 채널 폭 등을 미세화해도 용량비를 증대시킬 수 있어, 기입 전압을 저감화할 수 있다.

예를 들면, 디자인 룰의 견지에서는, 55nm 세대에서도 게이트 길이를 90nm 정도로 길게 할 수 있다.

두 개의 인접 위치한 부유 게이트(15) 사이의 공간에는, 제어 게이트(l7)가 매립되어 있다. 따라서, 워드선 방향에 인접 위치한 임의의 두 개의 부유 게이트(15)의 용량성 결합이 발생되는 것을 막을 수 있다.

도 9 내지 11은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 나타내고 있다.

도 9에 도시한 바와 같이, P형의 실리콘 반도체 기판(11) 상에 N형 웰(12)이형성되고, N형 웰(12) 상에 P형 웰(13)이 형성된다. 계속해서, P형 웰(13)의 표면상에 게이트 절연막(14)이 형성된다. 이 후, 부유 게이트(15)를 형성하기 위해 게이트 절연막(14) 상에 다결정 실리콘막(15a)이 퇴적되고, 그 위에 에칭 마스크층(19)이 형성된다. 에칭 마스크층(19)은 라인/스페이스의 반복 패턴을 갖고, 라인/스페이스의 배치를 위해 디자인 룰에 따른 최소 피치 F가 사용된다.

다음에, 이방성 에칭 기술에 의해 상기 다결정 실리콘막(15a)이 선택 에칭되는 것으로, 도 10에 도시한 바와 같이, 단면이 실질적으로 삼각형인 복수의 부유 게이트(15)가 열을 지어서(in-rows) 형성된다.

계속해서, 도 11에 도시한 바와 같이, 전면에 게이트간 절연막(16)이 퇴적되고, 그 다음에, 전면에 제어 게이트를 형성하기 위한 다결정 실리콘막이 퇴적된다. 이 다결정 실리콘막이 CMP(Chemical Mechanical Polishing) 공정에 의해 평탄화되어, 도 5 및 도 6에 도시한 바와 같이 복수의 제어 게이트(17)가 형성된다.

여기서, 도 9에 도시된 공정에서 사용된 마스크층(19)의 프로파일이나, 도 10에 도시된 이방성 에칭 공정시 사용되는 에칭 가스의 종류나 에칭 조건 등의 적절한 선택에 의해, 도 12의 제1 변형예 및 도 13의 제2 변형예에 도시한 바와 같이, 부유 게이트(15)의 단면을 여러 가지의 형상으로 할 수 있다.

예를 들면, 도 12에 도시된 바와 같은 불휘발성 반도체 기억 장치의 제1 변형예에서는, 부유 게이트(15)는 정점(apex)이 라운딩된 실질적으로 삼각형인 단면을 나타내고 있다.

한편, 도 13에 도시된 바와 같은 불휘발성 반도체 기억 장치의 제2 변형예에서는, 부유 게이트(15)는 정점이 없는 사다리꼴의 단면을 나타내고 있다. 다시 말해, 부유 게이트(15) 각각의 단면은, 반도체 기판의 표면에 평행한 하부 라인, 대향하도록(vis-a-vis) 배치되고 상기 하부 라인에 평행한 상부 라인, 및 상기 하부 라인과 상부 라인을 접속하는 두 개의 경사 라인을 갖은 형상이 된다.

부유 게이트(15)의 두 개의 경사 라인은 직선이더라도 좋고 곡선이더라도 좋다.

도 14는 불휘발성 반도체 기억 장치의 제3 변형예의 일부에 대한 개략적인 단면도로서, 두 개의 경사 라인이 곡선인 경우에, 반도체 기판의 표면으로부터의 소정의 높이에서의 접선(tangent)과 반도체 기판의 표면이 이루는 각도를 곡선 각각의 경사각으로 정의할 때, 그 경사각은 반도체 기판으로부터의 높이 함수로서 선형적으로 증가하며, 선형 증가는 어떤 변수의 변화에 대하여 대응하는 함수의 값이 증가할 뿐 감소하지 않는 함수로서 정의되고, 따라서, 변극점은 갖지 않는다. 경사각은 항상 90도 이하이다.

도 14의 변형예는, 부유 게이트(15)의 단면이 대략 사다리꼴인 도 13의 실시예에 대한 변형으로서 참조될 수도 있다.

(제2 실시 형태)

도 5 내지 도 7에 도시하는 제1 실시 형태의 셀 어레이는 실제 회로 배치에서는 선택 게이트 트랜지스터를 경유하여 비트선 및 소스선에 접속된다.

도 15는, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 어레이의 개략적인 단면을 나타내고 있다. 이 셀 어레이는 직렬로 접속된 복수의 메모리 셀과 한 쌍의 선택 게이트로 구성되어 있다. 도 15에 있어서, 도 6과 대응하는 개소에는 동일한 참조 부호를 붙이고 그 설명은 생략한다.

도 15에 도시하는 셀 어레이에 있어서, 비트선 BL 측에 배치된 선택 게이트 트랜지스터 SGT1는, 소스/드레인 영역이 되는 한 쌍의 N형의 확산층 S/D와, 선택 게이트 SGS로 구성되어 있다. 비트선 BL은 상기 한 쌍의 확산층 S/D의 한 쪽에 접한다. 소스선 SL 측에 배치된 선택 게이트 트랜지스터 SGT2는, 소스/드레인 영역이 되는 한 쌍의 확산층 S/D와 선택 게이트 SGD로 구성되어 있다. 소스선 SL은 상기 한 쌍의 확산층 S/D의 한 쪽에 접한다. 또, 상술한 바와 같이, 각 셀에서는 소스/드레인 영역이 되는 확산층 S/D는 형성되어 있지 않다.

또한, 선택 게이트 트랜지스터 SGT1, SGT2의 선택 게이트 SGS, SGD 하부에 각각 배치된 게이트 절연막으로는, 인접하여 배치되는 부유 게이트(15)와 제어 게이트(17)의 각 조합 사이에 형성되는 게이트간 절연막(16)과 동일한 절연막이 사용된다.

도 15의 셀 어레이에서는, 선택 게이트 SGS, SGD가 비트선측 및 소스선측의 각 셀 MC의 제어 게이트(17)로부터 각각 분리된다. 상술한 바와 같이, 각 셀에서는 소스/드레인 영역이 되는 확산층 S/D는 형성되어 있지 않다.

도 16은 도 15에 도시하는 셀 어레이의 등가 회로의 회로도를 나타내고 있다. 도 16에 있어서, CG는 메모리 셀의 제어 게이트를 나타내고, FG는 메모리 셀의 부유 게이트를 나타내고 있다.

비트선 BL에는 래치 기능을 갖는 감지 증폭기 회로(S/A)(31)가 접속된다.소스선 SL에는 소스선 구동 회로(SLD)(32)가 접속되어, 다양한 전압 중 임의의 전압을 소스선 SL에 인가하여 소스선 SL을 구동한다. 선택 게이트 트랜지스터 SGT1, SGT2의 선택 게이트 SGS, SGD에는 선택 게이트 구동 회로(SGDR)(33)가 각각 접속되어, 개개의 선택 게이트 SGS, SGD를 구동한다. 메모리 셀의 제어 게이트 CG에는 텅스텐, 알루미늄 또는 구리로 구성된 개개의 배선들(35)을 경유하여 로우 디코더(34)가 접속되어, 제어 게이트 SG를 구동하는 제어 게이트 구동 회로가 된다.

(제3 실시 형태)

도 17은, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 어레이의 개략적인 단면을 나타내고 있다. 이 셀 어레이는 복수의 메모리 셀과 한 쌍의 선택 게이트로 구성되어 있다. 도 17에 있어서, 도 15와 대응하는 개소에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.

도 15에 도시하는 셀 어레이에서는, 메모리 셀 MC의 각 부유 게이트(15) 양측의 기판에, 소스/드레인 영역이 되는 확산층이 형성되어 있지 않은 경우에 대해 설명했다. 반대로, 도 17의 경우는, 각 부유 게이트(15) 양측의 기판에, 소스/드레인 영역이 되는 N형의 확산층 S/D를 형성하도록 한 것이다. 도 18은 도 17에 도시하는 셀 어레이의 등가 회로에 대한 회로도를 나타내고 있다.

(제4 실시 형태)

도 19는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 어레이의 개략적인 단면을 나타내고 있다. 이 셀 어레이는 복수의 메모리 셀과 한 쌍의 선택 게이트로 구성되어 있다. 도 19에 있어서, 도 15와 대응하는 개소에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.

도 19에 도시하는 셀 어레이에 있어, 메모리 셀 MC의 각 제어 게이트(17)는 살리사이드 구조를 갖는다. 살리사이드 구조는 통상적으로 후술하는 바와 같은 방식으로 형성될 수 있다. 도 19를 참조하면, 제어 게이트(17) 상 및 선택 게이트 SGS, SGD 상에 티탄, 코발트, 니켈 등의 금속막이 형성된다. 계속해서, 금속막이 열처리 공정을 거쳐 금속을 실리사이드화하거나 실리사이드막(20)을 형성함으로써, 제어 게이트(17) 및 선택 게이트 SGS, SGD가 실리사이드 구조를 갖도록 한다.

이 실시 형태에서는, 각 메모리 셀 MC의 각 제어 게이트(17) 및 선택 게이트 SGS, SGD의 저 저항화를 도모할 수 있다.

다음에, 제2 내지 제4 실시 형태의 불휘발성 반도체 기억 장치의 동작을 설명한다.

우선, 도 20 및 도 21을 참조하여, 종래의 NAND형 EEPROM의 동작에 대하여 설명한다. 도 20은 종래의 NAND형 EEPROM의 회로 구성을 도시하는 회로도이다. 도 21은 도 20에 도시된 NAND형 EEPROM에 데이터를 기입하는 경우에 사용될 수 있는 전위 조합의 일례를 개략적으로 나타내고 있다. 도 20과 도 21에 있어서, 동일한 개소에는 동일한 참조 부호를 붙이고 있다.

NAND형 EEPROM은 나란히 배치된 많은 메모리 셀로서의 복수의 셀 트랜지스터, 및 선택 게이트 SGT1, SGT2의 소스/드레인을 직렬 접속하여 구성된다. 선택 게이트 SGT1는 비트선 BL에 접속되고, 선택 게이트 SGT2는 소스선 SL에 접속되어있다.

데이터의 기입 시, 비트선 BL 측의 선택 게이트선 SGS에 소정의 게이트 전위 Vsg가 인가된다. 다음에, 비트선 BL에 충분히 낮은 전위 Vb1가 공급된다. 게이트 전위 Vsg는 Vb1에 대하여 선택 게이트 SGT1를 충분히 온(ON)할 수 있는 전위 레벨로 설정된다. 비트선에 Vbl이 공급되면, 선택 게이트 SGT1가 온 상태로 되어 Vb1가 셀 트랜지스터로 전송되고, 그 결과, 선택된 셀 트랜지스터의 채널 전위가 충분히 저하되어 기입이 행해진다.

종래의 EEPROM은, 선택 워드선 WL(도 21 중의 CG8)에 기입 전압 Vpgm을 공급하여 셀에 기입을 행하는 동작, 및 비선택 워드선 WL(도 21 중의 CG8 이외)에 전송 전위 Vpass를 공급하여 채널을 형성하는 동작 모두 제어 게이트와 부유 게이트의 용량 결합을 이용하고 있다.

도 22는 상기 제2 실시 형태에 따른 불휘발성 반도체 기억 장치에서, 데이터 기입을 행하는 경우에 관련된 각 부분들에 각각 인가되는 전위 조합의 일례를 개략적으로 나타내고 있다.

상술한 바와 같이, 1개의 부유 게이트 FG는 한 쌍의 제어 게이트 CG를 공유하고 있어, 한 쌍의 제어 게이트 CG에 의해 1개의 부유 게이트 FG가 선택된다. 즉, 한 쌍의 제어 게이트 CG와의 용량 결합에 의해 부유 게이트 FG가 구동된다.

기입 시에, 데이터가 기입되는 부유 게이트 FG에 인접 배치된 두 개의 제어 게이트 CG에, 동일한 기입 전압 Vpgm이 인가되고, 기판(P형 웰(13))은 통상적으로 0V로 설정된다. 이러한 기입 동작이 수행되는 셀의 등가 회로의 회로도를 도 23에도시한다. 이 상태에서, 기판으로부터 부유 게이트 FG에 전하가 주입된다.

제1 실시 형태에서 설명한 바와 같이, 본 발명을 이용하면 소자의 미세화에 상관없이 용량비를 증대할 수가 있어, 종래와 비교하여 Vpgm을 저감할 수 있다.

상기 각 제어 게이트 CG, 및 선택 게이트 SGD, SGS에 인가되는 전위는 선택 게이트 구동 회로(33) 및 로우 디코더(34)에 의해 각각 생성된다. 소스선 SL에 인가된 전위는 소스선 구동 회로(32)에 의해 생성된다. 비트선 BL에는 감지 증폭기 회로(31)가 접속된다. 감지 증폭기 회로(31)는 소정의 전압을 비트선 BL에 인가하여 데이터를 판독하고 판독된 데이터를 래치한다.

상기의 기입 동작에서는, 한 쌍의 제어 게이트 CG에 동일한 전압을 공급하여 1개의 부유 게이트 FG를 구동하는 경우에 대해 설명했다. 그러나, 한 쌍의 제어 게이트 CG에 상호 다른 전압을 각각 공급할 수도 있다.

도 24는 그러한 기입 동작이 수행될 때, 셀의 등가 회로를 나타내는 회로도이다. 이러한 경우에, 한 쌍의 제어 게이트 CG 중 한 쪽에는 Vpgm을 공급하고, 다른 쪽의 제어 게이트 CG에는 0V를 공급한다. 도 24에 있어서, Cip와 Ctox의 용량비를 1.5:1로 가정하고, 부유 게이트 FG에 전하가 전혀 주입되어 있지 않은 중성의 임계값 전압, 및 현재의 임계값 전압은 0V로 가정한다. 도 23의 경우에 있어서, 부유 게이트 FG의 전위 Vfg는 다음과 같이 된다.

Vfg = Vpgm×2×Cip/(2×Cip+Ctox)

= 0.75×Vpgm

이것에 대하여, 도 24의 경우에 있어서는, 부유 게이트 FG의 전위 Vfg는 다음과 같이 된다.

Vfg = Vpgm×Cip/(2×Cip+Ctox)

= 0.375×Vpgm

이와 같이, 한 쌍의 제어 게이트 CG 중 한쪽의 전위를 변화시키는 것에 의해, 용량비를 대폭 충분히 저감하는 것이 가능하다.

도 25는 상기 특성을 이용한 데이터 기입 동작의 예를 나타내고 있다. 도 25에 있어서, 기입 동작이 수행되는 셀(타겟 셀) 양측의 제어 게이트 CG에는 Vpgm이 인가된다. 상기 가정을 이용하면, 기입 타겟 셀의 부유 게이트 FG에는 0.75×Vpgm의 전위가 인가된다. 또한, 기입 타겟 셀의 좌측에 인접하여 위치한 셀의 한 쌍의 제어 게이트 CG 중 한쪽에는 0V가 인가되고, 다른 쪽 제어 게이트 CG에는 Vpgm이 인가된다. 이 때문에, 기입 타겟 셀의 좌측에 인접하여 위치한 셀의 부유 게이트 FG에는 0.375×Vpgm의 전위가 인가된다. 따라서, 이 인접 셀의 전계 스트레스는 선택 셀의 부유 게이트 FG의 1/2이 되므로, 오기입을 충분히 억제하는 것이 가능하다. 상기 셀에서 멀리 떨어진 제어 게이트 CG에는 전위의 전송, 혹은 채널 전위를 승압하기 위한 소정의 전위 Vpass가 인가된다. 실제 디바이스의 동작 시에는, 디바이스의 기입 특성, 채널 승압 특성, 전위 전송 특성 등을 고려하여, 제어 게이트 CG의 전위가 적절하게 조합된다.

도 26은 상기 제2 실시 형태에 따른 불휘발성 반도체 기억 장치로부터 데이터 소거를 행하는 경우에 관련된 각 부분에 각각 인가되는 전위 조합의 일례를 개략적으로 나타내고 있다.

셀의 데이터를 소거하는 경우, 메모리 셀이 배치되어 있는 기판(P형 웰(13))의 전위를 소거 전위 Vera로 승압한다. 이것과 동시에, 비트선 BL 및 소스선 SL에 각각 접속되어 있는 확산층 S/D 및 선택 게이트 SGS, SGD의 전위는 파괴를 방지하기 위해서 기판과 동 전위 Vera로 승압한다. 또한, 소거 동작이 수행되는 셀에 인접한 셀의 제어 게이트 CG에는 충분히 낮은 전위, 예를 들면 0V를 공급한다. 그렇게 하면, 전위가 승압된 기판에 부유 게이트 FG의 전하가 방출되어, 결과적으로 데이터가 소거된다.

소거 동작이 수행되지 않는 셀들의 데이터의 경우, 이 셀들의 제어 게이트 CG의 전위를 플로팅으로 유지하여, 제어 게이트 CG와 기판의 용량 결합에 의해 제어 게이트 CG의 전위가 기판 전위까지 승압되므로 데이터의 소거가 억제된다.

이와 같이, 각 부유 게이트 FG의 양측에 두 개의 제어 게이트 CG를 각각 배치한 셀 구조의 메모리에 있어서, 데이터를 확실하게 소거할 수 있다.

도 27은 상기 제2 실시 형태에 따른 불휘발성 반도체 기억 장치로부터 데이터 판독을 행하는 경우에 관련된 각 부분에 각각 인가되는 전위 조합의 일례를 도시한다.

도 27에 있어서, 판독 동작시, 판독 동작이 수행되는 셀의 부유 게이트 FG에 인접하는 한 쌍의 제어 게이트 CG에는 판독 전압 Vw1이 공급된다. 판독 전압 Vwl은 기입 특성, 데이터 보유 특성, 셀 트랜지스터의 임계값 전압의 동작 범위 등을 고려하여 적절한 전위 레벨로 설정되는 것이 바람직하다. 만일 판독 전압이 Vwl=0V로 설정되면, 데이터가 판독되는 셀(타겟 셀)의 부유 게이트 FG에는 0V의 전위가 인가된다.

한편, 판독 타겟 셀의 제어 게이트 CG들에 대해 인접하여 위치한 제어 게이트 CG에는 전위 Vread가 인가된다. Vread는, 판독 타겟 셀에 접속되어 있는 비선택 셀의 영향을 제거하는, 판독 타겟 셀의 임계값 전압을 판정하기 위한 적절한 전위 레벨로 설정되어 있는 것이 바람직하다.

비트선 BL에는 래치 기능을 갖는 상술한 감지 증폭기 회로(31)가 접속되어, 감지 증폭기 회로(31)에 의해 판독 타겟 셀의 임계값 전압이 판정되고 판독 타겟 셀의 데이터가 감지된다. 기입 시에, 셀의 양측에 배치된 한 쌍의 제어 게이트 CG가 판독 전압 Vwl를 나타내게 되는 셀만 임계값 전압이 판정되고, 한 쌍의 제어 게이트 CG의 전위가 상기와 다른 조합을 나타내는 셀 모두는 기억된 데이터에 상관없이 온 상태로 유지된다.

본 발명은 상기 각 실시 형태에 한정되는 것이 아니고, 본 발명의 범주를 이탈하지 않는 한, 여러 가지 다른 방식으로 변형될 수 있다. 예를 들면, 도 15 또는 도 17을 참조하여 상술한 바와 같이, 복수의 메모리 셀을 직렬 접속하여 NAND형 메모리를 구현하고, 도 28에 도시한 바와 같은 방식으로 복수의 메모리 셀을 번갈아 접속하여 AND형 메모리를 구현한다.

도 28에 도시된 불휘발성 반도체 메모리에 있어서, 각 AND형 메모리 셀 유닛은 서브 비트선 SBBL 및 서브 소스선 SBSL을 갖고, 복수의 메모리 셀 MC은 상기 서브 비트선 SBBL과 서브 소스선 SBSL 사이에 병렬로 접속된다.

서브 비트선 SBBL은 선택 게이트 트랜지스터 SGT1를 경유하여 메인 비트선MBL에 접속된다. 서브 소스선 SBSL은 선택 게이트 트랜지스터 SGT2를 경유하여 메인 소스선 MSL에 접속된다.

당업자에 의해 추가적인 장점 및 변형들이 실시될 것이다. 따라서, 보다 넓은 관점에서의 본 발명은 여기 도시되고 설명된 특정한 상세나 대표적인 실시 형태에 한정되지 않는다. 따라서, 첨부된 청구항 및 그 등가물에 의해 정의된 바와 같은 전반적인 독창적 개념의 진의 또는 범주로부터 벗어나지 않는 한 다양한 변형이 실시될 수 있을 것이다.

이상, 설명한 바와 같이 본 발명에 따르면, 기입 전압의 저감할 수 있고, 또한 대용량으로 고속화가 실현될 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims

반도체 기판 상에 게이트 절연막을 개재하여 형성되며, 상기 반도체 기판 상의 제1 방향에 평행하고 상기 반도체 기판에 수직으로 연장하는 평면을 따라 절단된 단면을 갖고, 상기 게이트 절연막에 접하는 저면과 상기 저면의 양단부로부터 상측으로 연장하는 두 개의 사면을 갖는 부유 게이트와, 상기 부유 게이트의 상기 두 개의 사면 상에 형성된 게이트간 절연막에 접하는 한 쌍의 제어 게이트를 구비하는 메모리 셀

을 포함하고,

상기 부유 게이트는 상기 한 쌍의 제어 게이트와의 용량 결합에 의해 구동되는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 부유 게이트는 실질적으로 삼각형 단면을 갖는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 부유 게이트는 실질적으로 사다리꼴 단면을 갖는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 두 개의 사면이 실질적으로 직선인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 반도체 기판 표면으로부터의 소정의 높이에서의 접선(tangent)과 상기 반도체 기판 표면이 이루는 각도를 곡선 각각의 경사각으로 정의할 때, 상기 두 개의 사면은, 그 경사각이 상기 반도체 기판으로부터의 높이 함수로서 선형적으로 증가하는 곡선에 의해 각각 형성되는 불휘발성 반도체 기억 장치.
제5항에 있어서, 상기 경사각은 90도 이하인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어 게이트의 하부에 위치하고, 상기 부유 게이트의 하부에 위치하지 않는 상기 반도체 기판의 표면 영역에 형성되어 있는, 상기 반도체 기판과는 다른 도전형의 확산층을 더 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어 게이트의 하부 및 상기 부유 게이트의 하부에 위치하는 상기 반도체 기판의 모든 영역은 동일한 도전형의 반도체 영역인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 게이트간 절연막은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막 중 어느 하나인 단층막, 또는 다층막인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 게이트간 절연막은 상기 게이트 절연막보다 두꺼운 막 두께를 갖는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 게이트 절연막은 실리콘 질화막 단층, 또는 실리콘 질화물을 포함하는 다층 구조막인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 부유 게이트 및 상기 제어 게이트가 각각 다결정 실리콘막으로 형성되어 있는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어 게이트가 티탄, 또는 코발트, 또는 니켈의 살리사이드 구조인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어 게이트가 텅스텐, 또는 알루미늄, 또는 구리로 이루어지는 배선에 접속되어 있는 불휘발성 반도체 기억 장치.
각각 부유 게이트와 제어 게이트를 갖고 전기적 데이터의 재기입이 가능한 복수의 메모리 셀을 구비하는 메모리 셀 컬럼과,

상기 메모리 셀 컬럼의 일단에 접속된 제1 선택 트랜지스터와,

상기 제1 선택 트랜지스터의 타단에 접속된 비트선과,

상기 비트선에 접속된 래치 기능을 갖는 감지 증폭기 회로와,

상기 메모리 셀 열의 타단에 접속된 제2 선택 트랜지스터와,

상기 제2 선택 트랜지스터의 타단에 접속된 소스선과,

상기 소스선을 구동하는 소스선 구동 회로와,

상기 복수의 메모리 셀의 제어 게이트를 구동하는 제어 게이트 구동 회로

를 포함하고,

상기 복수의 메모리 셀의 상기 부유 게이트는 반도체 기판의 표면 상에서 제1 방향으로 주기적으로 배치되고, 각 부유 게이트는 상기 반도체 기판에 수직이고 상기 제1 방향과 평행하게 연장된 평면을 따라 절단한 단면을 갖고, 저면과 상기 저면의 양단부로부터 상측으로 연장하는 두 개의 사면을 가지며, 한 쌍의 제어 게이트가 상기 각 부유 게이트의 상기 두 개의 사면 상에 형성된 게이트간 절연막에 접하고 있는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 부유 게이트는 실질적으로 삼각형 단면을 갖는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 부유 게이트는 실질적으로 사다리꼴 단면을 갖는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 두 개의 사면이 실질적으로 직선인 불휘발성 반도체기억 장치.
제15항에 있어서, 상기 반도체 기판 표면으로부터의 소정의 높이에서의 접선(tangent)과 상기 반도체 기판 표면이 이루는 각도를 곡선 각각의 경사각으로 정의할 때, 상기 두 개의 사면은, 그 경사각이 상기 반도체 기판으로부터의 높이 함수로서 선형적으로 증가하는 곡선에 의해 각각 형성되는 불휘발성 반도체 기억 장치.
제19항에 있어서, 상기 경사각은 90도 이하인 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 부유 게이트들은 상기 반도체 기판에 형성된 트렌치에 매립된 절연체에 의해 전기적으로 절연되어 있는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 부유 게이트의 구조는,

F < Lfg < 2F - Tigi

로 정의되고, 상기 식에서 F는 상기 부유 게이트 혹은 상기 제어 게이트의 피치의 1/2이고, Lfg는 상기 부유 게이트의 게이트 길이이고, Tigi는 상기 게이트간 절연막의 막 두께인 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 제어 게이트의 하부에 위치하고 또한 상기 부유 게이트의 하부에 위치하지 않은 상기 반도체 기판의 표면 영역에 형성되어 있는, 상기 반도체 기판과는 다른 도전형의 확산층을 더 포함하는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 제어 게이트의 하부 및 상기 부유 게이트의 하부에 위치하는 상기 반도체 기판의 모든 영역은 동일한 도전형의 반도체 영역인 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 게이트간 절연막은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막 중 어느 하나인 단층막, 또는 다층막인 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 게이트간 절연막은 상기 게이트 절연막보다 두꺼운 막 두께를 갖는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 게이트 절연막은 실리콘 질화막 단층, 또는 실리콘 질화물을 포함하는 다층 구조막인 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 부유 게이트 및 상기 제어 게이트가 각각 다결정 실리콘막으로 형성되어 있는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 제어 게이트가 티탄, 또는 코발트, 또는 니켈의 살리사이드 구조인 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 제어 게이트가 텅스텐, 또는 알루미늄, 또는 구리로 이루어지는 배선에 접속되어 있는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 메모리 셀 컬럼에는 N개의 메모리 셀이 직렬로 접속되어 있고, 상기 제어 게이트는 (N+1)개 설치되어 있는 불휘발성 반도체 기억 장치.
제15항에 있어서, 상기 복수의 메모리 셀이 AND형을 형성하도록 배치되어 있는 불휘발성 반도체 기억 장치.
반도체 기판 상에 게이트 절연막을 개재하여 형성되고, 상기 반도체 기판의 동일 평면 상의 제1 방향으로 배치되며, 각각 상기 제1 방향에 평행하고 상기 반도체 기판에 수직으로 연장된 평면을 따라 절단한 단면을 갖고, 저면과 이 저면의 양단부로부터 상측으로 연장하는 두 개의 사면을 갖은 한 쌍의 부유 게이트와,

자기 정합 방식으로 상기 한 쌍의 부유 게이트 사이에 게이트간 절연막을 개재하여 매립 형성된 제어 게이트

를 포함하는 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 부유 게이트는 실질적으로 삼각형 단면을 갖는 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 부유 게이트는 실질적으로 사다리꼴 단면을 갖는 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 두 개의 사면이 실질적으로 직선인 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 반도체 기판 표면으로부터의 소정의 높이에서의 접선(tangent)과 상기 반도체 기판 표면이 이루는 각도를 곡선 각각의 경사각으로 정의할 때, 상기 두 개의 사면은, 그 경사각이 상기 반도체 기판으로부터의 높이 함수로서 선형적으로 증가하는 곡선에 의해 각각 형성되는 불휘발성 반도체 기억 장치.
제37항에 있어서, 상기 경사각은 90도 이하인 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 부유 게이트들은 상기 반도체 기판에 형성된 트렌치에 매립된 절연체에 의해 전기적으로 절연되어 있는 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 제어 게이트의 하부에 위치하고, 상기 부유 게이트의 하부에 위치하지 않는 상기 반도체 기판의 표면 영역에 형성되어 있는, 상기 반도체 기판과는 다른 도전형의 확산층을 더 포함하는 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 제어 게이트의 하부 및 상기 부유 게이트의 하부에 위치하는 상기 반도체 기판의 모든 영역은 동일한 도전형의 반도체 영역인 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 게이트간 절연막은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막 중 어느 하나인 단층막, 또는 다층막인 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 게이트간 절연막은 상기 게이트 절연막보다 두꺼운 막 두께를 갖는 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 게이트 절연막은 실리콘 질화막 단층, 또는 실리콘 질화물을 포함하는 다층 구조막인 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 부유 게이트 및 상기 제어 게이트가 각각 다결정 실리콘막으로 형성되어 있는 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 제어 게이트가 티탄, 또는 코발트, 또는 니켈의 살리사이드 구조인 불휘발성 반도체 기억 장치.
제33항에 있어서, 상기 제어 게이트가 텅스텐, 또는 알루미늄, 또는 구리로 이루어지는 배선에 접속되어 있는 불휘발성 반도체 기억 장치.