CN117636986A - 与型的快闪存储器、编程方法及抹除方法 - Google Patents

与型的快闪存储器、编程方法及抹除方法 Download PDF

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Abstract

本发明提供一种与型的快闪存储器、编程方法及抹除方法。本发明的与型的快闪存储器包括在源线与位线之间并联连接的多个存储单元。存储单元包括包含SiN层的电荷积蓄层作为栅极绝缘膜而构成。在编程时，在存储单元的电荷积蓄层中积蓄从通道FN隧穿的电子。在抹除时，将积蓄于存储单元的电荷积蓄层中的电子释放至通道。

Description

与型的快闪存储器、编程方法及抹除方法
技术领域
本发明涉及一种具有与型(AND型)存储单元阵列构造的快闪存储器、编程方法及抹除方法。
背景技术
图1的(A)表示现有的或非型(NOR)型快闪存储器的等效电路。各存储单元的源极/漏极连接于位线BL与源线SL(虚拟接地)之间，栅极连接于字线WL，而能够进行各存储单元的读取或编程。在NOR型快闪存储器中，由于无法将存储单元的栅极长度定标为小于100nm，故而存储单元的定标有限制。而且，在无法定标栅极长度的情况下，也无法定标读取动作时应获得读取电流的通道宽度。因此，存储单元尺寸大致到了极限。
图1的(B)是表示AND型快闪存储器的等效电路的图(非专利文献1)。在AND型快闪存储器中，在局部位线LBL与局部源线LSL之间并联连接多个存储单元，存储单元的各栅极连接于字线WL。局部位线LBL经由位线侧的选择晶体管而连接于位线BL，局部源线LSL经由源线侧的选择晶体管而连接于源线SL。在选择存储单元时，通过选择控制线SG1开启位线侧的选择晶体管，通过选择控制线SG2开启源线侧的选择晶体管。
[非专利文献1]“A0.24-um2 Cell Process with 0.18um Width Isolation and3-D Interpoly Dielectric Films for 1-Gb Flash Memories”,Takashi Kobayashi etal.,1997IEDM,p275-278
在现有的AND型快闪存储器中，在编程动作时，由于局部源线LSL浮置，故而不会产生编程的穿通的问题。但是在编程中，需要将由源极/漏极间的通道电流所产生的热电子注入浮置栅极，而且为了抹除而排除从浮置栅极FG朝向局部位线LBL的电子时，需要增大漏极与浮置栅极FG的重叠区域。因此，存在难以将单元尺寸微细化的课题。
发明内容
本发明的目的在于提供一种AND型的快闪存储器，谋求存储单元尺寸的微细化，实现高集成化。
本发明的AND型的快闪存储器包括存储单元阵列，所述存储单元阵列包括在源线与位线之间电性并联连接的多个存储单元，在所述存储单元阵列形成并排的细长的多个扩散区域，所述并联连接的多个存储单元分别包括栅极与电荷积蓄层，所述栅极配置于相向的扩散区域之间，所述电荷积蓄层作为栅极绝缘膜而能够积蓄电荷，所述电荷积蓄层包括至少三层以上的绝缘层。
本发明的编程方法是一种AND型的快闪存储器的编程方法，所述AND型的快闪存储器包括存储单元阵列，所述存储单元阵列包括在源线与位线之间电性并联连接的多个存储单元，在所述存储单元阵列形成并排的细长的多个扩散区域，所述并联连接的多个存储单元分别具有栅极与电荷积蓄层，所述栅极配置于相向的扩散区域之间，所述电荷积蓄层作为栅极绝缘膜而包括至少三层以上的绝缘层，对选择存储单元的栅极施加编程电压，对通道施加基准电压，由此将从通道隧穿的电荷积蓄于所述电荷积蓄层。本发明的抹除方法是一种AND型的快闪存储器的抹除方法，所述AND型的快闪存储器包括存储单元阵列，所述存储单元阵列包括在源线与位线之间电性并联连接的多个存储单元，在所述存储单元阵列形成并排的细长的多个扩散区域，所述并联连接的多个存储单元分别具有栅极与电荷积蓄层，所述栅极配置于相向的扩散区域之间，所述电荷积蓄层作为栅极绝缘膜而包括至少三层以上的绝缘层，对选择存储单元的栅极施加基准电压，对包括通道的阱施加抹除电压，由此通过隧穿将积蓄于所述电荷积蓄层中的电荷释放至通道。在某一形态中，选择包括并联连接的多个存储单元的区块，将所选择的区块的多个存储单元一次性抹除。
根据本发明，在AND型的存储单元阵列中，由于以存储单元具有能够积蓄电荷的包括至少三层以上的绝缘层的电荷积蓄层的方式构成，故而能够实现存储单元的微细化，且也能够简化制造工序。
附图说明
图1的(A)是NOR型快闪存储器的等效电路，图1的(B)是AND型快闪存储器的等效电路；
图2A是示意性地表示本发明的实施例的AND型存储单元阵列的构造的平面图；
图2B是本发明的实施例的AND型存储单元阵列的等效电路；
图3、图4、图5及图6分别是图2A的B-B线、A-A线、D-D线及E-E线的剖面图；
图7是表示图2A所示的存储单元阵列的其他接点例的平面图；
图8A是表示本发明的实施例的AND型快闪存储器的等效电路的图；
图8B是表示本发明的实施例的AND型快闪存储器的各部的动作电压的表格；
图9是表示本发明的实施例的AND型快闪存储器的制造工序的剖面图；
图10至图17是表示本发明的实施例的AND型快闪存储器的制造工序的剖面图及平面图；
图18是表示本发明的实施例的AND型快闪存储器的制造工序的剖面图；
图19是表示本发明的实施例的AND型快闪存储器的电性构造的区块图。
附图标号说明
10、34：P阱
12、13、58、70：N型扩散区域
14、42：电荷积蓄层
16：栅极
18：层间绝缘膜
20、21、44、64：P型扩散区域
22：绝缘膜
30：P型硅基板
32：N阱
40：绝缘体
46、66：栅极材料
48：掩模材料
50：侧壁
52：沟槽
54：绝缘层
56：绝缘区域
60：层间绝缘层
62：掩模
68：无栅极区域
100：快闪存储器
110：存储单元阵列
120：地址缓冲器
130：行选择/驱动电路
140：列选择电路
150：输入输出电路
160：读写控制部
BL：位线
BSEL1、BSEL2：位线侧的选择晶体管
CT：接点
FG：浮置栅极
LBL：局部位线
LSL：局部源线
MC：存储单元
SG、SG1、SG2、SG11、SG12、SG21、SG22：选择控制线
SL：源线
SSEL1、SSEL2：源线侧的选择晶体管
STI：浅槽隔离
WL：字线
具体实施方式
本发明涉及一种具有金属-氧化物-氮化物-氧化物-半导体(metal-oxide-nitride-oxide-semiconductor，MONOS)型或硅-氧化物-氮化物-氧化物-硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)型的AND型的存储单元阵列构造的快闪存储器，使用如下构造：通过福勒-诺德海姆(Fowler-Nordheim，FN)隧穿从通道捕获电荷至氮化硅膜(SiN)，或将电荷从氮化硅膜释放至通道。由此，消除了存储单元的从漏极向源极的穿通的问题，且将从漏极向栅极的重叠区域抑制为最小限，从而能够实现存储单元的微细化及制造工序的简化。
如图2A、图2B所示，位线BL与源线SL交替沿着列方向延伸，在其下层的字线WL、选择控制线SG1、选择控制线SG2沿着行方向延伸。源线SL经由接点CT而连接于源线侧的选择晶体管SSEL1、源线侧的选择晶体管SSEL2，位线BL经由接点CT而连接于位线侧的选择晶体管BSEL1、位线侧的选择晶体管BSEL2。
在源线侧的选择晶体管SSEL1及位线侧的选择晶体管BSEL1与源线侧的选择晶体管SSEL2及位线侧的选择晶体管BSEL2之间形成电性并联连接于源线SL与位线BL的多个存储单元MC，这些并联连接的多个存储单元构成一个区块。
行方向的源线侧的选择晶体管SSEL1及位线侧的选择晶体管BSEL1的各栅极共通地连接于所对应的选择控制线SG1，行方向的源线侧的选择晶体管SSEL2及位线侧的选择晶体管BSEL2的各栅极共通地连接于所对应的选择控制线SG2。而且，行方向的存储单元的各栅极连接于所对应的字线WL。
图2A的虚线表示的矩形区表示一个存储单元MC，其他矩形区表示源线侧的选择晶体管SSEL1、源线侧的选择晶体管SSEL2、位线侧的选择晶体管BSEL1、位线侧的选择晶体管BSEL2。
图3表示存储单元的剖面。在P型的硅基板内形成N阱，在N阱内形成P阱10。在P阱10的表面形成与源线SL及位线BL平行地延伸的N型的扩散区域12。源线侧的扩散区域12与位线侧的扩散区域12提供存储单元的源极/漏极。在P阱10的表面形成包括至少三层以上的绝缘层的电荷积蓄层14作为栅极绝缘膜。电荷积蓄层14例如具有ONO构造(SiO2/SiN/SiO2)，SiN积蓄从通道FN隧穿的电子。在电荷积蓄层14上形成包含导电性的多晶硅等的栅极16，栅极16电性连接于字线WL。
一个存储单元MC是包括扩散区域12、电荷积蓄层14、栅极16及电性连接于栅极16的WL配线而构成。为了将沿着行方向邻接的存储单元电性分离，在扩散区域12之间形成沿着列方向延伸的浅槽隔离STI。而且，浅槽隔离STI也同时将沿着行方向邻接的存储单元的电荷积蓄层14分离。但，如图5所示，电荷积蓄层14沿着列方向延伸，与沿着列方向邻接的存储单元共通。浅槽隔离STI例如为氧化硅区域。而且，在栅极16之间形成层间绝缘膜18。
图4表示源线侧的选择晶体管SSEL1与位线侧的选择晶体管BSEL1的剖面。在栅极16上配置电性连接的作为选择控制线的SG1配线，在选择晶体管SSEL1、选择晶体管BSEL1的栅极16的正下方，除了电荷积蓄层14以外，还形成厚的绝缘膜22。厚的绝缘膜22例如为氧化硅膜。而且，在厚的绝缘膜22的正下方形成P+的高杂质扩散区域20。形成扩散区域20以调整选择晶体管的阈值Vt。进而，在源线SL与位线BL的下方且厚的绝缘膜22的正下方形成P+的高杂质扩散区域21。扩散区域21增加与连接源线SL/位线BL的接点CT的N型的扩散区域之间的耐受电压，在开启选择晶体管SSEL1、选择晶体管BSEL1时，防止源线侧的扩散区域12与位线侧的扩散区域12导通。
图5表示存储单元的剖面。经由电荷积蓄层14而在P阱10的硅表面形成存储单元的栅极16，栅极16电性连接于所对应的字线WL。
图6表示选择晶体管的剖面。选择晶体管SSEL1的栅极16连接于选择控制线SG1。而且，选择晶体管SSEL1的其中一N型的扩散区域13电性连接于存储单元的扩散区域12，经由接点CT而在另一N型的扩散区域13电性连接源线SL。即，在形成选择晶体管SSEL1的区域未形成用来形成存储单元的源极/漏极的沿着列方向延伸的扩散区域12。如上所述，在选择晶体管的通道中，作为P+的高杂质扩散区域20，形成通道阻绝掺硼区域(P型硅基板的情况下)、或掺As区域(N型硅基板的情况下)。由此，能够调整选择晶体管的阈值电压(Vt)。
作为选择晶体管的栅极绝缘膜，而对电荷积蓄层14附加厚的绝缘膜22，由此，即便对选择晶体管的栅极施加高电压，也会防止电荷积蓄于选择晶体管的电荷积蓄层14中而选择晶体管的阈值Vt发生变动。但，厚的绝缘膜22并非必需，只要不对栅极施加如电荷积蓄于电荷积蓄层14中的高电压，那么就可以省略。此外，源线侧的选择晶体管SSEL2与位线侧的选择晶体管BSEL2也同样地构成。
选择晶体管SSEL1的朝向与存储单元MC的朝向相差90度，即，选择晶体管SSEL1将存储单元MC的源线侧的扩散区域12与源线SL选择性地连接/非连接。选择晶体管SSEL1在选择控制线SG1高于选择晶体管SSEL1的阈值Vt的情况下开启，将存储单元的扩散区域12电性连接于源线SL。选择晶体管SSEL2也与选择晶体管SSEL1同样地构成，而且，这里未图示的位线侧的选择晶体管BSEL1、位线侧的选择晶体管BSEL2也同样地构成。
在本实施例中，通过采用所述AND型单元构造，而不同于现有的AND型快闪存储器，能够同时进行选择控制线SG1、选择控制线SG2与字线WL的形成。而且，如图3所示，电荷积蓄层14在存储单元间分离，因此避免了电荷从一个存储单元向邻接的存储单元扩散，数据保持提高。
图7表示本实施例的AND型单元阵列构造的变形例。源线SL与位线BL的接触区域为锯齿状，所述布局对应于图1的(B)所示的等效电路。通过使用图7所示的布局，能够减少读取动作中从位线BL流向源线SL的单元电流依赖于字线WL的位置的情况。
参照图8A及图8B对本实施例的AND型快闪存储器的动作进行说明。本实施例的动作是利用SiN层与通道之间的电子隧穿的独特的动作。图8A例示包括两个区块的存储单元阵列的等效电路，例如，在区块1中，并联连接的n个存储单元并联连接于位线侧的选择晶体管与源线侧的选择晶体管之间，选择控制线SG11共通地连接于区块1的上端的选择晶体管的各栅极，选择控制线SG12共通地连接于下端的选择晶体管的各栅极，CG10、CG11、···、CG1n－1共通地连接于行方向的存储单元的各栅极。“CG”的含义与字线WL相同，为控制栅极。
假定选择连接于区块1的CG11的存储单元。与二维与非(Not-And，NAND)型快闪存储器同样，读取及编程以字线为单位(页面单位)进行，抹除以区块为单位进行。图8B表示在读取时、编程时、抹除时对所选择的区块1与非选择区块2的各部所施加的电压。
[读取动作]
在每个存储单元一位的情况下，对所选择的存储单元的CG施加约2V，对位线BL施加约0.6V，源线SL接地以用于读取。对其他未选择的CG施加-0.6～0V左右。对选择控制线SG11与选择控制线SG12施加高于选择晶体管的阈值Vt的电压。在连接于CG11的存储单元的阈值Vt低于VCG11(“1”单元)的情况下，单元电流从位线BL流向源线SL。另一方面，在连接于CG11的存储单元的阈值Vt高于VCG11(“0”单元)的情况下，电流未从位线BL流向源线SL。为了准确地读取存储单元的数据，存储单元的阈值Vt必须高于非选择的存储单元的CG偏压。
[编程动作]
在编程中，对所选择的CG11施加高电压(例如，～10V)，对非选择的CG施加中间电压(例如，～5V)。在“0”编程的情况下(将电子注入电荷积蓄层的情况下)，对位线BL施加0V。对源线SL也施加与位线BL相同的电压。在“1”编程的情况下(未将电子注入电荷积蓄层的禁止编程的情况下)，对位线BL施加正电压(例如，～1.6V)。对源线SL也施加与位线BL相同的电压。
在“0”编程中，选择控制线SG11、选择控制线SG12施加高于选择晶体管的阈值Vt(例如，～1V)的电压，开启选择晶体管，将位线BL电性连接于存储单元的扩散区域，对扩散区域施加0V。由此，将从通道隧穿的电子注入选择存储单元的电荷积蓄层14，而将电子积蓄于电荷积蓄层14中。由于对非选择存储单元的栅极施加不足以从通道隧穿的中间电压，故而未进行“0”编程。
在“1”编程中，由于对位线施加了正电压，故而通过选择控制线SG11、选择控制线SG12的高电压关闭选择晶体管，即存储单元的扩散区域成为浮置状态。如果对CG11施加高电压，那么扩散区域及通道的电位因耦合而自升压，通道与电荷积蓄层之间的电位差不会成为足以隧穿的大小。因此，选择存储单元或非选择存储单元不进行编程。
而且，对区块2的选择控制线SG21、选择控制线SG22施加0V，关闭选择晶体管，而使存储单元的扩散区域与源线SL/位线BL分离。
在某一实施方式中，电荷积蓄层14包括至少三层绝缘层。第一层是朝向硅表面的下部绝缘层(例如氧化物层)，第二层是为了进行数据识别而积蓄了电荷的SiN层，第三层是朝向栅极/字线WL的上部绝缘层(例如氧化物层)。下部绝缘层的有效的氧化物的厚度比上部绝缘层的有效氧化物的厚度更薄。也可以是相反的情况，在所述情况下，编程时与抹除时电荷向SiN层的流动不同。在下部绝缘层的有效氧化物的膜厚薄的情况下，在编程及抹除的过程中，电荷在硅表面与SiN层之间流动。另一方面，在两者的绝缘层体的厚度相反的情况下，在编程及抹除的过程中，电荷在SiN与栅极/字线WL之间流动。
作为具有代表性的例子，对最初的实例(下部绝缘层的厚度比上部绝缘层的厚度薄)进行说明。将位线BL接地后，会对连接于CG11的存储单元进行“0”编程(电子从通道注入SiN)。对位线BL施加正电压(～1.6V)后，源线侧与位线侧的两个扩散区域12和位线BL与源线SL分离。因此，扩散区域12与通道的区域这两者对CG11及其他CG施加高电压与中间电压，由此得以自升压，扩散区域12与CG11的电压差变小，在连接于CG11的存储单元中，不从基板向SiN注入电子。
[抹除动作]
在抹除的情况下，将所选择的区块(选择区块1)的存储单元同时抹除。形成于基板内的N阱与P阱这两个阱电性连接，在抹除的过程中，对P阱施加高电压(例如8V～14V)，所选择的区块内的全部CG接地，使位线BL与源线SL浮置。然后，将电子从SiN层向P阱隧穿，或将空穴从P阱注入存储单元的SiN层中而与电子再结合。由此，存储单元的阈值Vt相较于读取动作时对所选择的CG施加的读取电压有所降低。另一方面，在未选择的区块中，全部CG浮置。如果对P阱施加高电压，那么浮置的CG自升压，未选择的区块未发生抹除。此外，抹除优选以区块为单位进行，也可以字线为单位进行。
如上所述，在现有的AND型快闪存储器中，电荷积蓄层使用浮置栅极(FG)，与此相对，在本实施例中，使用介电质(SiN：氮化硅层)作为电荷积蓄层。在本实施例中，未使用浮置栅极，因此能够使用来制造存储单元的工序变得更简单。
在编程时，现有的AND型快闪存储器使用对浮置栅极的热电子注入，但在本实施例中，使用通过对栅极施加高电压而从通道与扩散区域隧穿至电荷积蓄层的电子。为了避免妨碍到未注入电子的单元(“1”编程单元)的编程，扩散区域为浮置状态，对未选择的字线WL施加中间电压，接着通道与扩散区域这两者自升压，字线WL与硅表面间的电压差减小，避免了“1”编程单元的电子对电荷积蓄层的注入。
参照图9至图18的(F)对用来制作本实施例的SONOS型的AND型快闪存储器的流程进行说明。如图2A所示，示出位线BL与源线SL通过AND型单元阵列的两端接触的流程。但，图7所示的接触为错列型的流程与通过两端实现接触的类型的流程相同。
如图9所示，最初在单元阵列区域的P型硅基板30内形成N阱32，在N阱32内形成P阱34。P阱34提供用来形成存储单元的区域。此外，也可以使用N型的硅基板，在所述情况下，两个阱的顺序变得相反。N阱32与P阱34电性连接，在抹除的过程中对两个阱32、阱34施加高电压。如图8B的表所示，在其他动作时两个阱32、阱34接地，P型硅基板30始终接地。
形成两个阱32、阱34后，在P阱34上形成用于选择晶体管(SSEL1、SSEL2、BSEL1、BSEL2)的绝缘体40。接着，如图10的(A)及图10的(B)所示，将绝缘体40图案化，以使绝缘体残留于形成选择晶体管的区域内。此外应注意，绝缘体40并非必需。
例如SiN层及包括绝缘膜的电荷积蓄层42沉积于P阱34上。然后，如图11的(A)～(E)所示，进行硼的离子注入，由此形成绝缘体40的正下方的深的P型的扩散区域44。如图11的(D)所示，栅极材料46与掩模材料48沉积于电荷积蓄层42上，以这些材料沿着列方向延伸的方式进行图案化。如图11的(E)所示，在图案化时蚀刻栅极材料46的区域，也可以同时也蚀刻电荷积蓄层42。由此，仅在各栅极材料46的正下方残存电荷积蓄层42，相对于沿着列方向延伸的各栅极材料46，使电荷积蓄层42分离。
接着，其他掩模材料(例如为氧化硅膜或氮化硅膜等，但这里未图示)沉积于整个面，对所述其他掩模材料进行各向异性蚀刻，如图12的(A)～(C)所示，在栅极材料46及掩模材料48形成侧壁50。
形成侧壁50后，如图13A所示，使用侧壁50与栅极材料46上的掩模材料48作为蚀刻用掩模，将露出的硅表面蚀刻。其后，蚀刻硅表面所形成的沟槽52提供浅槽隔离STI。
接着，绝缘层54(例如氧化硅膜等)整体沉积，然后如图13B所示，通过化学机械抛光(Chemical mechanical polishing，CMP)等将绝缘层54的上部平坦化。接着，如图14A所示，将经平坦化的绝缘层54回蚀至电荷积蓄层42附近。然后，如图14B所示，由例如残存于沟槽52内的绝缘层54在沟槽52内形成绝缘区域56。
接着，如图14B的(A)、图14B的(C)所示，将除了形成选择晶体管的区域以外的单元阵列区域的侧壁50去除后，注入N型杂质而形成存储单元的扩散区域58。如图14B的(B)所示，在选择晶体管的形成区域未形成扩散区域。
形成扩散区域58后，如图15的(A)～(C)所示，将层间绝缘层60沉积，通过CMP等将层间绝缘层60平坦化，露出栅极材料46。接着，使用如图15的(A)所示的经图案化的掩模62，在选择晶体管用的绝缘体40的区域内，通过蚀刻去除层间绝缘层60及侧壁50。
接着，使用相同的掩模62，在选择晶体管用的绝缘体40的区域内注入P型杂质，形成高浓度的P型扩散区域64。所述掩模也可以用于调整选择晶体管的阈值Vt。
去除掩模62后，如图16的(A)～(C)所示，将第二栅极材料66沉积，第二栅极材料66电性连接于第一栅极材料46。第二栅极材料66沉积后，如图17的(A)所示，以沿着行方向延伸的方式将第一栅极材料46及第二栅极材料66同时图案化。此时，如图17的(G)所示，也可以在第一栅极材料46及第二栅极材料66的图案化的同时也将电荷积蓄层42图案化。即，电荷积蓄层42仅残留于第一栅极材料46及第二栅极材料66的正下方，在除此以外的区域内，通过蚀刻去除电荷积蓄层42。由此，各WL及SG下的列方向的电荷积蓄层42分离。在使电荷积蓄层42仅残留于第一栅极材料46下的情况下，电荷积蓄层42相对于各单元而分离。由此，通过写入及抹除而积蓄于各单元内的电荷无法扩散至相邻的单元，数据保持特性进一步提高。
接着，如图17的(A)～(G)所示，形成字线WL/选择控制线SG与其行方向的空间68。将栅极图案化后，如图18的(A)～(F)所示，在选择晶体管的绝缘体40的区域70中注入高浓度地掺杂的N型杂质。区域70提供选择晶体管的源极/漏极。
接着，将层间绝缘层沉积，穿过层间绝缘层而形成接触孔。最后，如图5～图7所示，将金属材料沉积，将所述金属材料图案化，形成沿着列方向延伸的位线BL及源线SL。位线BL及源线SL电性连接于高浓度地掺杂的N型扩散区域70。
作为制作SONOS型的AND型快闪存储器的其他例子，可变更形成扩散区域58的时序，所述扩散区域58提供存储单元的源极/漏极。即，也可以在刚将可成为离子注入的掩模的第一栅极材料46图案化后注入N型杂质。而且，如图14A、图14B及图15的(A)～(C)所示，在注入P型的杂质之前，与图14A、图14B及图15的(A)～(C)时同样，以光致抗蚀剂掩蔽选择晶体管的区域。
图19是表示本实施例的AND型快闪存储器的主要的电性结构的区块图。快闪存储器100包括：存储单元阵列110，具有AND型的存储单元阵列构造；地址缓冲器120，保持从外部输入的地址等；行选择/驱动电路130，基于行地址选择字线等，并驱动所选择的字线等；列选择电路140，基于列地址选择位线或源线等；输入输出电路150，在与外部的主机装置等之间进行数据或指令等的收发；读写控制部160，读出在读取动作时从选择存储单元读取到的数据，或在编程动作时将用来写入选择存储单元的偏置电压施加至位线等，或在抹除动作时对P阱等施加抹除电压等。各部由能够收发地址、数据、控制信号等的内部总线等来连接，而且，虽然这里未图示，但包括用来生成各种偏置电压的电压生成电路等。
行选择/驱动电路130基于行地址选择字线WL，并以与动作相应的电压驱动选择字线WL及非选择字线。行选择/驱动电路130对字线WL(CG)、选择控制线(SG)施加如图8B所示的电压。
列选择电路140基于列地址选择位线BL及源线SL，对所选择的位线BL及源线SL施加与动作相应的电压，或设为浮置状态。
读写控制部160根据从外部的主机装置接收到的指令对读取、编程、抹除等动作进行控制。读写控制部160包括读出放大器或写入放大器等，读出放大器在读取动作时读出在连接于选择存储单元的位线BL与源线SL中流通的电流或电压，写入放大器在读取动作时对选择位线施加读取电压，或在编程动作时对选择位线或非选择位线施加电压，进而在抹除动作时将位线或源线设为浮置状态。
已对本发明的优选的实施方式进行了详细说明，但本发明并不限定于特定的实施方式，可在权利要求的范围所记载的本发明的要旨的范围内进行各种变形、变更。

Claims (20)

1.一种与型的快闪存储器，包括存储单元阵列，所述存储单元阵列包括在源线与位线之间电性并联连接的多个存储单元，其特征在于，
在所述存储单元阵列形成并排的细长的多个扩散区域，
所述并联连接的多个存储单元分别包括栅极与电荷积蓄层，所述栅极配置于相向的扩散区域之间，所述电荷积蓄层作为栅极绝缘膜而能够积蓄电荷，所述电荷积蓄层包括至少三层以上的绝缘层。
2.根据权利要求1所述的快闪存储器，其特征在于，所述电荷积蓄层包括用来积蓄电荷的氮化层。
3.根据权利要求2所述的快闪存储器，其特征在于，所述电荷积蓄层在上部绝缘层与下部绝缘层之间包括所述氮化层。
4.根据权利要求1所述的快闪存储器，其特征在于，所述电荷积蓄层相对于列方向或行方向的每个存储单元进行分离。
5.根据权利要求1所述的快闪存储器，其特征在于，所述电荷积蓄层相对于每个存储单元进行分离。
6.根据权利要求1所述的快闪存储器，其特征在于，在对选择存储单元的栅极施加编程电压时，所述电荷积蓄层积蓄从通道隧穿的电荷。
7.根据权利要求1所述的快闪存储器，其特征在于，在对选择存储单元的栅极施加基准电压，对阱区域施加抹除电压时，所述电荷积蓄层通过隧穿将所积蓄的电荷释放至通道，或使所积蓄的电子与从通道隧穿的空穴再结合。
8.根据权利要求1所述的快闪存储器，其特征在于，所述存储单元阵列还包括源线侧的选择晶体管与位线侧的选择晶体管，所述源线侧的选择晶体管用来将并联连接的n个存储单元的区块所共通的其中一扩散区域选择性地连接于源线，所述位线侧的选择晶体管用来将所述区块所共通的另一扩散区域选择性地连接于位线，
在开启了所述源线侧的选择晶体管时，所述区块的其中一扩散区域电性连接于源线，在开启了所述位线侧的选择晶体管时，所述区块的另一扩散区域电性连接于位线。
9.根据权利要求8所述的快闪存储器，其特征在于，所述源线侧的选择晶体管包括第一选择晶体管与第二选择晶体管，所述第一选择晶体管用来将所述区块的开端的存储单元的其中一扩散区域连接于源线，所述第二选择晶体管用来将最后的存储单元的其中一扩散区域连接于源线，
所述位线侧的选择晶体管包括第一选择晶体管与第二选择晶体管，所述第一选择晶体管用来将所述区块的开端的存储单元的另一扩散区域连接于位线，所述第二选择晶体管用来将最后的存储单元的另一扩散区域连接于位线，
所述源线侧的第一晶体管与所述位线侧的第一晶体管的各栅极共通地连接于所对应的第一选择控制线，
所述源线侧的第二晶体管与所述位线侧的第二晶体管的各栅极共通地连接于所对应的第二选择控制线。
10.根据权利要求9所述的快闪存储器，其特征在于，所述区块的n个存储单元的各栅极分别连接于沿着行方向在存储单元阵列上延伸的字线，所述第一选择控制线及所述第二选择控制线与字线平行地延伸。
11.根据权利要求8所述的快闪存储器，其特征在于，所述源线侧的选择晶体管的其中一扩散区域电性连接于存储单元的其中一扩散区域，另一扩散区域经由导电性接点构件而电性连接于源线，
所述位线侧的选择晶体管的其中一扩散区域与存储单元的另一扩散区域共通，另一扩散区域经由导电性接点构件而电性连接于位线。
12.根据权利要求11所述的快闪存储器，其特征在于，所述源线侧的选择晶体管包括作为栅极绝缘膜的电荷积蓄层与其他绝缘膜的叠层，所述位线侧的选择晶体管包括作为栅极绝缘膜的电荷积蓄层与其他绝缘膜的叠层。
13.根据权利要求8所述的快闪存储器，其特征在于，所述快闪存储器还包括编程控制部件，所述编程控制部件对存储单元的编程进行控制，
在所述编程控制部件禁止选择存储单元的编程的情况下，关闭第一选择晶体管及第二选择晶体管，使所述区块的其中一扩散区域与另一扩散区域浮置，对选择字线施加编程电压，对非选择字线施加中间电压。
14.根据权利要求8所述的快闪存储器，其特征在于，在编程控制部件对选择存储单元进行编程的情况下，开启第一选择晶体管及第二选择晶体管，使所述区块的其中一扩散区域与另一扩散区域电性连接于源线及位线，对选择字线施加编程电压，对非选择字线施加中间电压。
15.根据权利要求8所述的快闪存储器，其特征在于，所述快闪存储器还包括抹除控制部件，所述抹除控制部件对存储单元的抹除进行控制，
在所述抹除控制部件一次性抹除所述区块的存储单元的情况下，对所述区块的各存储单元的栅极施加基准电压，使第一选择晶体管及第二选择晶体管浮置，对包括通道的阱区域施加抹除电压。
16.一种编程方法，为与型的快闪存储器的编程方法，所述与型的快闪存储器包括存储单元阵列，所述存储单元阵列包括在源线与位线之间电性并联连接的多个存储单元，其特征在于，
在所述存储单元阵列形成并排的细长的多个扩散区域，
所述并联连接的多个存储单元分别具有栅极与电荷积蓄层，所述栅极配置于相向的扩散区域之间，所述电荷积蓄层作为栅极绝缘膜而包括至少三层以上的绝缘层，
对选择存储单元的栅极施加编程电压，对通道施加基准电压，由此将从通道隧穿的电荷积蓄于所述电荷积蓄层。
17.根据权利要求16所述的编程方法，其特征在于，将并联连接的选择存储单元及非选择存储单元的共通的扩散区域设为浮置状态，通过对选择存储单元及非选择存储单元的各栅极施加的电压使所述选择存储单元的扩散区域及通道自升压，而禁止选择存储单元的编程。
18.根据权利要求16所述的编程方法，其特征在于，对并联连接的选择存储单元及非选择存储单元的共通的扩散区域施加基准电压，对选择存储单元的栅极施加编程电压，对非选择存储单元施加中间电压，由此进行选择存储单元的编程。
19.一种抹除方法，为与型的快闪存储器的抹除方法，与型的快闪存储器包括存储单元阵列，所述存储单元阵列包括在源线与位线之间电性并联连接的多个存储单元，其特征在于，
在所述存储单元阵列形成并排的细长的多个扩散区域，
所述并联连接的多个存储单元分别具有栅极与电荷积蓄层，所述栅极配置于相向的扩散区域之间，所述电荷积蓄层作为栅极绝缘膜而包括至少三层以上的绝缘层，
对选择存储单元的栅极施加基准电压，对包括通道的阱施加抹除电压，由此通过隧穿将积蓄于所述电荷积蓄层中的电荷释放至通道。
20.根据权利要求19所述的抹除方法，其特征在于，选择包括并联连接的多个存储单元的区块，将所选择的区块的多个存储单元一次性抹除。
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