KR100576198B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR100576198B1
KR100576198B1 KR1020040046433A KR20040046433A KR100576198B1 KR 100576198 B1 KR100576198 B1 KR 100576198B1 KR 1020040046433 A KR1020040046433 A KR 1020040046433A KR 20040046433 A KR20040046433 A KR 20040046433A KR 100576198 B1 KR100576198 B1 KR 100576198B1
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Abstract

메모리 셀과 메모리 셀 선택용의 트랜지스터를 갖고, 메모리 셀은 반도체 기판(11) 상에 제1 게이트 절연막(12)을 개재하여 형성된 부유 게이트(13:FG)와, 부유 게이트의 양측에 위치하는 기판 내에 형성된 소스 또는 드레인 영역인 한쌍의 제1 확산층(14)과, 부유 게이트의 양측에 형성되며, 부유 게이트를 구동하는 제1, 제2 제어 게이트(16:CG)와, 제1, 제2 제어 게이트와 부유 게이트 사이에 형성된 게이트간 절연막(15)을 갖는다. 메모리 셀 선택용의 트랜지스터는, 기판 상에 제2 게이트 절연막(18)을 개재하여 형성된 선택 게이트(19:SG)와, 선택 게이트의 양측에 위치하는 기판 내에 형성되며, 한쪽이 상기 한쌍의 제1 확산층의 한쪽과 접속된 소스 또는 드레인 영역인 한쌍의 제2 확산층(20)을 갖는다.
부유 게이트, 트랜지스터, 메모리 셀, 제어 게이트, 선택 게이트, 확산층

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 불휘발성 반도체 기억 장치의 일례를 도시하는 평면도.
도 2는 도 1의 단면도.
도 3은 도 2와는 다른 도 1의 단면도.
도 4는 도 1의 등가 회로도.
도 5는 제1 실시예에 따른 불휘발성 반도체 기억 장치에서의 셀 어레이의 일부의 구성을 도시하는 평면도.
도 6은 도 5의 단면도.
도 7은 도 6과는 다른 도 5의 단면도.
도 8은 도 5 및 도 6과는 다른 도 1의 도 5의 단면도.
도 9는 제1 실시예의 셀의 등가 회로도.
도 10의 (a) 및 도 10의 (b)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 최초의 공정을 도시하는 단면도.
도 11의 (a) 및 도 11의 (b)는 도 10의 (a) 및 도 10의 (b)에 계속되는 공정을 도시하는 단면도.
도 12의 (a) 및 도 12의 (b)는 도 11의 (a) 및 도 11의 (b)에 계속되는 공정을 도시하는 단면도.
도 13의 (a) 및 도 13의 (b)는 도 12의 (a) 및 도 12의 (b)에 계속되는 공정을 도시하는 단면도.
도 14의 (a) 및 도 14의 (b)는 도 13의 (a) 및 도 13의 (b)에 계속되는 공정을 도시하는 단면도.
도 15의 (a) 및 도 15의 (b)는 도 14의 (a) 및 도 14의 (b)에 계속되는 공정을 도시하는 단면도.
도 16의 (a) 및 도 16의 (b)는 도 15의 (a) 및 도 15의 (b)에 계속되는 공정을 도시하는 단면도.
도 17의 (a) 및 도 17의 (b)는 도 16의 (a) 및 도 16의 (b)에 계속되는 공정을 도시하는 단면도.
도 18의 (a) 및 도 18의 (b)는 도 17의 (a) 및 도 17의 (b)에 계속되는 공정을 도시하는 단면도.
도 19의 (a) 및 도 19의 (b)는 도 18의 (a) 및 도 18의 (b)에 계속되는 공정을 도시하는 단면도.
도 20은 제2 실시예에 따른 불휘발성 반도체 기억 장치에서의 셀 어레이의 일부의 구성을 도시하는 단면도.
도 21의 (a) 및 도 21의 (b)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 최초의 공정을 도시하는 단면도.
도 22의 (a) 및 도 22의 (b)는 도 21의 (a) 및 도 21의 (b)에 계속되는 공정을 도시하는 단면도.
도 23의 (a) 및 도 23의 (b)는 도 22의 (a) 및 도 22의 (b)에 계속되는 공정을 도시하는 단면도.
도 24는 제3 실시예에 따른 불휘발성 반도체 기억 장치에서의 셀 어레이의 일부의 구성을 도시하는 단면도.
도 25의 (a) 및 도 25의 (b)는 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 도중의 공정을 도시하는 단면도.
도 26의 (a) 및 도 26의 (b)는 도 25의 (a) 및 도 25의 (b)에 계속되는 공정을 도시하는 단면도.
도 27의 (a) 및 도 27의 (b)는 도 26의 (a) 및 도 26의 (b)에 계속되는 공정을 도시하는 단면도.
도 28의 (a) 및 도 28의 (b)는 도 27의 (a) 및 도 27의 (b)에 계속되는 공정을 도시하는 단면도.
도 29의 (a) 및 도 29의 (b)는 도 28의 (a) 및 도 28의 (b)에 계속되는 공정을 도시하는 단면도.
도 30의 (a) 및 도 30의 (b)는 도 29의 (a) 및 도 29의 (b)에 계속되는 공정을 도시하는 단면도.
도 31은 제4 실시예에 따른 불휘발성 반도체 기억 장치의 패턴 평면도.
도 32의 (a)∼도 32의 (d)는 도 31의 다른 단면을 도시하는 단면도.
도 33의 (a)∼도 33의 (d)는 제4 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 최초의 공정을 도시하는 단면도.
도 34의 (a)∼도 34의 (d)는 도 33의 (a)∼도 33의 (d)에 계속되는 공정을 도시하는 단면도.
도 35의 (a)∼도 35의 (d)는 도 34의 (a)∼도 34의 (d)에 계속되는 공정을 도시하는 단면도.
도 36의 (a)∼도 36의 (d)는 도 35의 (a)∼도 35의 (d)에 계속되는 공정을 도시하는 단면도.
도 37의 (a)∼도 37의 (d)는 도 36의 (a)∼도 36의 (d)에 계속되는 공정을 도시하는 단면도.
도 38의 (a)∼도 38의 (d)는 도 37의 (a)∼도 37의 (d)에 계속되는 공정을 도시하는 단면도.
도 39의 (a)∼도 39의 (d)는 도 38의 (a)∼도 38의 (d)에 계속되는 공정을 도시하는 단면도.
도 40의 (a)∼도 40의 (d)는 도 39의 (a)∼도 39의 (d)에 계속되는 공정을 도시하는 단면도.
도 41의 (a)∼도 41의 (d)는 도 40의 (a)∼도 40의 (d)에 계속되는 공정을 도시하는 단면도.
도 42의 (a)∼도 42의 (d)는 도 41의 (a)∼도 41의 (d)에 계속되는 공정을 도시하는 단면도.
도 43의 (a)∼도 43의 (d)는 도 42의 (a)∼도 42의 (d)에 계속되는 공정을 도시하는 단면도.
도 44의 (a)∼도 44의 (d)는 도 43의 (a)∼도 43의 (d)에 계속되는 공정을 도시하는 단면도.
도 45의 (a)∼도 45의 (d)는 도 44의 (a)∼도 44의 (d)에 계속되는 공정을 도시하는 단면도.
도 46은 제5 실시예에 따른 불휘발성 반도체 기억 장치의 패턴 평면도.
도 47의 (a)∼도 47의 (d)는 도 46의 다른 단면을 도시하는 단면도.
도 48의 (a)∼도 48의 (d)는 제5 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 최초의 공정을 도시하는 단면도.
도 49의 (a)∼도 49의 (d)는 도 48의 (a)∼도 48의 (d)에 계속되는 공정을 도시하는 단면도.
도 50의 (a)∼도 50의 (d)는 도 49의 (a)∼도 49의 (d)에 계속되는 공정을 도시하는 단면도.
도 51의 (a)∼도 51의 (d)는 도 50의 (a)∼도 50의 (d)에 계속되는 공정을 도시하는 단면도.
도 52의 (a)∼도 52의 (d)는 도 51의 (a)∼도 51의 (d)에 계속되는 공정을 도시하는 단면도.
도 53의 (a)∼도 53의 (d)는 도 52의 (a)∼도 52의 (d)에 계속되는 공정을 도시하는 단면도.
도 54의 (a)∼도 54의 (d)는 도 53의 (a)∼도 53의 (d)에 계속되는 공정을 도시하는 단면도.
도 55의 (a)∼도 55의 (d)는 도 54의 (a)∼도 54의 (d)에 계속되는 공정을 도시하는 단면도.
도 56의 (a)∼도 56의 (d)는 도 55의 (a)∼도 55의 (d)에 계속되는 공정을 도시하는 단면도.
도 57의 (a)∼도 57의 (d)는 도 56의 (a)∼도 56의 (d)에 계속되는 공정을 도시하는 단면도.
도 58의 (a)∼도 58의 (d)는 도 57의 (a)∼도 57의 (d)에 계속되는 공정을 도시하는 단면도.
도 59의 (a)∼도 59의 (d)는 도 58의 (a)∼도 58의 (d)에 계속되는 공정을 도시하는 단면도.
도 60은 종래의 NAND형 EEPROM을 도시하는 회로도.
도 61은 도 60에 도시한 메모리 셀에 데이터(data)를 기입하는 경우의 전위의 일례를 도시하는 도면.
도 62는 제1 내지 제5 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 회로도.
도 63은 도 62의 회로의 개략적인 단면과 함께 데이터 기입을 행하는 경우에 각 부에 인가되는 전위의 일례를 도시하는 도면.
도 64는 도 62에 도시한 셀에 데이터를 기입하는 경우의 전위 설정의 일례를 도시하는 등가 회로도.
도 65는 도 62에 도시한 셀에 데이터를 기입하는 경우의 전위 설정의 다른 예를 도시하는 등가 회로도.
도 66은 도 65에 도시한 전위 설정을 이용한 데이터의 기입의 예를 도시하는 도면.
도 67은 제1 내지 제5 실시예에 따른 불휘발성 반도체 기억 장치에서 데이터 소거를 행하는 경우에 각 부에 인가되는 전위의 일례를 도시하는 도면.
도 68은 제1 내지 제5 실시예에 따른 불휘발성 반도체 기억 장치에서 데이터 판독 시에 각 부에 인가되는 전위의 일례를 도시하는 도면.
도 69는 제1 내지 제5 실시예에 따른 불휘발성 반도체 기억 장치에서 데이터 판독 시에 각 부에 인가되는 전위의 다른 예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
12, 18 : 게이트 절연막
13 : 부유 게이트
14, 20 : 확산층
16 : 제어 게이트
19 : 선택 게이트
22 : 스페이서
31 : 마스크층
34 : 에어 갭
35 : 층간 절연막
본 발명은 부유 게이트를 갖는 불휘발성 반도체 기억 장치에 관한 것이다.
도1 내지 도 3은, 종래의 STI(Shallow Trench Isolation)를 이용한 NAND형 EEPROM을 도시하고 있다. 도 1은 평면도이고, 도 2 및 도 3은 각각 도 1의 단면도이다.
도 2에 도시한 바와 같이, 실리콘 기판(Si-sub) 상에 터널 절연막으로서의 게이트 절연막 GI가 형성되고, 그 위에 부유 게이트 FG가 형성되어 있다. 부유 게이트 FG는 인접하는 셀 사이에서 절단되어, 전기적으로 절연되어 있다. 이 부유 게이트 FG를 절단하는 구조를 슬릿(slit)이라고 한다. 슬릿 내의 부유 게이트 FG의 측벽 및 부유 게이트 FG 상부는 게이트간 절연막 IGI로 피복되어 있다. 터널 절연막 및 게이트간 절연막으로 부유 게이트 FG를 피복함으로써, 부유 게이트 FG에 장기간 전하를 유지하는 것이 가능하게 된다.
게이트간 절연막 상에 제어 게이트 CG가 형성되어 있다. 제어 게이트 CG는, 통상 다수의 셀 트랜지스터에서 공유되며, 동시에 다수의 셀 트랜지스터를 구동하는 기능을 갖고, 워드선 WL로 표기한다.
도 3에 도시한 단면 방향은, 통상 비트선 BL 방향으로 표기된다. 비트선 BL 방향에서는, 스택 게이트 구조가 기판 상에 배열된 구조로 된다. 각 셀 트랜지스터는, 레지스트 혹은 가공 마스크층을 이용하여 자기 정합적으로 가공된다. 선택 게이트(메모리 셀 선택용의 트랜지스터)를 통해 복수의 셀이 직렬 접속되는 NAND형 메모리에서는, 인접하는 셀간에서 각각의 소스와 드레인이 공유되어, 셀 면적의 축소가 도모되어 있다. 각 워드선 WL의 상호간은 미세 가공의 최소 치수로 가공되어 있다.
부유 게이트 FG에의 전자의 주입은, 제어 게이트 CG에 높은 기입 전위를 공급하고, 기판을 접지에 접지함으로써 행해진다. 셀 트랜지스터의 미세화에 수반하여 인접 셀간 및 부유 게이트 FG와 주변 구조와의 기생 용량이 증대되고 있다. 이 때문에, 셀 트랜지스터의 기입 전압은, 기입 속도의 고속화를 도모하기 위해 고전압화하는 경향에 있다. 기입 전압의 고전압화를 위해서는, 제어 게이트 CG간의 절연 내압의 확보 및, 워드선 구동 회로의 고내압화가 필요하다. 이 때문에, 메모리 소자의 고밀도화 및 고속화에 있어서 큰 문제가 된다.
도 3의 구조로부터 기입 시의 전위를 개산한다. 제어 게이트 CG와 부유 게이트 FG 사이, 및 부유 게이트 FG와 기판 사이에는, 각각 게이트 절연막, 터널 절연막을 사이에 둔 캐패시터로 간주할 수 있다. 이 때문에, 제어 게이트 CG로부터 본 메모리 셀은 2개의 캐패시터가 직렬로 접속된 구조와 등가이다.
도 4는 제어 게이트 CG와 부유 게이트 FG 사이의 캐패시터 용량을 Cip, 부유 게이트 FG와 기판 사이의 캐패시터 용량을 Ctox로 한 경우의 셀 1개분의 등가 회로를 도시하고 있다. 제어 게이트 CG에 기입용 고전위(Vpgm=Vcg)를 공급하였을 때의 부유 게이트 FG의 전위 Vfg는, Cip와 Ctox와의 용량 결합에 의해 결정되며, 다음 식으로 개산된다.
Vfg=Cr×(Vcg-Vt+Vt0)
Cr=Cip/(Cip+Ctox)
상기 식에서, Vt는 셀 트랜지스터의 임계값 전압, Vt0은 부유 게이트 FG에 전하가 전혀 들어가 있지 않은 경우의 임계값 전압(중성 임계값 전압)을 나타내고 있다.
부유 게이트 FG의 전위 Vfg가 클수록 터널 절연막에는 고전계가 걸려, 부유 게이트 FG에의 전자의 주입이 발생하기 쉬워진다. 상기 식으로부터, Vcg를 일정하게 한 경우에 있어서, Vfg를 크게 하기 위해서는, 용량비(Cr)를 크게 하면 되는 것을 알 수 있다. 즉, 기입 전위를 저감하기 위해서는, Cip를 Ctox에 대하여 크게 하는 것이 필요하다.
캐패시터의 용량은, 전극간에 설치된 박막의 유전율 및 대향 전극의 면적에 비례하고, 대향 전극간의 거리에 반비례한다. 기입/소거를 위해 전하를 통과시키는 터널 절연막에 누설 전류가 흐르면 기입/소거를 저해한다. 이 때문에, Cip를 증대시키기 위해서는 통상, 게이트 절연막과 부유 게이트 FG, 제어 게이트 CG와의 접촉 면적을 증대시키는 방법이 이용되고 있다. 예를 들면, 슬릿 폭을 억제하여 부유 게이트 FG 상면의 폭(도 2에서의 치수 la)을 크게 한다. 혹은, 부유 게이트 FG의 막 두께를 두껍게 하여 부유 게이트 FG의 측벽의 길이(도 2에서의 치수 lb)를 신장시키는 기술이 개발되어 있다.
그러나, 그 결과, 게이트나 배선재와 비교하여 슬릿 가공 치수를 극단적으로 미세화할 필요가 있고, 또한, 부유 게이트 FG의 후막화에 의해 게이트의 가공 난이도가 증대된다. 또한, 미세화에 수반하여, 워드선 WL의 상호간에서 대향하는 FG- FG간의 기생 용량이 증대된다. 이와 같이, 용량비를 유지하는 것은 셀 트랜지스터의 미세화에 대하여 큰 저해 요인이 되어 왔다.
따라서, 부유 게이트 FG나 제어 게이트 CG의 구성을 변화시킴으로써, 기입 전압을 저전압화하는 기술이 생각되고 있다.
예를 들면, 일본 특개평11-145429호 공보에는, 부스터 플레이트와 부유 게이트 사이의 용량을 증대시켜, 저전압으로 기입/소거/판독 동작이 가능한 NAND형 EEPROM이 개발되어 있다.
또한, 일본 특개2002-217318호 공보에 기재되어 있는 바와 같이, 부유 게이트와 제어 게이트와의 커플링비를 크게 하여, 기입 전압을 저감시켜, 소자의 미세화를 도모한 불휘발성 기억 소자가 개발되어 있다.
또한, 일본 특개2002-50703호 공보에 기재되어 있는 바와 같이, 제어 게이트의 양 측벽에 부유 게이트를 형성하고, 기입, 소거, 판독 특성을 향상시킨 MOSFET를 기억 소자로 하는 불휘발성 반도체 기억 장치가 개발되어 있다.
또한, 2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology에 기재된 바와 같이, 부유 게이트에 인접하여 어시스트 게이트를 배치한 AG-AND 메모리 셀이 개발되어 있다.
그러나, 상기한 어느 것의 종래 기술에서도, 제어 게이트와 부유 게이트 사이의 용량을 증대하는 것이 곤란하기 때문에, 기입 전압을 저감하여 고집적화 및 고속화를 도모하는 것은 곤란하다.
또한, 종래에는, 메모리 셀 선택용의 트랜지스터는 메모리 셀과 동시에 가공된다. 이 때문에, 메모리 셀 선택용의 트랜지스터의 게이트 절연막 및 소스, 드레인 확산층을, 셀 트랜지스터의 게이트 절연막 및 소스, 드레인 확산층과 구별하여 만들 수 없다. 이 결과, 채널 이온 주입 시의 농도 조건이나 게이트 절연막의 막 두께 등에 의존하여, 메모리 셀 선택용의 트랜지스터의 특성, 예를 들면 기입, 판독 시에서의 컷 오프 특성이 서로 다르다고 하는 문제가 있다.
본 발명의 일 양태에 따르면, 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트의 양측에 위치하는 상기 기판 내에 형성된 소스 또는 드레인 영역인 한쌍의 제1 확산층과, 상기 부유 게이트의 양측에 형성되며, 상기 부유 게이트를 구동하는 제1, 제2 제어 게이트와, 적어도 상기 제1, 제2 제어 게이트와 상기 부유 게이트 사이에 형성된 게이트간 절연막을 갖는 메모리 셀과, 상기 기판 상에 제2 게이트 절연막을 개재하여 형성된 선택 게이트와, 상기 선택 게이트의 양측에 위치하는 상기 기판 내에 형성되며, 한쪽이 상기 한쌍의 제1 확산층의 한쪽에 전기적으로 접속되고, 소스 또는 드레인 영역인 한쌍의 제2 확산층을 갖는 메모리 셀 선택용의 트랜지스터를 갖는 불휘발성 반도체 기억 장치가 제공되어 있다.
<실시예>
이하, 본 발명을 실시 형태에 의해 설명한다.
(제1 실시예)
도 5 내지 도 8은, 제1 실시예에 따른 불휘발성 반도체 기억 장치에서의 셀 어레이의 일부의 구성을 도시하고 있다. 도 5는 셀 어레이의 평면도이고, 도 6 내지 도 8은 도 5의 다른 단면을 도시하는 단면도이다.
제1 실시예에 따른 셀 어레이는, 직렬 접속되어 메모리 셀 열을 구성하는 복수의 메모리 셀과, 메모리 셀 열에 접속된 메모리 셀 선택용의 트랜지스터로 구성되어 있다.
각 메모리 셀에는, 실리콘 반도체 기판(11) 상에 게이트 절연막(12)을 개재하여 형성된 부유 게이트(13)(FG)와, 부유 게이트(13)의 양측에 위치하는 기판(11) 내에 형성된 소스 또는 드레인 영역으로서의 한쌍의 확산층(14)과, 부유 게이트(13)의 양측에 게이트간 절연막(15)을 개재하여 형성된 제1, 제2 제어 게이트(CG)(16)가 설치되어 있다. 상기 게이트간 절연막(15)은, 제1, 제2 제어 게이트(16)와 한쌍의 확산층(14) 사이의 위치까지 연장되어 형성되어 있다. 또한, 게이트 절연막(12)은, 제1, 제2 제어 게이트(16)와 한쌍의 각 확산층(14) 사이에서 게이트간 절연막(15)의 하부에 위치하도록 연장되어 형성되어 있다. 또한 제1, 제2 제어 게이트(16) 상에는 금속 살리사이드층(17)이 형성되어 있다.
메모리 셀 선택용의 트랜지스터에서는, 실리콘 반도체 기판(11) 상에, 상기 게이트 절연막(12)은 다른 게이트 절연막(18)을 개재하여 형성된 선택 게이트(SG)(19)와, 선택 게이트(19)의 양측에 위치하는 기판(11) 내에 형성된 소스 또는 드레인 영역으로서의 한쌍의 확산층(20)이 형성되어 있다. 그리고, 상기 한 쌍의 확산층(20) 중, 메모리 셀측의 확산층(20)은 메모리 셀측의 소스 또는 드레인 영역으로서의 한쪽의 확산층(14)과 전기적으로 접속되어, 일체화되어 있다. 또한, 상기 한쌍의 확산층(20)의 표면 상 및 선택 게이트(19) 상에는 각각 금속 살리사이드층(21)이 형성되어 있다. 상기 선택 게이트(19)의 측벽 상 및 선택 게이트(19)와 인접하는 제어 게이트(16)의 측벽 상에는 절연물로 이루어지는 스페이서(22)가 형성되어 있다. 이 스페이서(22)는 단일층의 절연막으로 구성해도 되고, 혹은 복수층의 절연막으로 구성해도 된다.
도 7 및 도 8에 도시한 바와 같이, 기판(11)에는, 상기 확산층(14, 20)의 배열 방향과 평행하도록 연장된 소자 분리용(STI)의 얕은 홈(23)이 형성되며, 이 홈(23) 내에 소자 분리용의 절연막(24)이 매립됨으로써, 복수의 메모리 셀 열이 서로 분리된다.
종래의 셀은, 1개의 제어 게이트에 의해 1개의 부유 게이트를 구동하였다. 이에 대하여, 제1 실시예에서의 메모리 셀에서는, 부유 게이트(13)는 그 양측에 위치하는 2개의 제어 게이트(16)에 의해 구동된다.
도 9는 제1 실시예의 셀의 등가 회로를 도시하고 있다. 여기서, Cip는 2개의 제어 게이트 CG와 부유 게이트 FG 사이의 용량, Cip_ext는 2개의 제어 게이트 CG와 기판 사이의 용량, Ctox는 부유 게이트 FG와 기판 사이의 용량이다. 이 등가 회로에서, 1개의 부유 게이트 FG에 인접하는 2개의 제어 게이트 CG가 동일 전위(Vcg)인 것으로 하면, 부유 게이트의 전위 Vfg를 결정하는 용량비(Cr)는, 다음 식으로 개산된다.
Cr=Cip/(Cip+Ctox)
=(2·εip·W·Tfg/Tip)/((2·εip·W·Tfg/Tip)+εtox·W·L/Ttox)
여기서, εip는 게이트간 절연막의 유전율, εtox는 게이트 절연막의 유전율, W는 셀 트랜지스터의 채널 폭, L은 셀 트랜지스터의 게이트 길이, Tfg는 부유 게이트 FG의 막 두께, Ttox는 게이트 절연막의 막 두께, Tip는 게이트간 절연막의 막 두께이다.
상기 식으로부터, 본 실시예의 셀 트랜지스터는, 최소 가공 치수로 되어야 할 트랜지스터의 채널 폭이나 게이트 길이를 변화시키지 않아도, 부유 게이트의 막 두께 Tfg를 크게 함으로써, Cr을 크게 할 수 있는 것을 알 수 있다. 이것은, 셀을 미세화해도, 용량비를 개선할 수 있는 것을 의미한다.
또한, 도 6에 도시한 바와 같이, 부유 게이트(13) 상호간의 스페이스는, 제어 게이트(16)에 의해 거의 완전하게 매립되어 있다. 이 때문에, 종래의 셀에서 문제가 되었던 워드선 WL 방향에 인접하는 부유 게이트 상호간의 결합 용량, 및, 셀 트랜지스터의 소스/드레인 영역이 형성되는 기판과 부유 게이트와의 프린지 용량의 2개의 기생 용량이 거의 차폐되어 있다.
이상으로부터, 제1 실시예의 셀은, 기생 용량의 증가를 고려하지 않고, 부유 게이트의 막 두께를 두껍게 함으로써, 용량비를 확보할 수 있다. 그 결과, 셀 트랜지스터의 게이트 길이나, 채널 폭 등을 미세화해도 용량비를 증대시킬 수 있다. 또한, 용량비를 증대할 수 있기 때문에, 기입 전압을 저감화할 수 있다. 따라서, 제1 실시예에 따르면, 셀의 미세화와 기입 전압의 저감화를 동시에 만족시킬 수 있 다.
또한, 메모리 셀을 선택하는 선택용의 트랜지스터의 게이트 절연막(18)으로서, 셀측의 게이트 절연막(12)과는 다른 게이트 절연막이 이용되고 있다. 이 때문에, 게이트 절연막(18)의 막 두께를 셀측의 게이트 절연막(12)과는 독립적으로 조정할 수 있다. 또한, 메모리 셀을 선택하는 선택용의 트랜지스터의 소스 또는 드레인 영역인 확산층(20)은, 셀측의 소스 또는 드레인 영역인 확산층(14)과는 다르다. 이 때문에, 확산층(20)을 형성할 때의 이온 주입량을 셀측의 확산층(14)과는 독립적으로 조정할 수 있다. 이 결과, 선택용의 트랜지스터의 특성, 예를 들면 기입, 판독 시에 있어서의 컷 오프 특성을, 메모리 셀에 좌우되지 않고 독자적으로 설정할 수 있다.
도 10의 (a) 및 도 10의 (b) 내지 도 19의 (a) 및 도 19의 (b)는, 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 공정순으로 도시하고 있다. 또한, 각 도면의 a는 도 6의 단면에 상당하고, 각 도면의 b는 도 8의 단면에 상당하고 있다.
우선, 도 10의 (a) 및 도 10의 (b)에 도시한 바와 같이, 실리콘 반도체 기판(11) 상에 예를 들면 실리콘 산화물로 이루어지는 게이트 절연막(12)이 형성된다. 이 게이트 절연막(12) 상에 부유 게이트로 되는 예를 들면 폴리실리콘층(30), 마스크층(31)이 순차적으로 형성된다. 이 마스크층(31)은, 예를 들면 실리콘 산화막, 또는 실리콘 질화막이 적용된다. 이 마스크층(31)은, 폴리실리콘층(30)을 에칭할 때, 폴리실리콘층(30)과 선택비가 얻어지는 것이 최저 조건이다. 그러나, 후 술하는 STI를 형성할 때의 CMP(Chemical Mechanical Polishing) 공정에서는, 매립용 절연막과 선택비가 얻어져, 제어 게이트를 형성할 때의 CMP 공정에서는 제어 게이트와의 선택비가 얻어지는 것이 보다 바람직하다. 이 후, 마스크층(31)은 리소그래피 공정과 선택 에칭 공정에 의해 패터닝된다. 이 패터닝된 마스크층(31)을 이용하여 폴리실리콘층(30), 게이트 절연막(12), 기판(11)이 순차적으로 에칭되어, 소자 분리용의 얕은 홈(23)이 형성된다.
다음으로, 도 11의 (a) 및 도 11의 (b)에 도시한 바와 같이, 전면에 예를 들면 실리콘 산화막으로 이루어지는 절연막(24)이, 예를 들면 CVD(Chemical Vapor Deposition)에 의해 형성되어, 기판(11)에 형성된 홈(23)이 매립된다. 계속해서, 도 12의 (a) 및 도 12의 (b)에 도시한 바와 같이, 마스크층(31)을 스토퍼로 하여, CMP 공정에 의해 절연막(24)이 마스크층(31)까지 연마되어, STI가 형성된다.
계속해서, 도 13의 (a) 및 도 13의 (b)에 도시한 바와 같이, 리소그래피 공정과 선택 에칭 공정이가 행해져, 폴리실리콘층(30)이 에칭된다. 이 결과, 폴리실리콘층(30)으로 이루어지는 부유 게이트(13)가 형성된다. 이 때, 선택 게이트 형성 예정 영역 상에는 게이트 절연막(12)만이 남는다. 이 후, 선택 게이트 형성 예정 영역 상을 마스크층으로 마스크한 상태에서, 부유 게이트(13)를 마스크로 하여 기판(11) 내에 불순물 이온이 주입되어, 셀 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(14)이 형성된다.
이 후, 도 14의 (a) 및 도 14의 (b)에 도시한 바와 같이, 전면에 게이트간 절연막(15)이 형성된다. 이 게이트간 절연막(15)은, 예를 들면 실리콘 산화물, 실 리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 중 어느 하나 혹은, 이들 중 적어도 2개의 적층막에 의해 형성된다. 일례로서, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 이루어지는 3층의 소위 ONO막을 이용할 수 있다.
이 후, 도 15의 (a) 및 도 15의 (b)에 도시한 바와 같이, 선택 게이트 형성 예정 영역 및 그 주변의 게이트간 절연막(15) 및 게이트 절연막(12)이 박리되며, 이 박리된 영역에 새롭게 실리콘 산화물로 이루어지는 게이트 절연막(18)이 형성된다. 이 게이트 절연막(18)은, 셀 트랜지스터의 게이트 절연막(12)과는 다른 막 두께로 된다.
계속해서, 도 16의 (a) 및 도 16의 (b)에 도시한 바와 같이, 전면에 제어 게이트 및 선택 게이트로 되는 예를 들면 폴리실리콘층(32)이 CVD에 의해 형성된다. 다음으로, 도 17의 (a) 및 도 17의 (b)에 도시한 바와 같이, CMP 공정에 의해 폴리실리콘층(32)이 부유 게이트(13) 상의 마스크층(31)까지 연마되어, 평탄화된다.
다음으로, 도 18의 (a) 및 도 18의 (b)에 도시한 바와 같이, 전면에 레지스트층(33)이 퇴적되고, 리소그래피 공정과 선택 에칭 공정이 행해지며, 패터닝된 레지스트층(33)을 마스크로 하여 폴리실리콘층(32) 및 그 하부의 게이트 절연막(12)이 에칭된다. 이 결과, 폴리실리콘층(32)으로 이루어지는 제어 게이트(16)와 선택 게이트(19)가 동시에 형성된다. 계속해서, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16)를 마스크로 하여 기판(11) 내에 불순물 이온이 주입되어, 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(20)이 형성된다. 이 이온 주입 시의 도우즈량 및 이온의 가속 에너지는, 선택용의 트랜지스터로서 원하는 특 성이 얻어지도록 조정된다.
계속해서, 도 19의 (a) 및 도 19의 (b)에 도시한 바와 같이, 레지스트층(33)이 전면 박리된 후, 스페이서를 형성하기 위한 절연물이 전면에 퇴적되며, 이 후, RIE에 의해 절연물이 에칭되어, 선택 게이트(19)의 측벽 상 및 선택 게이트(19)와 인접하는 제어 게이트(16)의 측벽 상에 스페이서(22)가 형성된다. 앞에 설명한 바와 같이, 이 스페이서(22)는 단일의 절연막으로 구성해도 되고, 혹은 복수층의 절연막으로 구성해도 된다. 이 경우, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스는 충분히 넓기 때문에, 이 스페이스는 스페이서(22)에 의해 완전하게 매립되지 않고, 이 부분에서 확산층(20)이 노출된다. 또한, 상기 스페이서(22)가 형성된 후에 재차, 불순물 이온을 주입하여, 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(20)을 LDD(Lightly Doped Drain) 구조로 해도 된다.
다음으로, 전면에 금속 박막이 퇴적된 후에 가열 처리가 행해지고, 마스크층(31)을 살리사이드 반응의 제어막으로서 사용함으로써, 제어 게이트(16)의 상부에 금속 살리사이드층(17)이 형성되며, 또한 선택 게이트(19)의 상부 및 확산층(20)의 표면에 금속 살리사이드층(21)이 형성된다. 미반응의 금속 박막은, 이 후, 제거된다.
이 후, 전면에 층간 절연막이 퇴적되며, 또한 한쌍의 선택 게이트(19) 상호간에 위치하는 층간 절연막에 대하여 컨택트홀이 개구되어, 금속 살리사이드층(21)에 전기적으로 접속되는 컨택트가 형성된다.
또한, 제어 게이트(16)는 살리사이드 구조를 갖는 경우를 설명하였지만, 본 실시예에서, 제어 게이트(16)는 부유 게이트(13)에 대하여 자기 정합적으로 형성되기 때문에, 제어 게이트(16) 상면에 금속 배선을 형성해도 된다. 또한, 제어 게이트(16) 자체를 금속 재료로 형성해도 된다. 이러한 양태에 대응하여, 제어 게이트(16) 및 선택 게이트(19)에는, 다음과 같은 재료를 적용할 수 있다.
살리사이드 구조에 적용되는 금속 재료로서는, 예를 들면 티탄, 코발트 혹은 니켈이 있다. 또한, 제어 게이트(16) 및 선택 게이트(19) 자체를 금속 재료로 하는 경우, 예를 들면 티탄, 텅스텐, 텅스텐 질화물, 티탄 질화물 중 어느 하나 혹은 적어도 2개의 적층막을 적용할 수 있다.
본 실시예에서, 제어 게이트(16)는 게이트간 절연막(15)을 개재하여 부유 게이트(13)의 양 측면에 형성된다. 이 때문에, 부유 게이트(13)와 제어 게이트(16)의 용량 결합이 종래에 비해 증가된다. 따라서, 제어 게이트(16)의 배선은 저항값이 충분히 낮은 재료로 할 필요가 있어, 상부에 형성된 금속 살리사이드층(17)은 제어 게이트(16)의 배선 저항값을 내리는 것에 도움이 된다. 또한, 선택 게이트(19)와 이것에 인접한 제어 게이트(16)를 동시에 가공한다. 이 때문에, 양 게이트간의 거리를, 노광 시의 마스크 정합 어긋남에 영향받지 않고 일정하게 유지할 수 있어, 제어 게이트(16)와 선택 게이트(19) 사이의 기생 용량의 제어가 용이해진다.
(제2 실시예)
도 20은 제2 실시예에 따른 불휘발성 반도체 기억 장치에서의 셀 어레이의 일부의 구성을 도시하고 있으며, 제1 실시예에서의 도 6의 단면과 대응하고 있다. 또한, 도 20에서, 도 6과 대응하는 개소에는 동일한 부호를 붙이고 그 설명은 생략한다.
제1 실시예에 따른 셀 어레이에서는, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스가 충분히 넓게 되어 있고, 이 스페이스가 스페이서(22)에 의해 완전하게 매립되지 않아, 이 부분에서 확산층(20)이 노출되며, 그 표면에 금속 실리사이드층(21)이 형성되는 경우를 설명하였다.
이에 대하여, 이 제2 실시예에서는, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스가 좁게 되어 있고, 이 스페이스가 스페이서(22)에 의해 매립되어 있어, 확산층(20)은 노출되지 않는다. 따라서, 스페이서(22)에 의해 매립되어 있는 부분의 확산층(20)의 표면에는 금속 살리사이드층(21)은 형성되어 있지 않다. 또한, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스에 매립되어 있는 스페이서(22)의 내부에는, 도 20에 도시한 바와 같이 에어 갭(34)이 형성되어 있어도 된다. 에어 갭(34)이 형성되어 있음으로써, 제어 게이트(16)와 선택 게이트(19) 사이의 기생 용량을 저감할 수 있다.
상기 제2 실시예에서도, 기생 용량의 증가를 고려하지 않고, 부유 게이트의 막 두께를 두껍게 함으로써, 용량비를 확보할 수 있다. 그 결과, 셀 트랜지스터의 게이트 길이나, 채널 폭 등을 미세화해도 용량비를 증대시킬 수 있다. 또한, 용량비를 증대할 수 있기 때문에, 기입 전압을 저감화할 수 있다. 따라서, 제2 실시예에 따르면, 셀의 미세화와 기입 전압의 저감화를 동시에 만족시킬 수 있다.
또한, 메모리 셀을 선택하는 선택용의 트랜지스터의 게이트 절연막으로서, 셀측의 게이트 절연막(12)과는 다른 게이트 절연막(18)이 사용되고 있다. 이 때문에, 게이트 절연막(18)의 막 두께를 셀측의 게이트 절연막(12)과는 독립적으로 조정할 수 있다. 또한, 메모리 셀을 선택하는 선택용의 트랜지스터의 소스 또는 드레인 영역으로서의 확산층(20)은, 셀측의 소스 또는 드레인 영역으로서의 확산층(14)과는 다르기 때문에, 확산층(20)을 형성할 때의 이온 주입량을 셀측의 확산층(14)과는 독립적으로 조정할 수 있다. 이 결과, 선택용의 트랜지스터의 특성, 예를 들면 기입, 판독 시에 있어서의 컷 오프 특성을, 메모리 셀에 좌우되지 않고 독자적으로 설정할 수 있다.
다음으로, 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 도 10의 (a) 및 도 10의 (b) 내지 도 17의 (a) 및 도 17의 (b)까지의 공정은 제1 실시예의 경우와 마찬가지이다.
다음으로, 도 21의 (a) 및 도 21의 (b)에 도시한 바와 같이, 전면에 레지스트층(33)이 퇴적되며, 이 레지스트층(33)이 패터닝된다. 이 패터닝 시에, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스가 제1 실시예의 경우보다 좁아지도록 패터닝된다. 계속해서 패터닝된 레지스트층(33)을 마스크로 하여 폴리실리콘층(32) 및 그 하부의 게이트 절연막(18)이 에칭된다. 이 결과, 폴리실리콘층(32)으로 이루어지는 제어 게이트(16)와 선택 게이트(19)가 형성된다. 계속해서, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16)를 마스크로 하여 기판(11) 내에 불순물 이온이 주입되어, 한쌍의 확산층(20)이 형성된다. 이 이온 주 입 시의 도우즈량 및 이온의 가속 에너지는, 선택용의 트랜지스터로서 원하는 특성이 얻어지도록 조정된다.
계속해서, 도 22의 (a) 및 도 22의 (b)에 도시한 바와 같이, 레지스트층(33)이 전면 박리된 후, 스페이서를 형성하기 위한 절연물이 전면에 퇴적된다. 이 때, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스는 절연물에 의해 매립된다. 이 후, RIE에 의해 절연물이 에칭되어, 선택 게이트(19)의 측벽 상 및 선택 게이트(19)와 이것에 인접하는 선택 게이트(19) 사이의 스페이스에 스페이서(22)가 형성된다. 또한, 조건에 따라서는, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스에 매립되어 있는 스페이서(22)의 내부에 에어 갭(34)이 형성된다.
또한, 도 23의 (a) 및 도 23의 (b)에 도시한 바와 같이, 전면에 금속 박막이 퇴적된 후에 가열 처리가 행해지고, 마스크층(31)을 살리사이드 반응의 제어막으로서 사용함으로써, 제어 게이트(16)의 상부에 금속 살리사이드층(17)이 형성되며, 또한 선택 게이트(19)의 상부 및 표면이 노출되어 있는 확산층(20)의 표면에 금속 살리사이드층(21)이 형성된다. 미반응의 금속 박막은, 이 후, 제거된다.
이 후, 전면에 층간 절연막이 퇴적되며, 또한 한쌍의 선택 게이트(19) 상호간에 위치하는 층간 절연막에 대하여 컨택트홀이 개구되어, 금속 살리사이드층(21)에 전기적으로 접속되는 컨택트가 형성된다.
또한, 제1 실시예의 경우와 마찬가지로, 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(20)을 LDD 구조로 해도 된다.
이 경우에도, 살리사이드 구조에 적용되는 금속 재료로서는, 예를 들면 티탄, 코발트 혹은 니켈이 있다. 또한, 제어 게이트(16) 및 선택 게이트(19) 자체를 금속 재료로 하는 경우, 예를 들면 티탄, 텅스텐, 텅스텐 질화물, 티탄 질화물 중 어느 하나 혹은 적어도 2개의 적층막을 적용할 수 있다.
(제3 실시예)
도 24는, 제3 실시예에 따른 불휘발성 반도체 기억 장치에서의 셀 어레이의 일부의 구성을 도시하고 있으며, 제1, 제2 실시예에서의 도 6, 도 20의 단면과 대응하고 있다. 또한, 도 24에서, 도 20과 대응하는 개소에는 동일한 부호를 붙이고 그 설명은 생략한다.
제1, 제2 실시예에 따른 셀 어레이에서는, 선택 게이트(19) 하부의 게이트 절연막으로서, 부유 게이트(13) 하부의 게이트 절연막(12)과는 다른 게이트 절연막(18)을 이용하는 경우에 대해 설명하였다.
이에 대하여, 이 제3 실시예에서는, 선택 게이트(19) 하부의 게이트 절연막으로서, 부유 게이트(13) 하부의 게이트 절연막(12)과 동일한 것을 이용하고 있다.
이 실시예에서는, 선택용의 트랜지스터의 소스 또는 드레인 영역인 확산층(20)은, 셀측의 확산층(14)과는 다르다. 이 때문에, 확산층(20)을 형성할 때의 이온 주입량을, 셀측의 확산층(14)과는 독립적으로 조정할 수 있어, 선택용의 트랜지스터의 특성, 예를 들면 기입, 판독 시에 있어서의 컷 오프 특성을, 메모리 셀에 좌우되지 않고 독자적으로 설정할 수 있다.
또한, 도 24에서는, 도 20의 경우와 마찬가지로, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스가 스페이서(22)에 의해 매립되어, 확산층(20)이 노출되지 않은 경우를 도시하고 있다. 그러나, 도 6의 경우와 마찬가지로, 스페이서(22)에 의해 완전하게 매립되지 않아, 이 부분의 확산층(20)이 노출되어 있어도 된다. 이 경우, 이 부분의 확산층(20)의 표면에는 금속 살리사이드층(21)이 형성된다.
다음으로, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 도 10의 (a) 및 도 10의 (b) 내지 도 14의 (a) 및 도 14의 (b)까지의 공정은 제1 실시예와 마찬가지이다. 제1 실시예의 경우에는, 이 후, 선택 게이트 형성 예정 영역 및 그 주변의 게이트 절연막(12) 및 게이트간 절연막(15)이 박리되며, 이 박리된 영역에 새롭게 실리콘 산화물로 이루어지는 게이트 절연막(18)이 형성되어 있었다. 이 방법에서는, 도 25의 (a) 및 도 25의 (b)에 도시한 바와 같이, 선택 게이트 형성 예정 영역 및 그 주변의 게이트간 절연막(15)만이 박리되고, 하부의 게이트 절연막(12)은 그대로 남겨진다.
이 후, 도 26의 (a) 및 도 26의 (b)에 도시한 바와 같이, 전면에 제어 게이트 및 선택 게이트로 되는 예를 들면 폴리실리콘층(32)이 CVD에 의해 형성된다. 다음으로, 도 27의 (a) 및 도 27의 (b)에 도시한 바와 같이, CMP 공정에 의해 폴리실리콘층(32)이 부유 게이트(13) 상의 마스크층(31)까지 연마되어, 평탄화된다.
다음으로, 도 28의 (a) 및 도 28의 (b)에 도시한 바와 같이, 전면에 레지스트층(33)이 퇴적되며, 리소그래피 공정과 선택 에칭 공정이 행해져, 패터닝된 레지스트층(33)을 마스크로 하여 폴리실리콘층(32) 및 그 하부의 게이트 절연막(12)이 에칭된다. 이 결과, 폴리실리콘층(32)으로 이루어지는 제어 게이트(16)와 선택 게이트(19)가 형성된다. 계속해서, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16)를 마스크로 하여 기판(11) 내에 불순물 이온이 주입되어, 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(20)이 형성된다. 이 이온 주입 시의 도우즈량 및 이온의 가속 에너지는, 선택용의 트랜지스터로서 원하는 특성이 얻어지도록 조정된다.
계속해서, 도 29의 (a) 및 도 29의 (b)에 도시한 바와 같이, 레지스트층(33)이 전면 박리된 후, 스페이서를 형성하기 위한 절연물이 전면에 퇴적되고, 이 후, RIE에 의해 절연물이 에칭되어, 선택 게이트(19)의 측벽 상 및 선택 게이트(19)와 인접하는 제어 게이트(16)의 측벽 상에 스페이서(22)가 형성된다. 이 경우, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스는 좁기 때문에, 이 스페이스는 스페이서(22)에 의해 매립되어, 이 부분에서는 하부의 확산층(20)은 노출되지 않는다. 또한, 스페이서(22)가 형성된 후에, 재차, 불순물 이온을 주입하여, 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(20)을 LDD 구조로 해도 된다. 또한, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스에 매립된 스페이서(22)의 내부에 에어 갭(34)이 형성된다.
다음으로, 도 30의 (a) 및 도 30의 (b)에 도시한 바와 같이, 전면에 금속 박막이 퇴적된 후에 가열 처리가 행해지고, 마스크층(31)을 살리사이드 반응의 제어막으로서 사용함으로써, 제어 게이트(16)의 상부에 금속 살리사이드층(17)이 형성되고, 또한 선택 게이트(19) 상 및 노출되어 있는 확산층(20)의 표면 상에 금속 살 리사이드층(21)이 형성된다. 미반응의 금속 박막은, 이 후, 제거된다.
이 후, 전면에 층간 절연막이 퇴적되며, 또한 한쌍의 선택 게이트(19) 상호간에 위치하는 층간 절연막에 대하여 컨택트홀이 개구되어, 금속 살리사이드층(21)에 전기적으로 접속되는 컨택트가 형성된다.
이 경우에도, 살리사이드 구조에 적용되는 금속 재료로서는, 예를 들면 티탄, 코발트 혹은 니켈이 있다. 또한, 제어 게이트(16) 및 선택 게이트(19) 자체를 금속 재료로 하는 경우, 예를 들면 티탄, 텅스텐, 텅스텐 질화물, 티탄 질화물 중 어느 하나 혹은 적어도 2개의 적층막을 적용할 수 있다.
(제4 실시예)
다음으로, 제4 실시예에 따른 불휘발성 반도체 기억 장치에 대하여 설명한다.
상기 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치에서는, 메모리 셀의 제어 게이트와 선택용의 트랜지스터의 선택 게이트를 동일한 층의 도전 재료(폴리실리콘층)을 이용하여 구성하고, 메모리 셀의 부유 게이트는 상기 도전 재료와는 다른 층의 도전 재료(폴리실리콘층)를 이용하여 구성하였다.
이에 대하여, 제4 실시예에 따른 불휘발성 반도체 기억 장치에서는, 메모리 셀의 부유 게이트와 선택용의 트랜지스터의 선택 게이트를 동일한 층의 도전 재료를 이용하여 구성하고, 메모리 셀의 제어 게이트는 부유 게이트 및 선택 게이트와는 다른 층의 도전 재료를 이용하여 구성하도록 한 것이다.
도 31은 제4 실시예에 따른 불휘발성 반도체 기억 장치의 패턴 평면도이다. 복수의 메모리 셀과 선택용의 트랜지스터가 직렬로 접속되어 메모리 셀 열이 구성된다. 복수의 메모리 셀 열은 행렬 형상으로 배치되어 있다. 또한, 도 32a 내지 도 32d는, 도 31에서의 a-a선, b-b선, c-c선, d-d선을 따른 단면도이다.
이 실시예에 따른 불휘발성 반도체 기억 장치는, 반도체 기판(11) 상에 게이트 절연막(12)을 개재하여 형성되며 상부에 마스크층(31)이 형성된 부유 게이트(13), 이 부유 게이트(13)의 양측에 위치하는 기판(11) 내에 형성된 소스 또는 드레인 영역인 한쌍의 확산층(14), 부유 게이트(13)의 양측에 형성되며, 부유 게이트(13)를 구동하는 한쌍의 제어 게이트(16), 한쌍의 각 제어 게이트(16)와 부유 게이트(13) 사이에 형성된 게이트간 절연막(15)을 갖는 메모리 셀과, 기판(11) 상에 게이트 절연막(12)을 개재하여 형성되며 상부에 마스크층(31)이 형성된 선택 게이트(19), 이 선택 게이트(19)의 양측에 위치하는 기판(11) 내에 형성되며, 한쪽이 메모리 셀의 한쪽의 확산층(14)과 접속된 소스 또는 드레인 영역인 한쌍의 확산층(20)을 갖는 메모리 셀 선택용의 트랜지스터와, 도 31에서의 가로 방향(행 방향)으로 연장되며, 복수의 각 메모리 셀 열의 선택 게이트(19) 상호를 접속하는 배선(38)을 구비한다. 또한, 도 32a 내지 도 32d에 도시한 바와 같이, 각 메모리 셀 열은 홈(23) 내에 매립된 소자 분리용의 절연막(24)에 의해 상호 분리되어 있다.
이하, 제4 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을, 도 33의 (a)∼도 33의 (d) 내지 도 45의 (a)∼도 45의 (d)를 참조하여 설명한다. 또한, 각 도면의 a는 도 31에서의 a-a선의 단면에 상당하고, 각 도면의 b는 도 31에서의 b-b선의 단면에 상당하며, 각 도면의 c는 도 31에서의 c-c선의 단면에 상당하고, 각 도면의 d는 도 31에서의 d-d선의 단면에 상당하고 있다.
우선, 도 33의 (a)∼도 33의 (d)에 도시한 바와 같이, 실리콘 반도체 기판(11) 상에 예를 들면 실리콘 산화물로 이루어지는 게이트 절연막(12)이 형성된다. 이 게이트 절연막(12) 상에 부유 게이트로 되는 예를 들면 폴리실리콘층(30), 마스크층(31)이 순차적으로 형성된다. 이 마스크층(31)으로서, 예를 들면 실리콘 산화막, 또는 실리콘 질화막이 적용된다. 이 마스크층(31)은, 폴리실리콘층(30)을 에칭할 때, 폴리실리콘층(30)과 선택비가 얻어지는 것이 최저 조건이다. 그러나, 후술하는 STI를 형성할 때의 CMP 공정에서는, 매립용 절연막과 선택비가 얻어지고, 제어 게이트를 형성할 때의 CMP 공정에서는 제어 게이트와의 선택비가 얻어지는 것이 보다 바람직하다. 이 후, 마스크층(31)은 리소그래피 공정과 선택 에칭 공정에 의해 패터닝된다. 이 패터닝된 마스크층(31)을 이용하여 폴리실리콘층(30), 게이트 절연막(12), 기판(11)이 순차적으로 에칭되어, 소자 분리용의 얕은 홈(23)이 형성된다.
다음으로, 도 34의 (a)∼도 34의 (d)에 도시한 바와 같이, 전면에 예를 들면 실리콘 산화막으로 이루어지는 절연막(24)이, 예를 들면 CVD에 의해 형성되어, 기판(11)에 형성된 홈(23)이 매립된다. 계속해서, 도 35의 (a)∼도 35의 (d)에 도시한 바와 같이, 마스크층(31)을 스토퍼로 하여, CMP 공정에 의해 절연막(24)이 마스크층(31)까지 연마되어, STI가 형성된다.
다음으로, 리소그래피 공정과 선택 에칭 공정이 행해져, 폴리실리콘층(30)이 에칭된다. 이 때, 도 36의 (a)∼도 36의 (d)에 도시한 바와 같이, 메모리 셀의 부유 게이트 형성 예정 영역 상 및 선택용의 트랜지스터의 선택 게이트 형성 예정 영역 상에 마스크층(31)이 남도록 마스크층(31)이 패터닝되며, 이 후, 폴리실리콘층(30)이 에칭됨으로써, 동일한 폴리실리콘층(30)으로 이루어지는 부유 게이트(13) 및 선택 게이트(19)가 형성된다. 이 후, 마스크층(31)을 남긴 상태에서, 기판(11) 내에 불순물 이온이 주입되어, 셀 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(14)이 형성된다. 이 때, 동시에 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 부분에도 확산층(14)이 형성된다.
계속해서, 도 37의 (a)∼도 37의 (d)에 도시한 바와 같이, 전면에 게이트간 절연막(15)이 형성된다. 이 게이트간 절연막(15)은, 예를 들면 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 중 어느 하나 혹은, 이들 중 적어도 2개의 적층막에 의해 형성된다. 일례로서, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 이루어지는 3층의 소위 ONO막을 이용할 수 있다.
이 후, 도 38의 (a)∼도 38의 (d)에 도시한 바와 같이, 전면에 제어 게이트로 되는 예를 들면 폴리실리콘층(32)이 CVD에 의해 형성된다. 다음으로, 도 39의 (a)∼도 39의 (d)에 도시한 바와 같이, CMP 공정에 의해 폴리실리콘층(32)이 부유 게이트(13) 상의 마스크층(31)까지 연마되어, 평탄화된다.
다음으로, 도 40의 (a)∼도 40의 (d)에 도시한 바와 같이, 리소그래피 공정과 선택 에칭 공정이 행해져, 제어 게이트 형성 예정 영역에서의 폴리실리콘층(32) 및 그 하부의 게이트간 절연막(15), 게이트 절연막(12)을 남기도록, 폴리실리콘층(32), 게이트간 절연막(15) 및 게이트 절연막(12)이 에칭된다. 이 결과, 폴리실리콘층(32)으로 이루어지는 제어 게이트(16)가 형성된다.
계속해서, 도 41의 (a)∼도 41의 (d)에 도시한 바와 같이, 스페이서를 형성하기 위한 절연물이 전면에 퇴적되며, 이 후, RIE에 의해 절연물이 에칭되어, 선택 게이트(19)의 측벽 상 및 선택 게이트(19)와 인접하는 제어 게이트(16)의 측벽 상에 스페이서(22)가 형성된다. 이 경우, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스가 충분히 넓게 되어 있기 때문에, 이 스페이스는 스페이서(22)에 의해 완전하게 매립되지 않아, 이 부분에서는 확산층(14)이 노출된다. 계속해서, 기판(11)에 재차, 불순물 이온을 주입하여, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이에 위치하는 확산층(14)의 표면 및 한쌍의 선택 게이트(19) 사이에 위치하는 확산층(14)의 표면에 확산층(20)이 형성된다.
다음으로, 도 42의 (a)∼도 42의 (d)에 도시한 바와 같이, 전면에 금속 박막이 퇴적된 후에 가열 처리가 행해지고, 마스크층(31)을 살리사이드 반응의 제어막으로서 사용함으로써, 제어 게이트(16)의 상부에 금속 살리사이드층(17)이 형성되며, 또한 확산층(20)의 표면에 금속 살리사이드층(21)이 형성된다. 미반응의 금속 박막은, 이 후, 제거된다.
계속해서, 도 43의 (a)∼도 43의 (d)에 도시한 바와 같이, 전면에 예를 들면 SiN으로 이루어지는 배리어막 및 층간 절연막(35)이 퇴적된다. 다음으로, 도 44의 (a)∼도 44의 (d)에 도시한 바와 같이, CMP 공정에 의해 층간 절연막(35)이 부유 게이트(13) 상의 마스크층(31)까지 연마되어, 평탄화된다.
다음으로, 도 45의 (a)∼도 45의 (d)에 도시한 바와 같이, 전면에 절연막(36)이 퇴적된 후, 리소그래피 공정과 선택 에칭 공정이 행해져, 절연막(36)에 대하여 개구(37)가 형성된다. 계속해서, 개구(37)를 통해 선택 게이트(19) 상의 마스크층(31)이 에칭 제거된다.
다음으로, 앞에 설명한 도 32의 (a)∼도 32의 (d)에 도시한 바와 같이, 전면에 배선용의 금속막이 퇴적되며, 이 후, CMP 공정에 의해 연마되어, 평탄화됨으로써, 서로 다른 메모리 셀 열의 선택 게이트(19) 상호를 접속하는 배선(38)이 형성된다.
이 후, 한쌍의 선택 게이트(19) 상호간에 위치하는 절연막(36) 및 층간 절연막(35)에 대하여 컨택트홀이 개구되어, 금속 살리사이드층(21)에 전기적으로 접속되는 컨택트가 형성된다.
이와 같이, 도 31 및 도 32의 (a)∼도 32의 (d)에 도시한 불휘발성 반도체 기억 장치에서는, 메모리 셀의 부유 게이트(13)와 선택용의 트랜지스터의 선택 게이트(19)가 동일한 층의 도전 재료를 이용하여 구성되며, 메모리 셀의 제어 게이트(16)는 부유 게이트(13) 및 선택 게이트(19)와는 다른 층의 도전 재료를 이용하여 구성된다.
또한, 이 제4 실시예에서, 메모리 셀과 메모리 셀 선택용의 트랜지스터의 게이트 절연막으로서 동일한 막 두께의 게이트 절연막(12)을 이용하는 경우에 대해 설명하였지만, 막 두께가 서로 다른 게이트 절연막을 이용해도 된다.
또한, 제어 게이트(17)와 선택 게이트(19) 사이에 위치하는 스페이서(22)에 는 에어 갭이 형성되어 있지 않는 경우를 설명하였지만, 이것은 도 20에 도시한 경우와 마찬가지로, 스페이서(22)에 에어 갭을 형성해도 된다.
이 경우에도, 살리사이드 구조에 적용되는 금속 재료로서는, 예를 들면 티탄, 코발트 혹은 니켈이 있다. 또한, 제어 게이트(16) 및 선택 게이트(19) 자체를 금속 재료로 하는 경우, 예를 들면 티탄, 텅스텐, 텅스텐 질화물, 티탄 질화물 중 어느 하나 혹은 적어도 2개의 적층막을 적용할 수 있다.
상기 제4 실시예에서도, 기생 용량의 증가를 고려하지 않고, 부유 게이트(13)의 막 두께를 두껍게 함으로써, 용량비를 확보할 수 있다. 그 결과, 셀 트랜지스터의 게이트 길이나, 채널 폭 등을 미세화해도 용량비를 증대시킬 수 있다. 또한, 용량비를 증대할 수 있기 때문에, 기입 전압을 저감화할 수 있다. 따라서, 제4 실시예에 따르면, 셀의 미세화와 기입 전압의 저감화를 동시에 만족시킬 수 있다.
또한, 선택용의 트랜지스터의 소스 또는 드레인 영역인 확산층(20)은, 셀측의 확산층(14)과는 다르기 때문에, 확산층(20)을 형성할 때의 이온 주입량을 셀측의 확산층(14)과는 독립적으로 조정할 수 있다. 이 결과, 선택용의 트랜지스터의 특성, 예를 들면 기입, 판독 시에 있어서의 컷 오프 특성을, 메모리 셀에 좌우되지 않고 독자적으로 설정할 수 있다.
또한, 제1 실시예의 경우와 마찬가지로, 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(20)을 LDD 구조로 해도 된다.
(제5 실시예)
다음으로, 제5 실시예에 따른 불휘발성 반도체 기억 장치에 대하여 설명한다.
상기 제4 실시예에 따른 불휘발성 반도체 기억 장치에서는, 서로 다른 메모리 셀 열의 선택 게이트(19) 상호를 접속하는 배선(38)을 금속막을 이용하여 구성하였다. 이에 대하여, 제5 실시예에 따른 불휘발성 반도체 기억 장치에서는, 서로 다른 메모리 셀 열의 선택 게이트(19) 상호를 접속하는 배선을, 메모리 셀의 제어 게이트와 동일한 층의 도전 재료 및 그 상부에 형성되는 금속 살리사이드막을 이용하여 구성하도록 한 것이다.
도 46은 제5 실시예에 따른 불휘발성 반도체 기억 장치의 패턴 평면도이다. 복수의 메모리 셀과 선택용의 트랜지스터가 직렬로 접속되어 메모리 셀 열이 구성된다. 복수의 메모리 셀 열은 행렬 형상으로 배치되어 있다. 또한, 도 47의 (a)∼도 47의 (d)는, 도 46에서의 a-a선, b-b선, c-c선, d-d선을 따른 단면도이다.
이 실시예에 따른 불휘발성 반도체 기억 장치는, 반도체 기판(11) 상에 게이트 절연막(12)을 개재하여 형성되며 그 위에 마스크층(31)이 형성된 부유 게이트(13), 이 부유 게이트(13)의 양측에 위치하는 기판(11) 내에 형성된 소스 또는 드레인 영역인 한쌍의 확산층(14), 부유 게이트(13)의 양측에 형성되며, 부유 게이트(13)를 구동하는 제어 게이트(16), 제어 게이트(16)와 부유 게이트(13) 사이에 형성된 게이트간 절연막(15)을 갖는 메모리 셀과, 기판(11) 상에 게이트 절연막(12)을 개재하여 형성되며, 위에 마스크층(31)이 형성된 선택 게이트(19), 이 선택 게이트(19)의 양측에 위치하는 기판(11) 내에 형성되며, 한쪽이 메모리 셀 의 한쪽의 확산층(14)과 접속된 소스 또는 드레인 영역인 한쌍의 확산층(20)을 갖는 메모리 셀 선택용의 트랜지스터와, 상기 선택 게이트 상의 마스크층(31)에 형성된 개구(39)와, 이 개구(39)를 매립하여 선택 게이트(19)와 전기적으로 접속되며, 메모리 셀 및 메모리 셀 선택용의 트랜지스터의 배열 방향과 교차하는 방향으로 연장되고, 제1, 제2 제어 게이트와 동일한 도전 재료를 이용하여 구성된 배선(40)과, 이 배선(40) 상에 형성된 금속 살리사이드층(41)을 구비한다. 또한, 도 47의 (a)∼도 47의 (d)에 도시한 바와 같이, 각 메모리 셀 열은 홈(23) 내에 매립된 소자 분리용의 절연막(24)에 의해 상호 분리되어 있다.
이하, 제5 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을, 도 48의 (a)∼도 48의 (d) 내지 도 59의 (a)∼도 59의 (d)를 참조하여 설명한다. 또한, 각 도면의 a는 도 46에서의 a-a선의 단면에 상당하고, 각 도면의 b는 도 46에서의 b-b선의 단면에 상당하며, 각 도면의 c는 도 46에서의 c-c선의 단면에 상당하고, 각 도면의 d는 도 46에서의 d-d선의 단면에 상당한다.
우선, 도 48의 (a)∼도 48의 (d)에 도시한 바와 같이, 실리콘 반도체 기판(11) 상에 예를 들면 실리콘 산화물로 이루어지는 게이트 절연막(12)이 형성된다. 이 게이트 절연막(12) 상에 부유 게이트로 되는 예를 들면 폴리실리콘층(30), 마스크층(31)이 순차적으로 형성된다. 이 마스크층(31)으로서, 예를 들면 실리콘 산화막, 또는 실리콘 질화막이 적용된다. 이 마스크층(31)은, 폴리실리콘층(30)을 에칭할 때, 폴리실리콘층(30)과 선택비가 얻어지는 것이 최저 조건이다. 그러나, 후술하는 STI를 형성할 때의 CMP 공정에서는, 매립용 절연막과 선택비가 얻어지고, 제어 게이트를 형성할 때의 CMP 공정에서는 제어 게이트와의 선택비가 얻어지는 것이 보다 바람직하다. 이 후, 마스크층(31)은 리소그래피 공정과 선택 에칭 공정에 의해 패터닝된다. 이 패터닝된 마스크층(31)을 이용하여 폴리실리콘층(30), 게이트 절연막(12), 기판(11)이 순차적으로 에칭되어, 소자 분리용의 얕은 홈(23)이 형성된다.
다음으로, 도 49의 (a)∼도 49의 (d)에 도시한 바와 같이, 전면에 예를 들면 실리콘 산화막으로 이루어지는 절연막(24)이, 예를 들면 CVD에 의해 형성되어, 기판(11)에 형성된 홈(23)이 매립된다. 계속해서, 도 50의 (a)∼도 50의 (d)에 도시한 바와 같이, 마스크층(31)을 스토퍼로 하여, CMP 공정에 의해 절연막(24)이 마스크층(31)까지 연마되어, STI가 형성된다.
다음으로, 리소그래피 공정과 선택 에칭 공정이 행해져, 폴리실리콘층(30)이 에칭된다. 이 때, 도 51의 (a)∼도 51의 (d)에 도시한 바와 같이, 메모리 셀의 부유 게이트 형성 예정 영역 상 및 선택용의 트랜지스터의 선택 게이트 형성 예정 영역 상에 마스크층(31)이 남도록 마스크층(31)이 패터닝되고, 이 후, 폴리실리콘층(30)이 에칭됨으로써, 동일한 폴리실리콘층(30)으로 이루어지는 부유 게이트(13) 및 선택 게이트(19)가 형성된다. 이 후, 마스크층(31)을 남긴 상태에서, 기판(11) 내에 불순물 이온이 주입되어, 셀 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(14)이 형성된다. 이 때, 동시에 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 부분에도 확산층(14)이 형성된다.
계속해서, 도 52의 (a)∼도 52의 (d)에 도시한 바와 같이, 전면에 게이트간 절연막(15)이 형성된다. 이 게이트간 절연막(15)은, 예를 들면 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 중 어느 하나 혹은, 이들 중 적어도 2개의 적층막에 의해 형성된다. 일례로서, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 이루어지는 3층의 소위 ONO막을 이용할 수 있다.
다음으로, 도 53의 (a)∼도 53의 (d)에 도시한 바와 같이, 리소그래피 공정과 선택 에칭 공정이 행해져, 선택 게이트(19) 상의 마스크층(31)의 일부가 제거되어, 선택 게이트(19)에 달하는 깊이의 개구(39)가 개구된다.
이 후, 도 54의 (a)∼도 54의 (d)에 도시한 바와 같이, 전면에 제어 게이트 및 선택 게이트 상의 배선으로 되는 예를 들면 폴리실리콘층(32)이 CVD에 의해 형성된다.
다음으로, 도 55의 (a)∼도 55의 (d)에 도시한 바와 같이, CMP 공정에 의해 폴리실리콘층(32)이 부유 게이트(13) 상의 마스크층(31)까지 연마되어, 평탄화된다. 이 공정에 의해, 마스크층(31)에 형성된 개구(39) 내에 남겨진 폴리실리콘층(32)에 의해, 배선(40)이 형성된다.
다음으로, 도 56의 (a)∼도 56의 (d)에 도시한 바와 같이, 리소그래피 공정과 선택 에칭 공정이 행해져, 제어 게이트 형성 예정 영역에서의 폴리실리콘층(32) 및 그 하부의 게이트간 절연막(15), 게이트 절연막(12)을 남기도록, 폴리실리콘층(32), 게이트간 절연막(15) 및 게이트 절연막(12)이 에칭된다. 이 결과, 폴리실리콘층(32)으로 이루어지는 제어 게이트(16)가 형성된다.
계속해서, 도 57의 (a)∼도 57의 (d)에 도시한 바와 같이, 스페이서를 형성 하기 위한 절연물이 전면에 퇴적되며, 이 후, RIE에 의해 절연물이 에칭되어, 선택 게이트(19)의 측벽 상 및 선택 게이트(19)와 인접하는 제어 게이트(16)의 측벽 상에 스페이서(22)가 형성된다. 이 경우, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이의 스페이스가 충분히 넓게 되어 있기 때문에, 이 스페이스는 스페이서(22)에 의해 완전하게 매립되지 않아, 이 부분에서는 확산층(14)이 노출된다. 계속해서, 기판(11)에 재차, 불순물 이온을 주입하여, 선택 게이트(19)와 이것에 인접하는 제어 게이트(16) 사이에 위치하는 확산층(14)의 표면 및 한쌍의 선택 게이트(19) 사이에 위치하는 확산층(14)의 표면에 확산층(20)이 형성된다.
다음으로, 도 58의 (a)∼도 58의 (d)에 도시한 바와 같이, 전면에 금속 박막이 퇴적된 후에 가열 처리가 행해지고, 마스크층(31)을 살리사이드 반응의 제어막으로서 사용함으로써, 제어 게이트(16)의 상부에 금속 살리사이드층(17)이 형성되며, 또한 확산층(20)의 표면에 금속 살리사이드층(21)이 형성된다. 또한, 선택 게이트(19) 상의 폴리실리콘층으로 이루어지는 배선(40)의 상부에도 금속 살리사이드층(41)이 형성된다. 미반응의 금속 박막은, 이 후, 제거된다.
계속해서, 도 59의 (a)∼도 59의 (d)에 도시한 바와 같이, 전면에 예를 들면 SiN으로 이루어지는 배리어막(도시 생략) 및 층간 절연막(35)이 퇴적된다. 다음으로, 앞의 도 47의 (a)∼도 47의 (d)에 도시한 바와 같이, CMP 공정에 의해 층간 절연막(35)이 부유 게이트(13) 상의 마스크층(31)까지 연마되어, 평탄화된다.
이 후에는, 한쌍의 선택 게이트(19) 상호간에 위치하는 층간 절연막(35)에 대하여 컨택트홀이 개구되어, 금속 살리사이드층(21)에 전기적으로 접속되는 컨택 트가 형성된다.
이와 같이, 도 46 및 도 47의 (a)∼도 47의 (d)에 도시한 불휘발성 반도체 기억 장치에서는, 메모리 셀의 부유 게이트(13)와 선택용의 트랜지스터의 선택 게이트(19)가 동일한 도전 재료를 이용하여 구성되며, 메모리 셀의 제어 게이트(16)는 부유 게이트(13) 및 선택 게이트(19)와는 다른 도전 재료를 이용하여 구성된다.
또한, 이 제5 실시예에서, 메모리 셀과 메모리 셀 선택용의 트랜지스터의 게이트 절연막으로서 동일한 막 두께의 게이트 절연막(12)을 이용하는 경우에 대해 설명하였지만, 이것은 각각 막 두께가 서로 다른 게이트 절연막을 이용해도 된다.
또한, 제어 게이트(17)와 선택 게이트(19) 사이에 위치하는 스페이서(22)에는 에어 갭이 형성되어 있지 않는 경우를 설명하였지만, 이것은 도 20에 도시한 경우와 마찬가지로, 스페이서(22)에 에어 갭을 형성해도 된다.
또한, 복수의 선택 게이트(19) 상호를 접속하는 배선(40)을 형성할 때에, 선택 게이트(19) 상의 마스크층(31)의 일부를 제거하고, 선택 게이트(19)에 달하는 깊이의 개구(39)를 개구하는 경우를 설명하였지만, 이것은 선택 게이트(19) 상의 마스크층(31)의 전부를 제거하여, 선택 게이트(19)의 상부가 모두 노출된 상태에서 폴리실리콘층으로 이루어지는 배선(40)을 형성해도 된다.
이 경우에도, 살리사이드 구조에 적용되는 금속 재료로서는, 예를 들면 티탄, 코발트 혹은 니켈이 있다. 또한, 제어 게이트(16) 및 선택 게이트(19) 자체를 금속 재료로 하는 경우, 예를 들면 티탄, 텅스텐, 텅스텐 질화물, 티탄 질화물 중 어느 하나 혹은 적어도 2개의 적층막을 적용할 수 있다.
상기 제5 실시예에서도, 기생 용량의 증가를 고려하지 않고, 부유 게이트(13)의 막 두께를 두껍게 함으로써, 용량비를 확보할 수 있다. 그 결과, 셀 트랜지스터의 게이트 길이나, 채널 폭 등을 미세화해도 용량비를 증대시킬 수 있다. 또한, 용량비를 증대할 수 있기 때문에, 기입 전압을 저감화할 수 있다. 따라서, 제5 실시예에 따르면, 셀의 미세화와 기입 전압의 저감화를 동시에 만족할 수 있다.
또한, 선택용의 트랜지스터의 소스 또는 드레인 영역으로서의 확산층(20)은, 셀측의 확산층(14)과는 다르기 때문에, 확산층(20)을 형성할 때의 이온 주입량을 셀측의 확산층(14)과는 독립적으로 조정할 수 있다. 이 결과, 선택용의 트랜지스터의 특성, 예를 들면 기입, 판독 시에서의 컷 오프 특성을, 메모리 셀에 좌우되지 않고 독자적으로 설정할 수 있다.
또한, 제1 실시예의 경우와 마찬가지로, 선택용의 트랜지스터의 소스/드레인 영역(S/D)으로 되는 확산층(20)을 LDD 구조로 해도 된다.
다음으로, 제1 내지 제5 실시예의 불휘발성 반도체 기억 장치의 동작을 설명한다.
우선, 도 60, 도 61을 참조하여 일반적인 NAND형 EEPROM에 대하여 설명한다. 도 60은 NAND형 EEPROM의 회로 구성을 도시하고, 도 61은 이 NAND형 EEPROM에서, 메모리 셀에 데이터를 기입하는 경우의 전위의 일례를 도시하고 있다. 도 60 및 도 61에서 동일 부분에는 동일 부호를 붙이고 있다.
NAND형 EEPROM은, 인접하는 복수의 메모리 셀 MC로서의 셀 트랜지스터 및 선 택 게이트 ST1, ST2의 소스·드레인간을 직렬 접속하여 구성되어 있다. 선택 게이트 ST1은 비트선 BL에 접속되고, 선택 게이트 ST2는 소스선 SL에 접속되어 있다.
데이터의 기입 시, 비트선 BL측의 선택 게이트선 SGD에 소정의 게이트 전위 Vsg가 인가된다. 비트선 BL에는 충분히 낮은 전위 Vbl이 공급된다. 게이트 전위 Vsg는, Vbl에 대하여 선택 게이트 ST1을 충분히 온할 수 있는 전위로 설정한다. 비트선에 전위 Vbl이 공급되면, 선택 게이트 ST1이 온하여 전위 Vbl이 셀 트랜지스터에 전달된다. 이 때문에, 셀 트랜지스터의 채널 전위가 충분히 저하되어 기입이 행해진다.
종래의 EEPROM은, 데이터의 기입 시에, 선택 워드선 WL(도 61에서의 CG3)에 기입 전위 Vpgm을 공급하여 셀에 기입을 행하는 동작, 및 비선택 워드선 WL(도 61에서의 CG3 이외)에 전송 전위 Vpass를 공급하여 채널을 형성하는 동작 모두 제어 게이트와 부유 게이트의 용량 결합을 이용하고 있다.
도 62는, 상기 제1 내지 제5 실시예에 따른 불휘발성 반도체 기억 장치의 회로 구성을 도시하고, 도 63은 그 개략적인 단면와 함께 데이터 기입을 행하는 경우에 각 부에 인가되는 전위의 일례를 도시하고 있다.
상술한 바와 같이 1개의 부유 게이트 FG의 양측에는 2개의 제어 게이트 CG가 설치되어 있고, 이 2개의 제어 게이트 CG에 의해 1개의 부유 게이트 FG가 선택된다. 즉, 2개의 제어 게이트 CG와의 용량 결합에 의해 부유 게이트 FG가 구동된다.
기입 시에, 기입이 행해지는 기입 셀의 부유 게이트 FG의 양측에 위치하는 2개의 제어 게이트 CG에, 예를 들면 동일한 기입 전압 Vpgm이 인가되어, 기판(P형 기판)이 예를 들면 0V로 설정된다. 이 기입 셀의 등가 회로를 도 64에 도시한다. 이 상태에서, 기판으로부터 부유 게이트 FG에 전하가 주입된다. 이 경우, 제1 내지 제5 실시예에서 설명한 바와 같이, 소자의 미세화에 상관없이 용량비를 증대할 수 있어, 종래에 비해 전위 Vpgm을 저감할 수 있다.
또한, 상기 각 제어 게이트 CG 및 선택 게이트 SGD, SGS에 인가되는 전위는, 제어 게이트 구동 회로로서의 로우 디코더 회로에서 생성된다.
상기한 기입 동작에서는, 2개의 제어 게이트 CG에 동일한 전압을 공급하여 1개의 부유 게이트 FG를 구동하는 경우에 대해 설명하였다. 그러나, 이것은 2개의 제어 게이트 CG에 서로 다른 전위를 공급할 수도 있다.
도 65는, 한쪽의 제어 게이트 CG에 전위 Vpgm을, 다른쪽의 제어 게이트 CG에는 0V를 공급하는 경우의, 기입 셀의 등가 회로를 도시하고 있다. 도 65에서, Cip와 Ctox의 용량비를 1.5 : 1로 가정하고, 부유 게이트 FG에 전하가 전혀 주입되어 있지 않은 중성의 임계값 전압, 및 현재의 임계값 전압은 0V로 한다.
도 64에 도시한 경우의 부유 게이트 FG의 전위 Vfg는 다음과 같다.
Vfg=Vpgm×2×Cip/(2×Cip+Ctox)
=0.75×Vpgm
이에 대하여, 도 65에 도시한 경우의 부유 게이트 FG의 전위 Vfg는 다음과 같다.
Vfg=Vpgm×Cip/(2×Cip+Ctox)
=0.375×Vpgm
이와 같이, 2개의 제어 게이트 CG 중, 한쪽의 전위를 변화시킴으로써, 용량비를 대폭 제어할 수 있다.
도 66은 상기 특성을 이용한 데이터 기입의 예를 도시하고 있다. 도 66에서. 기입 셀의 양측의 제어 게이트 CG에는 각각 전위 Vpgm이 인가되어 있다. 상기 가정을 이용하면, 기입 셀의 부유 게이트 FG에는 0.75×Vpgm의 전위가 인가된다. 또한, 기입 셀의 좌측에 위치하는 셀의 2개의 제어 게이트 CG의 한쪽에는 0V가, 다른쪽에는 전위 Vpgm이 인가되어 있다. 이 때문에, 기입 셀의 좌측에 위치하는 셀의 부유 게이트 FG에는 0.375×Vpgm의 전위가 인가된다. 따라서, 이 인접하는 셀에의 전계 스트레스는, 선택 셀의 부유 게이트 FG에 비해 1/2로 되어, 오기입을 억제할 수 있다. 선택 셀로부터 더 떨어진 제어 게이트 CG2에는, 전위의 전송, 혹은 채널 전위를 승압하기 위한 소정의 전위 Vpass가 인가된다. 실제의 디바이스 동작 시에는, 기입 특성, 채널 승압 특성, 전위 전송 특성 등을 고려하여, 제어 게이트 CG의 전위가 적절하게 조합된다.
도 67은 상기 제1 내지 제5 실시예에 따른 불휘발성 반도체 기억 장치의 단면을 도시하고 있으며, 데이터 소거를 행하는 경우에 각 부에 인가되는 전위의 일례를 도시하고 있다.
데이터 소거를 행하는 경우, 메모리 셀이 배치되어 있는 기판(P형 기판)을 소거 전위 Vera로 승압한다. 이와 동시에, 비트선 BL 및 소스선(source line) SL이 접속되어 있는 확산층 및 선택 게이트 SGS, SGD는, 파괴를 방지하기 위해 기판과 동일 전위 Vera로 승압된다. 또한, 소거할 셀의 옆에 위치하는 제어 게이트 CG 에 충분히 낮은 전위, 예를 들면 0V를 공급한다. 그렇게 하면, 부유 게이트 FG로부터 승압된 기판으로 전하가 방출되어, 데이터가 소거된다.
또한, 소거하지 않은 셀은, 제어 게이트 CG를 부유로 한다. 이와 같이 하면, 기판과의 용량 결합에 의해 제어 게이트 CG의 전위가 기판 전위까지 승압되어, 데이터의 소거가 억제된다.
이와 같이, 부유 게이트 FG의 양측에 제어 게이트 CG를 배치한 셀 구조의 메모리에서도, 확실하게 데이터를 소거할 수 있다.
도 68은, 상기 제1 내지 제5 실시예에 따른 불휘발성 반도체 기억 장치의 단면을 도시하고 있으며, 데이터 판독을 행하는 경우에 각 부에 인가되는 전위의 일례를 도시하고 있다.
도 68에서, 판독 셀의 부유 게이트 FG(FG45)에 인접하는 2개의 제어 게이트 CG(CG4, CG5)에는, 판독 전압 Vwl이 공급된다. 판독 전압 Vwl은, 기입 특성, 데이터 유지 특성, 셀 트랜지스터 임계값 전압의 동작 범위 등을 고려하여 적절한 전위로 설정되어 있는 것이 바람직하다. 만약 판독 전압 Vwl=0V로 설정하면, 판독 셀의 부유 게이트 FG에는 0V의 전위가 공급된다.
한편, 판독 셀의 양측에 위치하는 2개의 제어 게이트 CG의 또한 인접하는 제어 게이트 CG에는, 셀 전류를 흘리기 위한 전위 Vread가 인가된다. 이 전위 Vread는, 판독 셀에 접속되어 있는 비선택 셀의 영향을 없애, 판독 셀의 임계값 전압을 판정하기 위해 적절한 전위로 설정되어 있는 것이 바람직하다.
비트선 BL에는 래치 기능을 갖는 감지 증폭기 회로가 접속되어, 판독 시에, 판독 셀의 임계값 전압이 감지 증폭기 회로에서 판정되어 데이터가 감지된다. 여기서, 판독 시에, 셀의 양측에 배치된 2개의 제어 게이트 CG의 양방이 판독 전압 Vwl로 된 셀만 임계값 전압이 판정되고, 2개의 제어 게이트 CG의 전위가 상기와 다른 조합으로 된 셀은, 기억된 데이터에 상관없이 온 상태로 되도록 설정되어 있다.
도 69는, 상기 제1 내지 제5 실시예에 따른 불휘발성 반도체 기억 장치의 단면을 도시하고 있으며, 데이터 판독을 행하는 경우에 각 부에 인가되는 전위의 다른 예를 도시하고 있다.
이 예에서는, 판독 셀의 부유 게이트 FG(FG45)의 양측에 위치하는 2개의 제어 게이트 CG(CG4, CG5)에는 판독 전압 Vwl이 공급된다. 다른 제어 게이트 CG(CG1, CG2 등)에는, 셀 전류를 흘리기 위한 전위 Vread2가 인가된다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다. 예를 들면, 도 62에서는, 복수개의 메모리 셀을 직렬 접속하여, 복수개의 메모리 셀을 NAND형으로 접속하는 경우를 설명하였지만, 이것은 복수개의 메모리 셀 트랜지스터를 AND형으로 접속하도록 해도 된다.
본 발명에 따르면, 기입 전압을 저감하여 고집적화 및 고속화를 도모할 수 있다.

Claims (23)

  1. 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 부유 게이트와, 상기 부유 게이트의 양측에 위치하는 상기 기판 내에 형성된 소스 또는 드레인 영역인 한쌍의 제1 확산층과, 상기 부유 게이트의 양측에 형성되며, 상기 부유 게이트를 구동하는 제1, 제2 제어 게이트와, 적어도 상기 제1, 제2 제어 게이트와 상기 부유 게이트 사이에 형성된 게이트간 절연막을 갖는 메모리 셀과,
    상기 기판 상에 제2 게이트 절연막을 개재하여 형성된 선택 게이트와, 상기 선택 게이트의 양측에 위치하는 상기 기판 내에 형성되며, 한쪽이 상기 한쌍의 제1 확산층의 한쪽과 전기적으로 접속되며, 소스 또는 드레인 영역인 한쌍의 제2 확산층을 갖는 메모리 셀 선택용의 트랜지스터
    를 포함하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 부유 게이트는 그 위에 제1 마스크층을 갖고, 상기 선택 게이트는 그 위에 제2 마스크층을 갖는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 한쌍의 각 제2 확산층의 표면 상에는 각각 금속 살리사이드층이 형성되어 있는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 선택 게이트는 측벽을 갖고, 이 측벽 상에 상기 게이트간 절연막이 형성되어 있는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 선택 게이트는 상기 부유 게이트와 동일한 도전 재료로 이루어지는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 선택 게이트 상에 형성되며, 상기 선택 게이트와 전기적으로 접속되고, 상기 메모리 셀 및 상기 메모리 셀 선택용의 트랜지스터의 배열 방향과 교차하는 방향으로 연장된 배선을 더 포함하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 배선은 금속막으로 이루어지는 불휘발성 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 배선은 상기 제1, 제2 제어 게이트와 동일한 도전 재료로 이루어지는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 게이트간 절연막은, 상기 제1, 제2 제어 게이트와 상기 한쌍의 각 제1 확산층 사이의 위치까지 연장되어 형성되어 있는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 제1 게이트 절연막은, 상기 제1, 제2 제어 게이트와 상기 한쌍의 각 제1 확산층 사이에서 상기 게이트간 절연막의 하부에 위치하도록 연장되어 형성되어 있는 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 각 한쌍의 제1, 제2 확산층의 배열 방향과 평행하는 방향으로 연장되도록 상기 기판에 형성된 소자 분리용의 홈과,
    상기 홈 내에 형성된 소자 분리용의 절연막을 더 포함하는 불휘발성 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막의 막 두께가 서로 다른 불휘발성 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막의 막 두께가 상호 동일한 불휘발성 반도체 기억 장치.
  14. 제1항에 있어서,
    상기 선택 게이트의 상면 및 상기 한쌍의 각 제2 확산층의 표면에는 각각 금속 살리사이드층이 형성되어 있는 불휘발성 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 선택 게이트와 이 양측에 위치하는 상기 제1, 제2 제어 게이트의 한쪽 사이에는 절연막이 형성되어 있는 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 절연막이 단일층의 절연막 혹은 복수층의 절연막으로 이루어지는 불휘발성 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 절연막은 내부에 에어 갭을 갖는 불휘발성 반도체 기억 장치.
  18. 제1항에 있어서,
    상기 한쌍의 제2 확산층이 LDD 구조를 갖는 불휘발성 반도체 기억 장치.
  19. 제1항에 있어서,
    상기 부유 게이트 및 상기 제1, 제2 제어 게이트는 각각 폴리실리콘으로 이루어지는 불휘발성 반도체 기억 장치.
  20. 제1항에 있어서,
    상기 제1, 제2 제어 게이트 및 선택 게이트는 각각, 티탄, 텅스텐, 티탄 질화물 중 어느 하나 혹은, 이들 중 적어도 2개의 적층막으로 이루어지는 불휘발성 반도체 기억 장치.
  21. 제1항에 있어서,
    상기 제1, 제2 제어 게이트 및 선택 게이트는 각각, 티탄, 코발트 혹은 니켈 금속의 살리사이드 구조로 이루어지는 불휘발성 반도체 기억 장치.
  22. 제1항에 있어서,
    상기 제1, 제2 게이트 절연막은 실리콘 산화물로 이루어지는 불휘발성 반도체 기억 장치.
  23. 제1항에 있어서,
    상기 게이트간 절연막은, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 중 어느 하나 혹은, 이들 중 적어도 2개의 적층막으로 이루어지는 불휘발성 반도체 기억 장치.
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