JPH0316256A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0316256A JPH0316256A JP15152789A JP15152789A JPH0316256A JP H0316256 A JPH0316256 A JP H0316256A JP 15152789 A JP15152789 A JP 15152789A JP 15152789 A JP15152789 A JP 15152789A JP H0316256 A JPH0316256 A JP H0316256A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、特にＣＭＯＳ型、あるいはＢｉ−ＣＭＯＳ
型の半導体装置およびその製造方法に関する。
型の半導体装置およびその製造方法に関する。
（従来の技術）
従来、ｎチャネル型ＭＯＳＦＥＴと、ｐチャネル型ＭＯ
ＳＦＥＴとを同一チップ上に形成するＣＭＯＳ型半導体
装置が良く知られている。さらに、このＣＭＯＳ型半導
体装置に、バイボーラトランジスタを付加したＢｉ−Ｃ
ＭＯＳ型半導体装瞳も知られている。
ＳＦＥＴとを同一チップ上に形成するＣＭＯＳ型半導体
装置が良く知られている。さらに、このＣＭＯＳ型半導
体装置に、バイボーラトランジスタを付加したＢｉ−Ｃ
ＭＯＳ型半導体装瞳も知られている。
ところで、近年、ＬＳＩ製作技術の進歩には著しいもの
があり、その中でも、特に酸化、拡散、エッチング、露
光技術等のユニット技術が格段に進歩している。それに
つれて、一素子当りのチップ上の占有ｉＩｉ３積も小さ
くなり、ＬＳＩの高集積化、および動作の高速化等が進
んでいる。当然のことながら、上記ＣＭＯＳ型半導体装
置、およびＢｉ一ＣＭＯＳ型半導体装置においても、素
子の微細化が進んでいる。
があり、その中でも、特に酸化、拡散、エッチング、露
光技術等のユニット技術が格段に進歩している。それに
つれて、一素子当りのチップ上の占有ｉＩｉ３積も小さ
くなり、ＬＳＩの高集積化、および動作の高速化等が進
んでいる。当然のことながら、上記ＣＭＯＳ型半導体装
置、およびＢｉ一ＣＭＯＳ型半導体装置においても、素
子の微細化が進んでいる。
このように、素子が微細化されるにつれ、半導体装置で
は、例えば絶縁膜の膜構造、あるいは基板中の不純物濃
度プロファイル等の大幅な見直しを実施し、リーク電流
等の発生を抑制する等して信頼性の確保に対応してきて
いる。
は、例えば絶縁膜の膜構造、あるいは基板中の不純物濃
度プロファイル等の大幅な見直しを実施し、リーク電流
等の発生を抑制する等して信頼性の確保に対応してきて
いる。
しかしながら、近年では、素子の微細化の速度に、装置
の信頼性が追随できなくなりつつある。
の信頼性が追随できなくなりつつある。
特に寄生ｐｎｐｎ構造によるラッチアップ現象（サイリ
スタ動作）や、フィールド酸化膜直下の半導体層の反転
、いわゆるフィールド反転現象等がクローズアップされ
てきている。例えば第７図に示すようなＶ Ｇ （Ｖａ
ｐｏｕｒ Ｇｒｏｗｔｈ ）ウエー八を用いて、微細素
子構造を持つ、例えばＣＭＯＳ型、あるいはＢ ｉ−Ｃ
ＭＯＳ型の半導体装置を製造したとすると、特に寄生Ｐ
ＮＰＮ構造によるラッチアップ現象（サイリスク動作）
等の問題が顕著に現れてくる。
スタ動作）や、フィールド酸化膜直下の半導体層の反転
、いわゆるフィールド反転現象等がクローズアップされ
てきている。例えば第７図に示すようなＶ Ｇ （Ｖａ
ｐｏｕｒ Ｇｒｏｗｔｈ ）ウエー八を用いて、微細素
子構造を持つ、例えばＣＭＯＳ型、あるいはＢ ｉ−Ｃ
ＭＯＳ型の半導体装置を製造したとすると、特に寄生Ｐ
ＮＰＮ構造によるラッチアップ現象（サイリスク動作）
等の問題が顕著に現れてくる。
以下、第７図に示すＶＣウェーハ、およびその問題点に
ついて説明する。
ついて説明する。
第７図に示すように、Ｐ型半導体基板１２１上には、Ｎ
ゝ型埋込層（Ｎ” Ｂ．Ｌ．）１２２、およびＰ”型埋
込層（Ｐ” Ｂ．Ｌ，）１２３が形成されている。さら
に、これらの上部にＰ型エピタキシャル層１２４が形成
されている。
ゝ型埋込層（Ｎ” Ｂ．Ｌ．）１２２、およびＰ”型埋
込層（Ｐ” Ｂ．Ｌ，）１２３が形成されている。さら
に、これらの上部にＰ型エピタキシャル層１２４が形成
されている。
このようなＶＣウエー八の製造方法としては、Ｐ型半導
体基板１２１上に、酸化膜、あるいはホトレジスト等を
マスク材として用い、選択的に、例えばＮ型不純物であ
るアンチモン（Ｓ ｂ）を気相拡散させて、Ｐ゛型埋込
層１２２を形成する。
体基板１２１上に、酸化膜、あるいはホトレジスト等を
マスク材として用い、選択的に、例えばＮ型不純物であ
るアンチモン（Ｓ ｂ）を気相拡散させて、Ｐ゛型埋込
層１２２を形成する。
次に、同様に、酸化膜、あるいはホトレジスト等をマス
ク材乏して用い 選択的に、例えばＰ型不純物であるボ
ロン（Ｂ）を気相拡散させて、Ｐ＋型埋込層Ｌ２３を形
成する。次に、全面に、ＣＶＤ法により、通常、温度１
１００〜１２５０℃の範囲の高温でＮ型エピタキシャル
層１２４を形成する。ところが、このとき、拡散係数の
高いボロンが上記Ｎ型エピタキシャル層１２４内に必要
以上に拡散され、しみ出してしまい、Ｐ“型埋込層１２
３の不純物濃度プロファイルがだれてしまう。第９図に
、この状態の表わしている不純物濃度プロファイルを示
す。第９図は、第７図中のＹ３−Ｙ４線に沿う断面の不
純物濃度プロファイルである。また、これと比較するた
めに、第７図中のＹ５−Ｙ６線に沿う断面の不純物濃度
プロファイルを第８図に示しておく。図からも分かるよ
うに、あきらかにＰ＋型埋込層１２３の不純物濃度は、
Ｎ型エピタキシャル層１２４を或長させることにより減
少している。Ｐ＋型埋込層１２３の不純物濃度が低くな
るということは、これに接して形成されているＮ＋型埋
込層１２２同士を絶縁する能力が低下することを意味す
る。すなわち、ラッチアップが発生しやすい状態になっ
ているということである。これを解決するためには、こ
のだれを考慮して、Ｐ”型埋込層１２３の不純物濃度を
、あらかじめ、高めに設定しておくことが考えられる。
ク材乏して用い 選択的に、例えばＰ型不純物であるボ
ロン（Ｂ）を気相拡散させて、Ｐ＋型埋込層Ｌ２３を形
成する。次に、全面に、ＣＶＤ法により、通常、温度１
１００〜１２５０℃の範囲の高温でＮ型エピタキシャル
層１２４を形成する。ところが、このとき、拡散係数の
高いボロンが上記Ｎ型エピタキシャル層１２４内に必要
以上に拡散され、しみ出してしまい、Ｐ“型埋込層１２
３の不純物濃度プロファイルがだれてしまう。第９図に
、この状態の表わしている不純物濃度プロファイルを示
す。第９図は、第７図中のＹ３−Ｙ４線に沿う断面の不
純物濃度プロファイルである。また、これと比較するた
めに、第７図中のＹ５−Ｙ６線に沿う断面の不純物濃度
プロファイルを第８図に示しておく。図からも分かるよ
うに、あきらかにＰ＋型埋込層１２３の不純物濃度は、
Ｎ型エピタキシャル層１２４を或長させることにより減
少している。Ｐ＋型埋込層１２３の不純物濃度が低くな
るということは、これに接して形成されているＮ＋型埋
込層１２２同士を絶縁する能力が低下することを意味す
る。すなわち、ラッチアップが発生しやすい状態になっ
ているということである。これを解決するためには、こ
のだれを考慮して、Ｐ”型埋込層１２３の不純物濃度を
、あらかじめ、高めに設定しておくことが考えられる。
しかしながら、これでは、ボロンのしみ出し量が以前に
も増して増加する。ボロンのしみ出し量が増加するε、
以後、Ｎ型エピタキシャル層１２４内に形成される能動
素子に悪影響を及ぼす。例えばＭＯＳＦＥＴではしきい
値の変動等、また、バイポーラトランジスタでは、耐圧
の低下、あるいはアーリー電圧の劣化等が起こってしま
う。
も増して増加する。ボロンのしみ出し量が増加するε、
以後、Ｎ型エピタキシャル層１２４内に形成される能動
素子に悪影響を及ぼす。例えばＭＯＳＦＥＴではしきい
値の変動等、また、バイポーラトランジスタでは、耐圧
の低下、あるいはアーリー電圧の劣化等が起こってしま
う。
このような現象は、上記のようにＮ型エピタキシャル層
を形成した場合のみならず、Ｐ型エピタキシャル層を形
成した場合にも発生する。
を形成した場合のみならず、Ｐ型エピタキシャル層を形
成した場合にも発生する。
また、拡散係数の高いボロンのエピタキシャル層内への
しみ出しは、上記エピタキシャル層形成時ばかりでなく
、図示はしないがエピタキシャル層内にウェル領域を形
成する際の熱工程（通常１１００〜１２５０℃）でも生
じ、いっそう上記問題を深刻なものとしている。
しみ出しは、上記エピタキシャル層形成時ばかりでなく
、図示はしないがエピタキシャル層内にウェル領域を形
成する際の熱工程（通常１１００〜１２５０℃）でも生
じ、いっそう上記問題を深刻なものとしている。
（発明が解決しようとする課題）
この発明は上記のような点に鑑み為されたもので、特に
微細素子構造を持つＢｉ−ＣＭＯＳ型、あるいはＣＭＯ
Ｓ型のような半導体装置において、能動素子の各種特性
が変動することなく、反転防止層に高い不純物濃度を確
保し、ラッチアップ現象や、フィールド反転現象を抑制
して、寄生素子の動作に対するマージンを向上できる半
導体装置およびその製造方法を堤供することを目的とす
る。
微細素子構造を持つＢｉ−ＣＭＯＳ型、あるいはＣＭＯ
Ｓ型のような半導体装置において、能動素子の各種特性
が変動することなく、反転防止層に高い不純物濃度を確
保し、ラッチアップ現象や、フィールド反転現象を抑制
して、寄生素子の動作に対するマージンを向上できる半
導体装置およびその製造方法を堤供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
この発明による第１の半導体装置によれば、第１導電型
の半導体基板とこの半導体基板内に形成された第２導電
型のウェル領域と、上記半導体基板の表面領域に形成さ
れたフィールド絶縁膜と、このフィールド絶縁膜の直下
に形成され少なくとも２ｔＩ所に不純物濃度のピークを
有する第１導電型の反転防止層と、上記フィールド絶！
１膜によって分離された上記半導体基板内、および上記
ウェル領域内に形成された能動素子とを具備することを
特徴とする。
の半導体基板とこの半導体基板内に形成された第２導電
型のウェル領域と、上記半導体基板の表面領域に形成さ
れたフィールド絶縁膜と、このフィールド絶縁膜の直下
に形成され少なくとも２ｔＩ所に不純物濃度のピークを
有する第１導電型の反転防止層と、上記フィールド絶！
１膜によって分離された上記半導体基板内、および上記
ウェル領域内に形成された能動素子とを具備することを
特徴とする。
また、この第１の半導体装置の製造方法は、第１導電型
の半導体基板内に第２導Ｓ型のウェル領域を形成する工
程と、フィールド絶縁膜形成予定領域に対して反転防止
用の第１導電型の不純物を少なくとも２回それぞれ注入
される深さを変えてイオン注入する工程と、上記半導体
基板の表面領域にフィールド絶縁膜を形成する工程とこ
のフィールド絶縁膜によって分離された上記半導体基板
内、およびウェル領域内に能動素子を形成する工程とを
具備することを特徴とする。
の半導体基板内に第２導Ｓ型のウェル領域を形成する工
程と、フィールド絶縁膜形成予定領域に対して反転防止
用の第１導電型の不純物を少なくとも２回それぞれ注入
される深さを変えてイオン注入する工程と、上記半導体
基板の表面領域にフィールド絶縁膜を形成する工程とこ
のフィールド絶縁膜によって分離された上記半導体基板
内、およびウェル領域内に能動素子を形成する工程とを
具備することを特徴とする。
この発明による第２の半導体装置によれば、第１導電型
の半導体基板とこの半導体基板内に形成された第２導電
型の領域と、上記半導体基板の表面領域に形成されたフ
ィールド絶縁膜とこのフィールド絶縁膜の直下に形成さ
れ少なくとも２ｎ所に不純物濃度のピークを有する第１
導電型の反転防止層、および第２導電型の反転防止層と
、上記フィールド絶縁膜によって分離された上記第１導
電型の領域内、および第２導電型内に形成された能動素
子とを具備することを特徴とする。
の半導体基板とこの半導体基板内に形成された第２導電
型の領域と、上記半導体基板の表面領域に形成されたフ
ィールド絶縁膜とこのフィールド絶縁膜の直下に形成さ
れ少なくとも２ｎ所に不純物濃度のピークを有する第１
導電型の反転防止層、および第２導電型の反転防止層と
、上記フィールド絶縁膜によって分離された上記第１導
電型の領域内、および第２導電型内に形成された能動素
子とを具備することを特徴とする。
また、この第２の半導体装置の製造方法は、第１導電型
の半導体基板内に第２導電型の領域を形成する工程と、
フィールド絶縁膜形成予定領域に対して反転防止用の第
１導電型、および第２導電型の不純物をそれぞれ少なく
とも２回ずつ注入される深さを変えてイオン注入する工
程と、上記半導体基板の表面領域にフィールド絶縁膜を
形成する工程とこのフィールド絶縁膜によって分離され
た上記半導体基板内、および第２導電型の領域内に能動
素子を形成する工程とを具備するここを特徴とする。
の半導体基板内に第２導電型の領域を形成する工程と、
フィールド絶縁膜形成予定領域に対して反転防止用の第
１導電型、および第２導電型の不純物をそれぞれ少なく
とも２回ずつ注入される深さを変えてイオン注入する工
程と、上記半導体基板の表面領域にフィールド絶縁膜を
形成する工程とこのフィールド絶縁膜によって分離され
た上記半導体基板内、および第２導電型の領域内に能動
素子を形成する工程とを具備するここを特徴とする。
この発明による第３の半導体装置によれば、第１導電型
の半導体基板とこの半導体基板の表面領域の少なくとも
２箇所に形成された第２導電型の埋込層と、これら埋込
層の上部に形成された第１導電型のエピタキシャル層と
このエピタキシャル層内に上記各埋込層に届くように形
成された少なくとも２つの第２導電型のウェル領域と、
上記１つのウェル領域内に上記埋込層に届くように形成
された第２導電型の高不純物濃度領域と、上記各ウェル
領域相互間の基板の表面領域に形成されたフィールド絶
縁膜とこのフィールド絶縁膜の直下に形成され少なくと
も２ｎ所に不純物濃度のピークを有する第１導電型の反
転防止層と、上記第１導電型のエピタキシャル層内、お
よび各ウェル領域内にそれぞれ形成された能動素子とを
具備することを特徴とする。
の半導体基板とこの半導体基板の表面領域の少なくとも
２箇所に形成された第２導電型の埋込層と、これら埋込
層の上部に形成された第１導電型のエピタキシャル層と
このエピタキシャル層内に上記各埋込層に届くように形
成された少なくとも２つの第２導電型のウェル領域と、
上記１つのウェル領域内に上記埋込層に届くように形成
された第２導電型の高不純物濃度領域と、上記各ウェル
領域相互間の基板の表面領域に形成されたフィールド絶
縁膜とこのフィールド絶縁膜の直下に形成され少なくと
も２ｎ所に不純物濃度のピークを有する第１導電型の反
転防止層と、上記第１導電型のエピタキシャル層内、お
よび各ウェル領域内にそれぞれ形成された能動素子とを
具備することを特徴とする。
また、この第３の半導体装置の製造方法は、第１導電型
の半導体基板の表面領域の少なくとも２ｎ所に第２導電
型の埋込層を形成する工程と、これら埋込層の上部に第
１導電型のエピタキシャル層を形成する工程とこのエピ
タキシャル層内に上紀各埋込層に届くように少なくεも
２つ第２導電型のウェル領域を形成する工程と、上記１
つのウェル領域内に上記埋込層に届くように第２導電型
の高不純物濃度領域を形成する工程と、フィールド絶縁
膜形成予定領域に対して反転防止用の第１導電型の不純
物を少なくとも２回それぞれ注入される深さを変えてイ
オン注入する工程と、上記エピタキシャル層の表面領域
にフィールド絶縁膜を形成する工程と、上記エピタキシ
ャル層内、および各ウェル領域内に能動素子を形成する
工程とを具備することを特徴とする。
の半導体基板の表面領域の少なくとも２ｎ所に第２導電
型の埋込層を形成する工程と、これら埋込層の上部に第
１導電型のエピタキシャル層を形成する工程とこのエピ
タキシャル層内に上紀各埋込層に届くように少なくεも
２つ第２導電型のウェル領域を形成する工程と、上記１
つのウェル領域内に上記埋込層に届くように第２導電型
の高不純物濃度領域を形成する工程と、フィールド絶縁
膜形成予定領域に対して反転防止用の第１導電型の不純
物を少なくとも２回それぞれ注入される深さを変えてイ
オン注入する工程と、上記エピタキシャル層の表面領域
にフィールド絶縁膜を形成する工程と、上記エピタキシ
ャル層内、および各ウェル領域内に能動素子を形成する
工程とを具備することを特徴とする。
この発明による？３４の半導体装置によれば、第１導電
型の半導体基板とこの半導体基板の表面領域の少なくと
も２ｒ！Ａ所に形成された第２導電型の埋込層と、これ
ら埋込層の上部に形成された第２導電型のエピタキシャ
ル層とこのエピタキシャル層内に上記半導体基板に届く
ように形成された少なくとも１つの第１導電型のウェル
領域と、上記エピタキシャル層内に、上記１つの埋込層
に届くように形成された第２導電型の高不純物濃度領域
と、上記エピタキシャル層の表面領域に形成されたフィ
ールド絶縁膜とこのフィールド絶縁膜の直下に形成され
少なくとも２ｎ所に不純物濃度のピークを有する第１導
電型の反転防止層、および第２導電型の反転防止層と、
上記エピタキシャル層内、およびウェル領域内に形成さ
れた能動素子とを具備することを特徴とする。
型の半導体基板とこの半導体基板の表面領域の少なくと
も２ｒ！Ａ所に形成された第２導電型の埋込層と、これ
ら埋込層の上部に形成された第２導電型のエピタキシャ
ル層とこのエピタキシャル層内に上記半導体基板に届く
ように形成された少なくとも１つの第１導電型のウェル
領域と、上記エピタキシャル層内に、上記１つの埋込層
に届くように形成された第２導電型の高不純物濃度領域
と、上記エピタキシャル層の表面領域に形成されたフィ
ールド絶縁膜とこのフィールド絶縁膜の直下に形成され
少なくとも２ｎ所に不純物濃度のピークを有する第１導
電型の反転防止層、および第２導電型の反転防止層と、
上記エピタキシャル層内、およびウェル領域内に形成さ
れた能動素子とを具備することを特徴とする。
また、この第４の半導体装置の製造方法は、第１導電型
の半導体基板の表面領域の少なくとも２ｎ所に第２導電
型の埋込層を形成する工程と、これらの各埋込層の上部
に第２導電型のエピタキシャル層を形成する工程とこの
エピタキシャル層内に上記半導体基板に届くように少な
くとも１つの第１導電型のウェル領域を形成する工程と
、上記エピタキシャル層内に上記１つの埋込層のうちの
１つに届くように第２導電型の高不純物濃度領域を形成
する工程と、フィールド絶縁膜形成予定領域に対して反
転防止用の第１導電型、および第２導電型の不純物をそ
れぞれ少なくとも２回ずつ注入される深さを変えてイオ
ン注入する工程と、上記エピタキシャル層の表面領域に
フィールド絶縁膜を形成する工程と、上記エピタキシャ
ル層内、およびウェル領域内に能動素子を形成する工程
とを具備することを特徴とする。
の半導体基板の表面領域の少なくとも２ｎ所に第２導電
型の埋込層を形成する工程と、これらの各埋込層の上部
に第２導電型のエピタキシャル層を形成する工程とこの
エピタキシャル層内に上記半導体基板に届くように少な
くとも１つの第１導電型のウェル領域を形成する工程と
、上記エピタキシャル層内に上記１つの埋込層のうちの
１つに届くように第２導電型の高不純物濃度領域を形成
する工程と、フィールド絶縁膜形成予定領域に対して反
転防止用の第１導電型、および第２導電型の不純物をそ
れぞれ少なくとも２回ずつ注入される深さを変えてイオ
ン注入する工程と、上記エピタキシャル層の表面領域に
フィールド絶縁膜を形成する工程と、上記エピタキシャ
ル層内、およびウェル領域内に能動素子を形成する工程
とを具備することを特徴とする。
（作用）
上記のような半導体装置にあっては、フィールド絶縁膜
直下のｍｌ導電型の反転防止層に少なくとも２つの不純
物濃度のピークを設けることによって、例えば半導体装
置の主表面近傍に不純物濃度のピークを有する反転防止
層により、フィールド反転現象を抑制できる。さらに第
２導電型の埋込層近傍、あるいは上記装置の主表面から
みて深い位置に不純物濃度のピークを有する反転防止層
により、ラッチアップ現象を抑制できる。
直下のｍｌ導電型の反転防止層に少なくとも２つの不純
物濃度のピークを設けることによって、例えば半導体装
置の主表面近傍に不純物濃度のピークを有する反転防止
層により、フィールド反転現象を抑制できる。さらに第
２導電型の埋込層近傍、あるいは上記装置の主表面から
みて深い位置に不純物濃度のピークを有する反転防止層
により、ラッチアップ現象を抑制できる。
また、その製造方法にあっては、第１、あるいは第２導
ｔＸのエピタキシャル層形成後、反転防止層形成用の不
純物を注入される深さをそれぞれ変えて少なくとも２回
、イオン注入することによって、反転防止層を形成する
ことにより、例えばエピタキシャル層形成、あるいはウ
ェル領域形成等の高温熱処理工程の熱による反転防止層
の不純物のしみ出しがない。したがって、反転防止層の
不純物濃度が低下することはなく、これに接して形成さ
れている反対導電型の領域同士を絶縁する能力を充分に
確保できる。しかも、後に形成される能動素子にあって
は、素子の各種特性の変動が少なくなる。
ｔＸのエピタキシャル層形成後、反転防止層形成用の不
純物を注入される深さをそれぞれ変えて少なくとも２回
、イオン注入することによって、反転防止層を形成する
ことにより、例えばエピタキシャル層形成、あるいはウ
ェル領域形成等の高温熱処理工程の熱による反転防止層
の不純物のしみ出しがない。したがって、反転防止層の
不純物濃度が低下することはなく、これに接して形成さ
れている反対導電型の領域同士を絶縁する能力を充分に
確保できる。しかも、後に形成される能動素子にあって
は、素子の各種特性の変動が少なくなる。
（実施例）
以下、図面を参照してこの発明の実施例に係わる半導体
装置およびその製造方法について説明する。
装置およびその製造方法について説明する。
１１図（ａ）ないし第１図（ｆ）は、この発明の第１の
実施例に係わる半導体装置を製造工程順に示した断面図
である。
実施例に係わる半導体装置を製造工程順に示した断面図
である。
まず、第１図（ａ）に示すように、例えば比抵抗２０Ω
・ｃｍ程度、面方位（１００）のＰ型半導体基板１表面
の所定の領域に対して、従来と同様な方法により、例え
ばＮ型不純物であるアンチモン（Ｓ ｂ）を気相拡散さ
せることによって、比抵抗１５Ｑ・ｃｌ程度の高濃度Ｎ
＋型埋込層（Ｎ” Ｂ．Ｌ．）２を、選択的に形成する
。次に、このＮ＋型埋込層２の形成されたＰ型半導体基
板１上に、例えばＣＶＤ法により、比抵抗４Ｑ・ＣＩ程
度のＰ型エピタキシャル層３を、厚さ２Ｊ１程度形成す
る。
・ｃｍ程度、面方位（１００）のＰ型半導体基板１表面
の所定の領域に対して、従来と同様な方法により、例え
ばＮ型不純物であるアンチモン（Ｓ ｂ）を気相拡散さ
せることによって、比抵抗１５Ｑ・ｃｌ程度の高濃度Ｎ
＋型埋込層（Ｎ” Ｂ．Ｌ．）２を、選択的に形成する
。次に、このＮ＋型埋込層２の形成されたＰ型半導体基
板１上に、例えばＣＶＤ法により、比抵抗４Ｑ・ＣＩ程
度のＰ型エピタキシャル層３を、厚さ２Ｊ１程度形成す
る。
次に、例えばＮ型不純物であるリン（Ｐ）を、このＰ型
エピタキシャル層３内の所定の場所に対して選択的にイ
オン注入し、例えば温度１１００℃で上記Ｎ゛型埋込層
２に届くように熱拡散させることにより、Ｎ型ウェル領
域４を形成する。さらにＮ型不純物であるリンを、Ｎ型
ウェル領域間の所定の位置に対して選択的にイオン注入
し、例えば温度１１００℃で上記ｎ“型埋込層２に届く
ように熱拡散させることにより、バイボーラトランジス
タのコレクタ取り出し領域となる高濃度Ｎ＋型領域５を
形成する。
エピタキシャル層３内の所定の場所に対して選択的にイ
オン注入し、例えば温度１１００℃で上記Ｎ゛型埋込層
２に届くように熱拡散させることにより、Ｎ型ウェル領
域４を形成する。さらにＮ型不純物であるリンを、Ｎ型
ウェル領域間の所定の位置に対して選択的にイオン注入
し、例えば温度１１００℃で上記ｎ“型埋込層２に届く
ように熱拡散させることにより、バイボーラトランジス
タのコレクタ取り出し領域となる高濃度Ｎ＋型領域５を
形成する。
このとき、同図に示すように、従来では形成されていた
反転防止層としての効果を持つＰ型埋込層は形成されて
いない。（これは、第５図にＰ”型埋込層８３として図
示されている。）次に、第１図（ｂ）に示すように、全
面に、例えば温度９５０℃の熱酸化法により、厚さ１０
００入程度の熱酸化膜６を形成する。次に、全面に、例
えばＬＰＣＶＤ法により、厚さ３０００入程度の窒化膜
７を形成する。次に、この窒化＠７を、例えば図示しな
いホトレジストを用いた写真蝕刻法により、所定のフィ
ールド酸化膜形成パターンにバターニングする。次に、
全面に、ホトレジスト８を塗布し、写真蝕刻法により、
フィールド酸化膜直下に形成する反転防止層パターンに
バターニングする。次に、このホトレジスト８をマスク
として、例えばＰ型不純物であるボロン（Ｂ）を加速電
圧５０ＫｅＶ， ドーズ量５×１ ０ １３ｃｍ−２、
および加速電圧１．５ＭｅＶ，ドーズＨＡ Ｉ Ｘ １
０ ”ａｍ−２の条件で、都合２回のイオン注入を行
なう。そして、それぞれ異なる深さの位置にＰ一型反転
防止層９、および１０ （１” （ａ）、Ｐ”（ｂ）
）形成する。ここで、半導体装置の主表面からみて、深
い位置に形成されたＰ一型反転防止層１０の不純物濃度
のピークは、例えばＰ型半導体基板１と、Ｐ型エピタキ
シャル層３との境界近傍に設定されるようにする。この
ように不純物濃度のピークの部分を上記境界近傍に設定
してやることにより、Ｐ型半導体基板１にかかる領域か
ら、Ｐ型エピタキシャル層３にかかる領域に至るまで、
反転防止層となりうるに充分な不純物濃度を確保するこ
とができるようになる。また、上記境界付近には、Ｎ＋
型埋込層２が存在しており、境界近傍におけるＰ一型反
転防止層１０の不純物：ａ度を、局部的に高めてやるこ
とにより、Ｎ＋型埋込層２同士のパンチスルー防止効果
がいっそう向上する。この状態をより詳細に説明するた
めに、同図中のＹｌ−Ｙ２線に沿う不純物濃度プロファ
イル図をｆｊＳ２図に示す。第２図に示すように、装置
の主表面近傍に形成されたＰ一型反転防止層９の不純物
濃度のピーク地点では、不純物濃度が、〜１ ０ ”ｃ
１’程度ある。一方、Ｐ一型反転防止層１０の不純物濃
度のピーク地点では、不純物濃度が、〜１ ０ ”ｃｉ
−３程度あり、さらに、このピーク地点は、Ｐ型半導体
基板１と、Ｉ”１２エピタキシャル届３との境界に設定
されている。また、このＰ一型反転防止ＦｆＩＩ１０の
杉成は、例えばＰ＋型理込層２に接するようにして形成
する。一方、Ｐ型反転防止層９は、例えばＮ型ウェル領
域４に接するようにして形成する。
反転防止層としての効果を持つＰ型埋込層は形成されて
いない。（これは、第５図にＰ”型埋込層８３として図
示されている。）次に、第１図（ｂ）に示すように、全
面に、例えば温度９５０℃の熱酸化法により、厚さ１０
００入程度の熱酸化膜６を形成する。次に、全面に、例
えばＬＰＣＶＤ法により、厚さ３０００入程度の窒化膜
７を形成する。次に、この窒化＠７を、例えば図示しな
いホトレジストを用いた写真蝕刻法により、所定のフィ
ールド酸化膜形成パターンにバターニングする。次に、
全面に、ホトレジスト８を塗布し、写真蝕刻法により、
フィールド酸化膜直下に形成する反転防止層パターンに
バターニングする。次に、このホトレジスト８をマスク
として、例えばＰ型不純物であるボロン（Ｂ）を加速電
圧５０ＫｅＶ， ドーズ量５×１ ０ １３ｃｍ−２、
および加速電圧１．５ＭｅＶ，ドーズＨＡ Ｉ Ｘ １
０ ”ａｍ−２の条件で、都合２回のイオン注入を行
なう。そして、それぞれ異なる深さの位置にＰ一型反転
防止層９、および１０ （１” （ａ）、Ｐ”（ｂ）
）形成する。ここで、半導体装置の主表面からみて、深
い位置に形成されたＰ一型反転防止層１０の不純物濃度
のピークは、例えばＰ型半導体基板１と、Ｐ型エピタキ
シャル層３との境界近傍に設定されるようにする。この
ように不純物濃度のピークの部分を上記境界近傍に設定
してやることにより、Ｐ型半導体基板１にかかる領域か
ら、Ｐ型エピタキシャル層３にかかる領域に至るまで、
反転防止層となりうるに充分な不純物濃度を確保するこ
とができるようになる。また、上記境界付近には、Ｎ＋
型埋込層２が存在しており、境界近傍におけるＰ一型反
転防止層１０の不純物：ａ度を、局部的に高めてやるこ
とにより、Ｎ＋型埋込層２同士のパンチスルー防止効果
がいっそう向上する。この状態をより詳細に説明するた
めに、同図中のＹｌ−Ｙ２線に沿う不純物濃度プロファ
イル図をｆｊＳ２図に示す。第２図に示すように、装置
の主表面近傍に形成されたＰ一型反転防止層９の不純物
濃度のピーク地点では、不純物濃度が、〜１ ０ ”ｃ
１’程度ある。一方、Ｐ一型反転防止層１０の不純物濃
度のピーク地点では、不純物濃度が、〜１ ０ ”ｃｉ
−３程度あり、さらに、このピーク地点は、Ｐ型半導体
基板１と、Ｉ”１２エピタキシャル届３との境界に設定
されている。また、このＰ一型反転防止ＦｆＩＩ１０の
杉成は、例えばＰ＋型理込層２に接するようにして形成
する。一方、Ｐ型反転防止層９は、例えばＮ型ウェル領
域４に接するようにして形成する。
？、上記イオン注入の際、マスク材として、耐イオン注
入性に優れたホトレジスト８を用いているが、例えばプ
ラズマ酸化膜等の絶縁層を約３ｊｍ程度形成して、これ
をマスク材として使用しても、上記ホトレジスト８と同
様なイオン遮断効果を持たせることができる。
入性に優れたホトレジスト８を用いているが、例えばプ
ラズマ酸化膜等の絶縁層を約３ｊｍ程度形成して、これ
をマスク材として使用しても、上記ホトレジスト８と同
様なイオン遮断効果を持たせることができる。
次に、第１図（ｃ）に示すように、前記ホトレジスト８
を剥離した後、例えば前記窒化膜７を耐酸化のマスクと
して熱酸化を実施し、厚さ８０００入程度の素子分離領
域となるフィールド酸化膜１１を形成する。
を剥離した後、例えば前記窒化膜７を耐酸化のマスクと
して熱酸化を実施し、厚さ８０００入程度の素子分離領
域となるフィールド酸化膜１１を形成する。
次に、第１図（ｄ）に示すように、前記フィールド酸化
膜１１によって分離された素子領域表面に、温度９５０
℃、ＨＣｌ＋Ｏ■混合雰囲気中にて、厚さ２５０入程度
のゲート酸化膜１２を形成する。次に、例えばＰ型不純
物であるボロンを、バイボーラトランジスタのＰ一型内
部ベース形成領ｔｄｉ：（同図（ｄ）には図示せず、同
図（ｅ）には、１５として図示する）、およびＮチャネ
ル型、Ｐチャネル型ＭＯＳＦＥＴのしきい値制御用とし
て、選択的にイオン注入する。次に、全面に、例えばＬ
ＰＣＶＤ法により、ポリシリコン層を、厚さ４０００Ａ
程度形成する。次に、このポリシリコン層を、例えば温
度９５０℃、ｐｏｃ ｉ，雰囲気中で処理することによ
り、導体化（ｎ“型化）する。さらに、このポリシリコ
ン層を、図示しないホトレジストを用いた写真蝕刻法、
およびＲＩＥ法により、所定のＭＯＳＦＥＴのゲート形
状にバターニングしてＭＯＳＦＥＴのゲート１３を形成
する。
膜１１によって分離された素子領域表面に、温度９５０
℃、ＨＣｌ＋Ｏ■混合雰囲気中にて、厚さ２５０入程度
のゲート酸化膜１２を形成する。次に、例えばＰ型不純
物であるボロンを、バイボーラトランジスタのＰ一型内
部ベース形成領ｔｄｉ：（同図（ｄ）には図示せず、同
図（ｅ）には、１５として図示する）、およびＮチャネ
ル型、Ｐチャネル型ＭＯＳＦＥＴのしきい値制御用とし
て、選択的にイオン注入する。次に、全面に、例えばＬ
ＰＣＶＤ法により、ポリシリコン層を、厚さ４０００Ａ
程度形成する。次に、このポリシリコン層を、例えば温
度９５０℃、ｐｏｃ ｉ，雰囲気中で処理することによ
り、導体化（ｎ“型化）する。さらに、このポリシリコ
ン層を、図示しないホトレジストを用いた写真蝕刻法、
およびＲＩＥ法により、所定のＭＯＳＦＥＴのゲート形
状にバターニングしてＭＯＳＦＥＴのゲート１３を形成
する。
次に、第１図（ｅ）に示すように、例えばＮＨ４Ｆによ
るウェットエッチングにより、前記ポリシリコン層によ
るゲート１３をマスクとして、前記ゲート酸化Ｉｆ！１
１２を、選択的に除去し、素子領域表面を一旦露出させ
る。次に、熱酸化法により、上記露出した素子領域表面
に、新たに酸化膜１４を形成する。このとき、ポリシリ
コンからなるゲート１３の表面も酸化される。
るウェットエッチングにより、前記ポリシリコン層によ
るゲート１３をマスクとして、前記ゲート酸化Ｉｆ！１
１２を、選択的に除去し、素子領域表面を一旦露出させ
る。次に、熱酸化法により、上記露出した素子領域表面
に、新たに酸化膜１４を形成する。このとき、ポリシリ
コンからなるゲート１３の表面も酸化される。
次に、上記Ｎ型ウェル領域４、およびＰ型エピタキシャ
ル層３に対し、Ｎ型の不純物、例えばヒ素を選択的にイ
オン注入して、バイボーラトランジスタのＮ＋型エミッ
タ領域１５、およびＮチャネル型ＭＯＳＦＥＴのＮ＋型
ソース、ドレイン領域１６を、それぞれ形成する。次に
、Ｎ型ウェル領域４に対し、Ｐ型の不純物、例えばボロ
ンを選択的にイオン注入して、Ｐチャネル型ＭＯＳＦＥ
ＴのＰ＋型ソース、ドレイン領域１８、およびバイポー
ラトランジスタのＰ＋型外部ベース領域１つを、それぞ
れ形成する。
ル層３に対し、Ｎ型の不純物、例えばヒ素を選択的にイ
オン注入して、バイボーラトランジスタのＮ＋型エミッ
タ領域１５、およびＮチャネル型ＭＯＳＦＥＴのＮ＋型
ソース、ドレイン領域１６を、それぞれ形成する。次に
、Ｎ型ウェル領域４に対し、Ｐ型の不純物、例えばボロ
ンを選択的にイオン注入して、Ｐチャネル型ＭＯＳＦＥ
ＴのＰ＋型ソース、ドレイン領域１８、およびバイポー
ラトランジスタのＰ＋型外部ベース領域１つを、それぞ
れ形成する。
次に、第１図（ｆ）に示すように、例えばＬＰＣＶＤ法
により、全面に、ＣＶＤ酸化膜と、ＢＰＳＧ膜とからな
る２層構造の層間絶縁膜２０を形成する。次に、例えば
温度９５０℃、ＰＯＣ １３雰囲気中にて熱処理するこ
とにより、前記Ｐ一型内部ベース領域１５、Ｎ＋型ソー
ス／ドレイン領域１６、Ｎ１型エミツタ領域１７、Ｐ＋
型ソース／ドレイン領域１８、およびＰ１型外部ベース
領域１９を活性化する。このとき、バイボーラトランジ
スタでは、所望の特性、例えば電流増幅率ｈｔａ等が実
現される。次に、図示しないホトレジストを用いた写真
蝕刻法、およびＲＩＥ法により、層間絶縁膜２０に対し
て、コンタクト孔を選択的に開孔する。次に、例えばス
バッタ法により、上記コンタクト孔内も含む全面に、ア
ルミニウム層２１を形成する。次に、このアルミニウム
層２１を、例えば図示しないホトレジストを用いた写真
蝕刻法により、所定の配線形状にパターニングする。
により、全面に、ＣＶＤ酸化膜と、ＢＰＳＧ膜とからな
る２層構造の層間絶縁膜２０を形成する。次に、例えば
温度９５０℃、ＰＯＣ １３雰囲気中にて熱処理するこ
とにより、前記Ｐ一型内部ベース領域１５、Ｎ＋型ソー
ス／ドレイン領域１６、Ｎ１型エミツタ領域１７、Ｐ＋
型ソース／ドレイン領域１８、およびＰ１型外部ベース
領域１９を活性化する。このとき、バイボーラトランジ
スタでは、所望の特性、例えば電流増幅率ｈｔａ等が実
現される。次に、図示しないホトレジストを用いた写真
蝕刻法、およびＲＩＥ法により、層間絶縁膜２０に対し
て、コンタクト孔を選択的に開孔する。次に、例えばス
バッタ法により、上記コンタクト孔内も含む全面に、ア
ルミニウム層２１を形成する。次に、このアルミニウム
層２１を、例えば図示しないホトレジストを用いた写真
蝕刻法により、所定の配線形状にパターニングする。
次に、例えば温度４５０℃にて、フォーミングガスシン
タ処理を実施して、装置内の諸素子の特性を安定化させ
ることにより、この発明の第１の実施例に係わるＢｉ−
ＣＭＯＳ型の半導体装置が製造される。
タ処理を実施して、装置内の諸素子の特性を安定化させ
ることにより、この発明の第１の実施例に係わるＢｉ−
ＣＭＯＳ型の半導体装置が製造される。
このような、第１の実施例に係わる半導体装置によれば
、フィールド酸化８１１直下に存在するＰ一型反転防止
層９、および１０の不純物濃度が、上述したように、そ
れぞれ〜１ ０ ”ｃ■−３ 〜１０１ｌｌｃ１３程度
にされている。このように、Ｐ−型反転防止層９、およ
び１０には、充分に高い不純物′ａ度が確保されており
、反転耐性が強化されている。したがって、例えばＮ＋
型埋込層２に接して存在しているＰ一型反転防止層１０
では、ラブチアップ現象を抑制できる。また、装置の主
表面近傍に存在しているＰ−型反転防止ＩＷ９では、フ
ィールド反転現象を抑制できる。しかもこれらのｐ一型
反転防止層９、および１０の反転耐性が強化されている
こ．とから、上記ラッチアップ現象や、フィールド反転
現象等の寄生素子動作に対するマージンが、従来のＣＭ
ＯＳ！、あるいはＢｉ一ＣＭＯＳ型の半導体装置に比較
して向上する。
、フィールド酸化８１１直下に存在するＰ一型反転防止
層９、および１０の不純物濃度が、上述したように、そ
れぞれ〜１ ０ ”ｃ■−３ 〜１０１ｌｌｃ１３程度
にされている。このように、Ｐ−型反転防止層９、およ
び１０には、充分に高い不純物′ａ度が確保されており
、反転耐性が強化されている。したがって、例えばＮ＋
型埋込層２に接して存在しているＰ一型反転防止層１０
では、ラブチアップ現象を抑制できる。また、装置の主
表面近傍に存在しているＰ−型反転防止ＩＷ９では、フ
ィールド反転現象を抑制できる。しかもこれらのｐ一型
反転防止層９、および１０の反転耐性が強化されている
こ．とから、上記ラッチアップ現象や、フィールド反転
現象等の寄生素子動作に対するマージンが、従来のＣＭ
ＯＳ！、あるいはＢｉ一ＣＭＯＳ型の半導体装置に比較
して向上する。
尚、上記第１の実施例では、Ｐ一型反転防止層９の不純
物濃度は、〜１ ０ １７ｃｔ−’ Ｐ一型反転防止
層１０の不純物濃度は、〜１ ０ ”ａｍ−３程度に設
定されているが、それぞれこれらの値以上に、不純物濃
度を上げることも勿論可能である。
物濃度は、〜１ ０ １７ｃｔ−’ Ｐ一型反転防止
層１０の不純物濃度は、〜１ ０ ”ａｍ−３程度に設
定されているが、それぞれこれらの値以上に、不純物濃
度を上げることも勿論可能である。
また、上記第１の実施例に係わる半導体装置では、反転
防止層の不純物濃度のピークの数を２つとしたが、これ
に限定されることはなく、２つ以上であワても構わない
。
防止層の不純物濃度のピークの数を２つとしたが、これ
に限定されることはなく、２つ以上であワても構わない
。
一方、第１の実施例に係わる半導体装置の製造方法によ
れば、Ｐ型エピタキシャル層３形成後、反転防止層を形
成すべき領域に対して、少なくとも２回の反転防止層形
成用の不純物のイオン注入を、それぞれ注入される深さ
を変えて行なう。このことにより、高い拡散係数を持つ
ボロンのイオン注入によるＰ一型反転防止層９、および
１０を、不純物濃度プロファイルがだれることなく、所
望の不純物濃度プロファイルに精度良く合わせ込み、形
成することができる。また、Ｐ型エピタキシャル層３、
およびＮ）Ｊ１ウェル領域４形成後に、Ｐ−型反転防止
層９、および１０が形成されるので、反転防止層形成用
のＰ型の不純物、例えばボロンがＰ型エピタキシャル層
３内にしみ出す量は少ない。したがって、Ｐ型エピタキ
シャル層３内に微細な素子構造を持つ能動素子を形成し
たとしても、各種特性の変動が少なく、動作の安定した
信頼性の高い能動素子を形成することが可能となる。
れば、Ｐ型エピタキシャル層３形成後、反転防止層を形
成すべき領域に対して、少なくとも２回の反転防止層形
成用の不純物のイオン注入を、それぞれ注入される深さ
を変えて行なう。このことにより、高い拡散係数を持つ
ボロンのイオン注入によるＰ一型反転防止層９、および
１０を、不純物濃度プロファイルがだれることなく、所
望の不純物濃度プロファイルに精度良く合わせ込み、形
成することができる。また、Ｐ型エピタキシャル層３、
およびＮ）Ｊ１ウェル領域４形成後に、Ｐ−型反転防止
層９、および１０が形成されるので、反転防止層形成用
のＰ型の不純物、例えばボロンがＰ型エピタキシャル層
３内にしみ出す量は少ない。したがって、Ｐ型エピタキ
シャル層３内に微細な素子構造を持つ能動素子を形成し
たとしても、各種特性の変動が少なく、動作の安定した
信頼性の高い能動素子を形成することが可能となる。
また、上記第１の実施例に係わる半導体装置の製造方法
では、反転防止層形成用の不純物のイオン注入の回数を
２回としたが、これに限定されることはなく、２回以上
であっても構わない。
では、反転防止層形成用の不純物のイオン注入の回数を
２回としたが、これに限定されることはなく、２回以上
であっても構わない。
次に、第３図（ａ）ないし第３図（ｃ）を参照して、こ
の発明の第２の実施例に係わる半導体装置およびその製
造方法を説明する。
の発明の第２の実施例に係わる半導体装置およびその製
造方法を説明する。
まず、第３図（ａ）に示すように、例えばＰ型半導体基
板３１表面の所定の領域に対して、上記第１の実施例同
様、例えばＮ型不純物であるアンチモンを気相拡散させ
ることによって、高濃度Ｎ＋型埋込層（Ｎ” Ｂ．Ｌ。
板３１表面の所定の領域に対して、上記第１の実施例同
様、例えばＮ型不純物であるアンチモンを気相拡散させ
ることによって、高濃度Ｎ＋型埋込層（Ｎ” Ｂ．Ｌ。
）３２を、選択的に形成する。次に、このＮ１型埋込層
３２の形成されたＰ型半導体基板上に、例えばＣＶＤ法
により、Ｎ型エピタキシャル層３３を形成する。次に、
例えばＮ型不純物であるリンをこのＮ型エピタキシャル
層３３内の所定の場所に対して選択的にイオン注入する
。そして、上記Ｎ＋型埋込層３２に届くように、第１の
実施例同様に熱拡散させることにより、バイボーラトラ
ンジスタのコレクタ取り出し領域となる高濃度Ｎ１型領
域３５を形成する。
３２の形成されたＰ型半導体基板上に、例えばＣＶＤ法
により、Ｎ型エピタキシャル層３３を形成する。次に、
例えばＮ型不純物であるリンをこのＮ型エピタキシャル
層３３内の所定の場所に対して選択的にイオン注入する
。そして、上記Ｎ＋型埋込層３２に届くように、第１の
実施例同様に熱拡散させることにより、バイボーラトラ
ンジスタのコレクタ取り出し領域となる高濃度Ｎ１型領
域３５を形成する。
次に、例えばＰ型不純物であるボロンを、このＮ型エピ
タキシャル層３３内の所定の場所に対して選択的にイオ
ン注入し、上記Ｐ型半導体基板３１に届くように熱拡散
させることにより、Ｐ型ウェル領域３４を形成する。
タキシャル層３３内の所定の場所に対して選択的にイオ
ン注入し、上記Ｐ型半導体基板３１に届くように熱拡散
させることにより、Ｐ型ウェル領域３４を形成する。
次に、第３図（ｂ）に示すように、第１の実施例同様、
全面に、例えば熱酸化法により、熱酸化Ｉｌ！Ｉ３ ６
を形成する。次に、全面に、例えばＬＰＣＶＤ法により
、窒化膜３７を形成する。次に、この窒化膜３７を、図
示しないホトレジストを用いた写Ａ蝕刻法により、所定
のフィールド酸化膜形成パターンにバターニングする。
全面に、例えば熱酸化法により、熱酸化Ｉｌ！Ｉ３ ６
を形成する。次に、全面に、例えばＬＰＣＶＤ法により
、窒化膜３７を形成する。次に、この窒化膜３７を、図
示しないホトレジストを用いた写Ａ蝕刻法により、所定
のフィールド酸化膜形成パターンにバターニングする。
次に、全面に、ホトレジスト（図示せず）を塗布し、写
真蝕刻法により、フィールド酸化膜直下に形成するＮ一
型反転防止層パターンにバターニングする。次に、この
ホトレジスト（図示せず）をマスクとして、まず、例え
ばＮ型不純物であるリンを、加速電圧９ ０ ＫｅＶ
， ドーズＱ ５ Ｘ １ ０ Ｉ３ｃｒｐ−”、およ
び加速電圧１．８ＭｅＶ， ドーズ．ｌｌｉｌ Ｉ
Ｘ １ ０ ”ｃｍ−”の条件で、都合２回のイオン注
入を行なう。そして、それぞれ異なる深さのは置にｎ一
型反転防止層３９、および４０ （Ｎ− （ａ） 、
Ｎ− （ｂ））を形成する。次に、上記図示しないホ
トレジストを除去し、再度全面に、ホトレジスト３８を
塗布し、写真蝕刻法により、フィールド酸化膜直下に形
成するためのＰ〜型反転防止層パターンにバターニング
する。次に、このＰ一型反転防止層パターンの形成され
たホトレジスト３８をマスクとして、例えばＰ型不純物
であるボロンを、加速電圧５ ０ ＫｅＶ ，ドーズ量
５×１０口ｅｌ−２、および加速電圧１．５ＭｅＶ 、
ドーズ量Ｉ Ｘ １ ０ ”ａｌｌ−２の条件で、都合
２回のイオン注入を行なう。そして、それぞれ異なる深
さの位置にＰ一型反転防止層４１、および４２ （Ｉ”
（ａ） 、Ｐ− （ｂ））を形成する。
真蝕刻法により、フィールド酸化膜直下に形成するＮ一
型反転防止層パターンにバターニングする。次に、この
ホトレジスト（図示せず）をマスクとして、まず、例え
ばＮ型不純物であるリンを、加速電圧９ ０ ＫｅＶ
， ドーズＱ ５ Ｘ １ ０ Ｉ３ｃｒｐ−”、およ
び加速電圧１．８ＭｅＶ， ドーズ．ｌｌｉｌ Ｉ
Ｘ １ ０ ”ｃｍ−”の条件で、都合２回のイオン注
入を行なう。そして、それぞれ異なる深さのは置にｎ一
型反転防止層３９、および４０ （Ｎ− （ａ） 、
Ｎ− （ｂ））を形成する。次に、上記図示しないホ
トレジストを除去し、再度全面に、ホトレジスト３８を
塗布し、写真蝕刻法により、フィールド酸化膜直下に形
成するためのＰ〜型反転防止層パターンにバターニング
する。次に、このＰ一型反転防止層パターンの形成され
たホトレジスト３８をマスクとして、例えばＰ型不純物
であるボロンを、加速電圧５ ０ ＫｅＶ ，ドーズ量
５×１０口ｅｌ−２、および加速電圧１．５ＭｅＶ 、
ドーズ量Ｉ Ｘ １ ０ ”ａｌｌ−２の条件で、都合
２回のイオン注入を行なう。そして、それぞれ異なる深
さの位置にＰ一型反転防止層４１、および４２ （Ｉ”
（ａ） 、Ｐ− （ｂ））を形成する。
また、このＮ一型反転防止層３つ、および４０形成用の
不純物のイオン注入工程と、ｐ−型反転防止層４１、お
よび４２形成用の不純物のイオン注入工程との順序は、
本実施例の順序と逆であっても構わない。
不純物のイオン注入工程と、ｐ−型反転防止層４１、お
よび４２形成用の不純物のイオン注入工程との順序は、
本実施例の順序と逆であっても構わない。
次に、第３図（ｃ）に示すように、上記第１の実施例と
ほぼ同様な工程により、素子分離領域としてのフィール
ド酸化膜４３を形成する。次に、このフィールド酸化Ｉ
Ｉ！Ｉ４３によって分離された素子領域の表面に、所定
膜厚のＭＯＳＦＥＴのゲート酸化膜４４を形成する。次
に、例えばポリシリコンからなる所定形状のＭＯＳＦＥ
Ｔのゲート４５を形成する。次に、バイボーラトランジ
スタのＰ一型内部ベース領域４６、Ｐ＋型外部ベース領
域５０、Ｎ”４２エミッタ領域４８、Ｎチャネル型ＭＯ
ＳＦＥＴのＮ゛型ソース／ドレイン領域４７、およびＰ
チャネル型ＭＯＳＦＥＴのＰ＋型ソース／ドレイン領域
４９を、それぞれ形成する。さらに、全面に、例えばＣ
ＶＤ酸化膜と、ＢＰＳＧ膜との２層構造による層間絶縁
膜５１を形成する。そして、この層間絶８Ｍ４５１に対
してコンタクト孔を選択的に開孔し、所定の、例えばア
ルミニウムによる配線５２を施す。次に、フォーミング
ガスシンタ処理を実施して、装置内の諸素子の特性を安
定化させることにより、この発明の第２の実施例に係わ
るＢ ｉ−ＣＭＯＳ型の半導体装置が製造される。
ほぼ同様な工程により、素子分離領域としてのフィール
ド酸化膜４３を形成する。次に、このフィールド酸化Ｉ
Ｉ！Ｉ４３によって分離された素子領域の表面に、所定
膜厚のＭＯＳＦＥＴのゲート酸化膜４４を形成する。次
に、例えばポリシリコンからなる所定形状のＭＯＳＦＥ
Ｔのゲート４５を形成する。次に、バイボーラトランジ
スタのＰ一型内部ベース領域４６、Ｐ＋型外部ベース領
域５０、Ｎ”４２エミッタ領域４８、Ｎチャネル型ＭＯ
ＳＦＥＴのＮ゛型ソース／ドレイン領域４７、およびＰ
チャネル型ＭＯＳＦＥＴのＰ＋型ソース／ドレイン領域
４９を、それぞれ形成する。さらに、全面に、例えばＣ
ＶＤ酸化膜と、ＢＰＳＧ膜との２層構造による層間絶縁
膜５１を形成する。そして、この層間絶８Ｍ４５１に対
してコンタクト孔を選択的に開孔し、所定の、例えばア
ルミニウムによる配線５２を施す。次に、フォーミング
ガスシンタ処理を実施して、装置内の諸素子の特性を安
定化させることにより、この発明の第２の実施例に係わ
るＢ ｉ−ＣＭＯＳ型の半導体装置が製造される。
このような、第２の実施例に係わる半導体装置およびそ
の製造方法にあっても、第１の実施例と同様に、不純物
濃度が充分に高いＰ一型反転防止層４１、および４２、
並びにＮ一型反転防止層３９、および４０によって、装
置のラッチアップ現象、およびフィールド反転現象を抑
制でき、寄生素子の動作に対するマージンが向上する。
の製造方法にあっても、第１の実施例と同様に、不純物
濃度が充分に高いＰ一型反転防止層４１、および４２、
並びにＮ一型反転防止層３９、および４０によって、装
置のラッチアップ現象、およびフィールド反転現象を抑
制でき、寄生素子の動作に対するマージンが向上する。
さらに、Ｐ一型反転防止層４１、および４２を、Ｎ型エ
ピタキシャル層３３、およびＰ型ウェル領域３４形成後
に、２回のボロンイオン注入によって形成している。こ
のことから、第１の実施例同様、高い拡散係数を持つＰ
型不純物であるボロンによるＰ一型反転防止層４１、お
よび４２を形成しても、不純物濃度プロファイルがだれ
ることなく、所望の不純物濃度プロファイルに精度良く
合わせ込み、形成することができる。したがって、上３
２ Ｎ型エピタキシャル層３３内にしみ出すボロンの量
は少なく、後にこのＮ型エピタキシャル層３３内に微細
な構造を持つ能動素子を形成したとしても、各種特性の
変動が少なく、動作の安定した信頼性の高い能動素子を
形成することが可能となる。
ピタキシャル層３３、およびＰ型ウェル領域３４形成後
に、２回のボロンイオン注入によって形成している。こ
のことから、第１の実施例同様、高い拡散係数を持つＰ
型不純物であるボロンによるＰ一型反転防止層４１、お
よび４２を形成しても、不純物濃度プロファイルがだれ
ることなく、所望の不純物濃度プロファイルに精度良く
合わせ込み、形成することができる。したがって、上３
２ Ｎ型エピタキシャル層３３内にしみ出すボロンの量
は少なく、後にこのＮ型エピタキシャル層３３内に微細
な構造を持つ能動素子を形成したとしても、各種特性の
変動が少なく、動作の安定した信頼性の高い能動素子を
形成することが可能となる。
また、上記Ｐ一型反転防止層４２は、第１の実施例同様
、例えばＮ＋型埋込層３２に接するようにして形成する
。
、例えばＮ＋型埋込層３２に接するようにして形成する
。
尚、この第２の実施例に係わる半導体装置およびその製
造方法では、Ｐ一型、およびＮ一型反転防止層３９ない
し４２に不純物濃度のピークの数を２つとしたが、これ
に限定されることはなく、２つ以上であっても構わない
。
造方法では、Ｐ一型、およびＮ一型反転防止層３９ない
し４２に不純物濃度のピークの数を２つとしたが、これ
に限定されることはなく、２つ以上であっても構わない
。
また、反転防止層形成用の不純物のイオン注入の回数も
２回に限らず、これ以上であっても構わない。
２回に限らず、これ以上であっても構わない。
次に、第４図（ａ）ないし第４図（ｃ）を参照して、こ
の発明の第３の実施例に係わる半導体装置およびその製
造方法について説明する。この第３の実施例は、半導体
基板上にエピタキシャル層を形成しない半導体装置にお
いてもこの発明が適用できるここを示す例である。
の発明の第３の実施例に係わる半導体装置およびその製
造方法について説明する。この第３の実施例は、半導体
基板上にエピタキシャル層を形成しない半導体装置にお
いてもこの発明が適用できるここを示す例である。
まず、第４図（ａ）に示すように、例えばＰ型半導体基
板６１の所定位置に対し、ｎ型不純物であるリンを、選
択的にイオン注入し、熱拡散させることにより、Ｎ型ウ
ェル領域６２を形成する。
板６１の所定位置に対し、ｎ型不純物であるリンを、選
択的にイオン注入し、熱拡散させることにより、Ｎ型ウ
ェル領域６２を形成する。
次に、第４図（ｂ）に示すように、全面に、例えば熱酸
化法により、熱酸化膜６３を形成する。
化法により、熱酸化膜６３を形成する。
次に、全面に、例えばＬＰＣＶＤ法により、窒化１ｉ１
１６４を形成する。次に、この窒化Ｈ６４を、図示しな
いホトレジストを用いた写真蝕刻法により、所定のフィ
ールド酸化膜形成パターンにバターニングする。次に、
全面に、ホトレジスト６５を塗布し、写真蝕刻法により
、フィールド酸化膜直下に形成するＰ一型反転防止層パ
ターンにバターニングする。次に、このホトレジスト６
５をマスクとして、まず、例えばＰ型不純物であるボロ
ンを、加速電圧５ ０ ＫｅＶ ， ドーズ量５×１
０１３ＣＩｌ−２および加速電圧１．５ＭｅＶ、ドーズ
量ＩＸＩＯ工４ｅｌ−２の条件で、都合２回のイオン注
入を行なう。
１６４を形成する。次に、この窒化Ｈ６４を、図示しな
いホトレジストを用いた写真蝕刻法により、所定のフィ
ールド酸化膜形成パターンにバターニングする。次に、
全面に、ホトレジスト６５を塗布し、写真蝕刻法により
、フィールド酸化膜直下に形成するＰ一型反転防止層パ
ターンにバターニングする。次に、このホトレジスト６
５をマスクとして、まず、例えばＰ型不純物であるボロ
ンを、加速電圧５ ０ ＫｅＶ ， ドーズ量５×１
０１３ＣＩｌ−２および加速電圧１．５ＭｅＶ、ドーズ
量ＩＸＩＯ工４ｅｌ−２の条件で、都合２回のイオン注
入を行なう。
そして、それぞれ異なる深さの位置にｐ−型反転防止層
６６、および６７を形成する。
６６、および６７を形成する。
次に、第４図（ｃ）に示すように、上記第１、および第
２の実施例とほぼ同様な工程により、素子分離領域とし
てのフィールド酸化膜６８を形成する。次に、このフィ
ールド酸化Ｍ６８によって分離された素子領域の表面に
、所定膜厚のＭＯＳＦＥＴのゲート酸化膜６９を形成す
る。
２の実施例とほぼ同様な工程により、素子分離領域とし
てのフィールド酸化膜６８を形成する。次に、このフィ
ールド酸化Ｍ６８によって分離された素子領域の表面に
、所定膜厚のＭＯＳＦＥＴのゲート酸化膜６９を形成す
る。
次に、例えばポリシリコンからなる所定形状のＭＯＳＦ
ＥＴのゲート７０を形成する。次に、Ｎチャネル型ＭＯ
ＳＦＥＴのＮ＋型ソース／ド１ノイン領域７１、および
Ｐチャネル型ＭＯＳＦＥＴのＰ＋型ソース／ドレイン領
域７２を、それぞれ形成する。次に、全面に、例えばＣ
ＶＤ酸化膜と、ＢＰＳＧ膜との２層構造による層間絶縁
膜７３を形成する。そして、この層間絶縁膜７３に対し
てコンタクト孔を選択的に開孔し、所定の、例えばアル
ミニウムによる配線７４を施す。次に、フォーミングガ
スシンタ処理を実施して、装置内の諸素子の特性を安定
化させることにより、この発明の第３の実施例に係わる
ＣＭＯＳ型の半導体装置が製造される。
ＥＴのゲート７０を形成する。次に、Ｎチャネル型ＭＯ
ＳＦＥＴのＮ＋型ソース／ド１ノイン領域７１、および
Ｐチャネル型ＭＯＳＦＥＴのＰ＋型ソース／ドレイン領
域７２を、それぞれ形成する。次に、全面に、例えばＣ
ＶＤ酸化膜と、ＢＰＳＧ膜との２層構造による層間絶縁
膜７３を形成する。そして、この層間絶縁膜７３に対し
てコンタクト孔を選択的に開孔し、所定の、例えばアル
ミニウムによる配線７４を施す。次に、フォーミングガ
スシンタ処理を実施して、装置内の諸素子の特性を安定
化させることにより、この発明の第３の実施例に係わる
ＣＭＯＳ型の半導体装置が製造される。
このような、第３の実施例に係わる半導体装置およびそ
の製造方法にあっても、第１、および第２の実施例と同
様に、不純物濃度が充分に高いＰ一型反転防止層６６、
および６７によって、装置のラッチアップ現象、および
フィールド反転現象を抑制でき、寄生素子の動作に対す
るマージンが向上する。
の製造方法にあっても、第１、および第２の実施例と同
様に、不純物濃度が充分に高いＰ一型反転防止層６６、
および６７によって、装置のラッチアップ現象、および
フィールド反転現象を抑制でき、寄生素子の動作に対す
るマージンが向上する。
さらに、Ｐ一型反転防止層６６、および６７を、２回の
ボロンイオン注入によって形成している。
ボロンイオン注入によって形成している。
このことから、高い拡散係数を持つｐ型不純物であるボ
ロンによるＰ一型反転防止層６６、および６７を形成し
ても、不純物濃度プロファイルがだれることなく、所望
の不純物濃度プロファイルに精度良く合わせ込み、形成
することができる。
ロンによるＰ一型反転防止層６６、および６７を形成し
ても、不純物濃度プロファイルがだれることなく、所望
の不純物濃度プロファイルに精度良く合わせ込み、形成
することができる。
さらに、従来では、第３の実施例のようにＰ型の反転防
止層を装置の表面から深い位置に形成しようとすると、
反転防止層となるＰ型の埋込層を半導体基板表面に形成
し、そして、エピタキシャル層を形成する必要があった
。ところが、この発明の第３の実施例によると、エピタ
キシャル層を形成しなくても、装置の表面から深い位置
にＰ型反転防止層を形成することができ、製造コストの
削減が為される。また、Ｎ型ウェル領域６２形成後、Ｐ
一型反転防止層６６、および６７が形成されるので、例
えばＰ型不純物であるボロンのしみ出し量は少なくなる
。したがって、後にＰ型半導体基板６１内に微細な構造
を持つ能動素子を形成したとしても、各種特性の変動が
少なく、動作の安定した信頼性の高い能動素子を形成す
ることが可能となる。
止層を装置の表面から深い位置に形成しようとすると、
反転防止層となるＰ型の埋込層を半導体基板表面に形成
し、そして、エピタキシャル層を形成する必要があった
。ところが、この発明の第３の実施例によると、エピタ
キシャル層を形成しなくても、装置の表面から深い位置
にＰ型反転防止層を形成することができ、製造コストの
削減が為される。また、Ｎ型ウェル領域６２形成後、Ｐ
一型反転防止層６６、および６７が形成されるので、例
えばＰ型不純物であるボロンのしみ出し量は少なくなる
。したがって、後にＰ型半導体基板６１内に微細な構造
を持つ能動素子を形成したとしても、各種特性の変動が
少なく、動作の安定した信頼性の高い能動素子を形成す
ることが可能となる。
また、上紀Ｐ一型反転防止層６６、および６７は、例え
ばＮ型ウェル領域６２に接するようにして形成する。
ばＮ型ウェル領域６２に接するようにして形成する。
尚、この第３の実施例に係わる半導体装置およびその′
ＩＡ造方法でも、Ｐ〜型反転防止層６６、および６７に
不純物濃度のピークの数を２つとしたが、これに限らず
２つ以上であっても構わない。
ＩＡ造方法でも、Ｐ〜型反転防止層６６、および６７に
不純物濃度のピークの数を２つとしたが、これに限らず
２つ以上であっても構わない。
また、反転防止層形成用の不純物のイオン注入の回数も
２回に限らず、これ以上であっても構わない。
２回に限らず、これ以上であっても構わない。
次に、第５図（ａ）ないし第５図（ｃ）を参照して、こ
の発明の第４の丈施例に係わる半導体装置およびその製
造方法について説明する。
の発明の第４の丈施例に係わる半導体装置およびその製
造方法について説明する。
まず、第５図（ａ）に示すように、例えばＮ型半導体基
板８１の所定位置に対し、Ｐ型不純物であるボロンを、
選択的にイオン注入し、熱拡散させることにより、Ｐ型
ウェル領ＦＡ８２を形成する。
板８１の所定位置に対し、Ｐ型不純物であるボロンを、
選択的にイオン注入し、熱拡散させることにより、Ｐ型
ウェル領ＦＡ８２を形成する。
次に、第５図（ｂ）に示すように、全面に、例えば熱酸
化法により、熱酸化膜８３を形成する。
化法により、熱酸化膜８３を形成する。
次に、全面に、例えばＬＰＣＶＤ法により、窒化膜８４
を形成する。次に、この窒化１！Ｉ ８ ４を、図示し
ないホトレジストを用いた写真蝕刻法により、所定のフ
ィールド酸化膜形成パターンにバターニングする。次に
、全面に、ホトレジスト（図示せず）を塗布し、写真蝕
刻法により、フィールド酸化膜直下に形成するＮ一型反
転防止層パターンにバターニングする。次に、このホト
レジスト（図示せず）をマスクとして、まず、例えばＮ
型不純物であるリンを、加速電圧９ ０ ＫｅＶ、ドー
ズｊｌ５Ｘ １ ０ ”ｃｍ’−’ および加速電圧
１．５ＭｅＶ，ドーズ量５ ｘ １ ０ １３ｃｍ−’
の条件で、都合２回のイオン注入を行なう。そして、そ
れぞれ異なる深さの位置にＮ一型反転防止層８６、およ
び８７ （Ｎ−（ａ．），Ｎ− （ｂ））を形成する
。次に、上記図示しないホトレジストを除去し、再度全
面に、ホトレジスト８５を塗布し、写真蝕刻法により、
フィールド酸化膜直下に形成するためのＰ一型反転防止
層パターンにバターニングする。次に、このＰ一型反転
防止層パターンの形成されたホトレジスト８５をマスク
として、例えばＰ型不純物であるボロンを、加速電圧５
０ ＫｅＶ 、ドーズｆｌ８Ｘ１０口ａｍ−２、およ
び加速電圧１．５ＭｅＶ， ドーズ量Ｉ Ｘ １ ０
′４ｃｍ−２の条件で、都合２回のイオン注入を行な
う。そして、それぞれ異なる深さの位置にＰ一型反転防
止層８８、および８９ （Ｐ−（’ａ） 、Ｐ− （
ｂ））を形成する。
を形成する。次に、この窒化１！Ｉ ８ ４を、図示し
ないホトレジストを用いた写真蝕刻法により、所定のフ
ィールド酸化膜形成パターンにバターニングする。次に
、全面に、ホトレジスト（図示せず）を塗布し、写真蝕
刻法により、フィールド酸化膜直下に形成するＮ一型反
転防止層パターンにバターニングする。次に、このホト
レジスト（図示せず）をマスクとして、まず、例えばＮ
型不純物であるリンを、加速電圧９ ０ ＫｅＶ、ドー
ズｊｌ５Ｘ １ ０ ”ｃｍ’−’ および加速電圧
１．５ＭｅＶ，ドーズ量５ ｘ １ ０ １３ｃｍ−’
の条件で、都合２回のイオン注入を行なう。そして、そ
れぞれ異なる深さの位置にＮ一型反転防止層８６、およ
び８７ （Ｎ−（ａ．），Ｎ− （ｂ））を形成する
。次に、上記図示しないホトレジストを除去し、再度全
面に、ホトレジスト８５を塗布し、写真蝕刻法により、
フィールド酸化膜直下に形成するためのＰ一型反転防止
層パターンにバターニングする。次に、このＰ一型反転
防止層パターンの形成されたホトレジスト８５をマスク
として、例えばＰ型不純物であるボロンを、加速電圧５
０ ＫｅＶ 、ドーズｆｌ８Ｘ１０口ａｍ−２、およ
び加速電圧１．５ＭｅＶ， ドーズ量Ｉ Ｘ １ ０
′４ｃｍ−２の条件で、都合２回のイオン注入を行な
う。そして、それぞれ異なる深さの位置にＰ一型反転防
止層８８、および８９ （Ｐ−（’ａ） 、Ｐ− （
ｂ））を形成する。
また、このＮ一型反転防止層８６、および８７形成用の
不純物のイオン注入工程と、Ｐ一型反転防止層８８、お
よび８９形成用の不純物のイオン注入工程との順序は、
本実施例の順序と逆であっても構わない。
不純物のイオン注入工程と、Ｐ一型反転防止層８８、お
よび８９形成用の不純物のイオン注入工程との順序は、
本実施例の順序と逆であっても構わない。
次に、第５図（ｃ）に示すように、上記第１ないし第３
の実施例とほぼ同様な工程により、素子分離領域として
のフィールド酸化膜９０を形成する。次に、このフィー
ルド酸化８９０によって分離された素子領域の表面に、
所定膜屡のＭＯＳＦＥＴのゲート酸化膜９１を形成する
。次に、例えばポリシリコンからなる所定形状のＭＯＳ
ＦＥＴのゲート９２を形成する。次に、Ｎチャネル型Ｍ
ＯＳＦＥＴのＮ＋型ソース／ドレイン領域９３、および
Ｐチャネル型ＭＯＳＦＥＴのＰ＋型ソース／ドレイン領
域９４を、それぞれ形成する。次に、全面に、例えばＣ
ＶＤ酸化膜と、ＢＰＳＧ膜との２層構造による層間絶縁
膜９５を形成する。そして、この層間絶縁膜９５に対し
てコンタクト孔を選択的に開孔し、所定の、例えばアル
ミニウムによる配線９６を施す。次に、フォーミングガ
スシンタ処理を実施して、装置内の諸素子の特性を安定
化させることにより、この発明の第４の実施例に係わる
ＣＭＯＳ型の半導体装置が製造される。
の実施例とほぼ同様な工程により、素子分離領域として
のフィールド酸化膜９０を形成する。次に、このフィー
ルド酸化８９０によって分離された素子領域の表面に、
所定膜屡のＭＯＳＦＥＴのゲート酸化膜９１を形成する
。次に、例えばポリシリコンからなる所定形状のＭＯＳ
ＦＥＴのゲート９２を形成する。次に、Ｎチャネル型Ｍ
ＯＳＦＥＴのＮ＋型ソース／ドレイン領域９３、および
Ｐチャネル型ＭＯＳＦＥＴのＰ＋型ソース／ドレイン領
域９４を、それぞれ形成する。次に、全面に、例えばＣ
ＶＤ酸化膜と、ＢＰＳＧ膜との２層構造による層間絶縁
膜９５を形成する。そして、この層間絶縁膜９５に対し
てコンタクト孔を選択的に開孔し、所定の、例えばアル
ミニウムによる配線９６を施す。次に、フォーミングガ
スシンタ処理を実施して、装置内の諸素子の特性を安定
化させることにより、この発明の第４の実施例に係わる
ＣＭＯＳ型の半導体装置が製造される。
このような、第４の実施例に係わる半導体装置およびそ
の製造方法にあっても、第１ないし第３の実施例と同様
に、不純物濃度が充分に高いＰ型反転防止層８８、およ
び８９、並びにＮ−型反転防止層８６、および８７によ
って、装置のラッチアップ現象、およびフィールド反転
現象を抑制でき、寄生素子の動作に対するマージンが向
上する。
の製造方法にあっても、第１ないし第３の実施例と同様
に、不純物濃度が充分に高いＰ型反転防止層８８、およ
び８９、並びにＮ−型反転防止層８６、および８７によ
って、装置のラッチアップ現象、およびフィールド反転
現象を抑制でき、寄生素子の動作に対するマージンが向
上する。
さらに、Ｐ一型反転防止層８８、および８９を、２回の
ボａンイオン注入によって形成している。
ボａンイオン注入によって形成している。
このことから、高い拡散係数を持つｐ型不純物であるボ
ロンによるＰ一型反転防止層８８、および８９を形成し
ても、不純物濃度プロファイルがだれることなく、所望
の不純物′ａ度プロファイルに精度良く合わせ込み、形
成することができる。
ロンによるＰ一型反転防止層８８、および８９を形成し
ても、不純物濃度プロファイルがだれることなく、所望
の不純物′ａ度プロファイルに精度良く合わせ込み、形
成することができる。
さらに、第３の実施例同様、装置の表面から深い位置に
Ｐ型反転防止層を形成しても、エピタキシャル驕を形成
する必要がないので製造コストの削減が為される。また
、Ｐ型ウェル領域８２形成後、Ｐ一型反転防止層８８、
および８つが形成されるので、例えばＰ型不純物である
ボロンのしみ出し量は少なくなる。したがって、後にＮ
型半導体基板８１内に微細な構造を持つ能動素子を形成
したとしても、各種特性の変動が少なく、動作の安定し
た信頼性の高い能動素子を形成することが可能となる。
Ｐ型反転防止層を形成しても、エピタキシャル驕を形成
する必要がないので製造コストの削減が為される。また
、Ｐ型ウェル領域８２形成後、Ｐ一型反転防止層８８、
および８つが形成されるので、例えばＰ型不純物である
ボロンのしみ出し量は少なくなる。したがって、後にＮ
型半導体基板８１内に微細な構造を持つ能動素子を形成
したとしても、各種特性の変動が少なく、動作の安定し
た信頼性の高い能動素子を形成することが可能となる。
また、上記Ｐ一型反転防止層８８、および８９は、例え
ばＮ一型反転防止層８６、８７に接するようにして形成
する。
ばＮ一型反転防止層８６、８７に接するようにして形成
する。
尚、この第４の実施例に係わる半導体装置およびその製
造方法でも、Ｐ一型反転防止層８８、および８９、並び
にＮ一型反転防止層８６、および８７に不純物濃度のピ
ークの数を２つとしたが、これに限らず２つ以上であっ
ても構わない。
造方法でも、Ｐ一型反転防止層８８、および８９、並び
にＮ一型反転防止層８６、および８７に不純物濃度のピ
ークの数を２つとしたが、これに限らず２つ以上であっ
ても構わない。
また、反転防止層形成用の不純物のイオン注入の回数も
２回に限らず、これ以上であっても構わない。
２回に限らず、これ以上であっても構わない。
次に、第６図（ａ）ないし第６図（ｃ）を参照して、こ
の発明の第５の実施例に係わる半導体装置およびその製
造方法について説明する。
の発明の第５の実施例に係わる半導体装置およびその製
造方法について説明する。
まず、第６図（ａ）に示すように、例えばＮ型半導体基
板１０１の所定位置に対し、Ｐ型不純物であるボロンを
、選択的にイオン注入し、熱拡散させることにより、Ｐ
型ウェル領域１０２を形成する。次に、同様にＮ型半導
体基板１０１の所定位置に対し、Ｎ型不純物であるリン
を、・選択的にイオン注入し、熱拡散させることにより
、Ｎ型ウェル領域１０３を形成する。このような構造を
、ツイン・タブ、あるいはツイン・ウェルと呼ぶ。
板１０１の所定位置に対し、Ｐ型不純物であるボロンを
、選択的にイオン注入し、熱拡散させることにより、Ｐ
型ウェル領域１０２を形成する。次に、同様にＮ型半導
体基板１０１の所定位置に対し、Ｎ型不純物であるリン
を、・選択的にイオン注入し、熱拡散させることにより
、Ｎ型ウェル領域１０３を形成する。このような構造を
、ツイン・タブ、あるいはツイン・ウェルと呼ぶ。
次に、第６図（ｂ）に示すように、全面に、例えば熱酸
化法により、熱酸化膜１０４を形成する。
化法により、熱酸化膜１０４を形成する。
次に、全面に、例えばＬＰＣＶＤ法により、窒化膜１０
５を形成する。次に、この窒化膜１０５を、図示しない
ホトレジストを用いた写真蝕刻法により、所定のフィー
ルド酸化膜形成パターンにバタニングする。次に、全面
に、ホト１／ジスト（図示せず）を塗布し、写真蝕刻法
により、フィールド酸化Ｈ直下に形成するＮ一型反転防
止層パターンにバターニングする。次に、このホト１／
ジスト（図示せず）をマスクとして、まず、例えばＮ型
不純物であるリンを、加速電圧９ ０ ＫｅＶ 、ドー
ズ量５ Ｘ １ ０ ｌ２ｃｍ−”、および加速電圧１
．５ＭｅＶ，ドーズ量５ Ｘ １ ０ ｌ３ａｍ”’の
条件で、都合２回のイオン注入を行なう。そして、それ
ぞれ異なる深さの位置にＮ一型反転防止層１０７、およ
び１０８（Ｎ− （ａ） 、Ｎ− （ｂ））を形成
する。次に、上記図示しないホトレジストを除去し、再
度全面に、ホトレジスト１０６を塗布し、写真蝕刻法に
より、フィールド酸化膜直下に形成するためのＰ一型反
転防止層パターンにバターニングする。
５を形成する。次に、この窒化膜１０５を、図示しない
ホトレジストを用いた写真蝕刻法により、所定のフィー
ルド酸化膜形成パターンにバタニングする。次に、全面
に、ホト１／ジスト（図示せず）を塗布し、写真蝕刻法
により、フィールド酸化Ｈ直下に形成するＮ一型反転防
止層パターンにバターニングする。次に、このホト１／
ジスト（図示せず）をマスクとして、まず、例えばＮ型
不純物であるリンを、加速電圧９ ０ ＫｅＶ 、ドー
ズ量５ Ｘ １ ０ ｌ２ｃｍ−”、および加速電圧１
．５ＭｅＶ，ドーズ量５ Ｘ １ ０ ｌ３ａｍ”’の
条件で、都合２回のイオン注入を行なう。そして、それ
ぞれ異なる深さの位置にＮ一型反転防止層１０７、およ
び１０８（Ｎ− （ａ） 、Ｎ− （ｂ））を形成
する。次に、上記図示しないホトレジストを除去し、再
度全面に、ホトレジスト１０６を塗布し、写真蝕刻法に
より、フィールド酸化膜直下に形成するためのＰ一型反
転防止層パターンにバターニングする。
次に、このＰ一型反転防止層パターンの形成されたホト
レジスト１０６をマスクとして、例えばＰ型不純物であ
るボロンを、加速電圧５ ０ ＫｅＶ ，ドーズ量８
Ｘ １ ０ ”ｃｍ−”、および加速電圧１．５ＭｅＶ
、ドーズＥｌ Ｉ Ｘ １ ０ ”ｃ１１−２の条件
で、都合２回のイオン注入を行なう。そして、それぞれ
異なる深さの位置にＰ一型反転防止層１０９、および１
１０ （Ｐ− （ａ） 、Ｐ− （ｂ））を形成す
る。
レジスト１０６をマスクとして、例えばＰ型不純物であ
るボロンを、加速電圧５ ０ ＫｅＶ ，ドーズ量８
Ｘ １ ０ ”ｃｍ−”、および加速電圧１．５ＭｅＶ
、ドーズＥｌ Ｉ Ｘ １ ０ ”ｃ１１−２の条件
で、都合２回のイオン注入を行なう。そして、それぞれ
異なる深さの位置にＰ一型反転防止層１０９、および１
１０ （Ｐ− （ａ） 、Ｐ− （ｂ））を形成す
る。
また、このＮ一型反転防止層１０７、および１０８形成
用の不純物のイオン注入工程と、Ｐ−型反転防止層１０
９、および１１０形成用の不純物のイオン注入工程との
順序は、本実施例の順序と逆であっても構わない。
用の不純物のイオン注入工程と、Ｐ−型反転防止層１０
９、および１１０形成用の不純物のイオン注入工程との
順序は、本実施例の順序と逆であっても構わない。
次に、第６図（ｃ）に示すように、上記第１ないし第４
の実施例とほぼ同様な工程により、素子分Ｍ領域として
のフィールド酸化膜１１１を形成する。次に、このフィ
ールド酸化膜１１１によって分離された素子領域の表面
に、所定膜厚のＭＯＳＦＥＴのゲート酸化膜１１２を形
成する。
の実施例とほぼ同様な工程により、素子分Ｍ領域として
のフィールド酸化膜１１１を形成する。次に、このフィ
ールド酸化膜１１１によって分離された素子領域の表面
に、所定膜厚のＭＯＳＦＥＴのゲート酸化膜１１２を形
成する。
次に、例えばポリシリコンからなる所定形状のＭＯＳＦ
ＥＴのゲート１１３を形成する。次に、Ｎチャネル型Ｍ
ＯＳＦＥＴのＮ＋型ソース／ドレイン領域１１４、およ
びＰチャネル型ＭＯＳＦＥＴのＰ＋型ソース／ドレイン
領域１１５を、それぞれ形成する。次に、全面に、例え
ばＣＶＤ酸化膜と、Ｂ Ｐ Ｓ ＧＭとの２層構造によ
る層間絶縁膜１１６を形成する。そして、この層間絶縁
膜１１６に対してコンタクト孔を選択的に開孔し、所定
の、例えばアルミニウムによる配線１１７４施す。次に
、フォ・−ミングガスシンタ処理を実施して、装置内の
諸素子の特性を安定化させることにより、この発明の第
５の実施例に係わるＣＭＯＳ型の半導体装置が製造され
る。
ＥＴのゲート１１３を形成する。次に、Ｎチャネル型Ｍ
ＯＳＦＥＴのＮ＋型ソース／ドレイン領域１１４、およ
びＰチャネル型ＭＯＳＦＥＴのＰ＋型ソース／ドレイン
領域１１５を、それぞれ形成する。次に、全面に、例え
ばＣＶＤ酸化膜と、Ｂ Ｐ Ｓ ＧＭとの２層構造によ
る層間絶縁膜１１６を形成する。そして、この層間絶縁
膜１１６に対してコンタクト孔を選択的に開孔し、所定
の、例えばアルミニウムによる配線１１７４施す。次に
、フォ・−ミングガスシンタ処理を実施して、装置内の
諸素子の特性を安定化させることにより、この発明の第
５の実施例に係わるＣＭＯＳ型の半導体装置が製造され
る。
このような、第５の実施例に係わる半導体装置およびそ
の製造方法にあっても、第１ないし第４の実施例と同様
に、不純物濃度が充分に高いＰ＝型反転防止層１０９、
および１１０、並びにＮ−型反転防止層１０７、および
１０８によって、装置のラッチアップ現象、およびフィ
ールド反転現象を抑制でき、寄生素子の動作に対するマ
ージンが向上する。
の製造方法にあっても、第１ないし第４の実施例と同様
に、不純物濃度が充分に高いＰ＝型反転防止層１０９、
および１１０、並びにＮ−型反転防止層１０７、および
１０８によって、装置のラッチアップ現象、およびフィ
ールド反転現象を抑制でき、寄生素子の動作に対するマ
ージンが向上する。
さらに、Ｐ一型反転防止ＩＷ１０９、および１１０を、
２回のボロンイオン注入によって形成している。このこ
とから、高い拡散係数を持つｐ型不純物であるボロンに
よるＰ一型反転防止層１０９、および１１０を形成して
も、不純物濃度プロファイルがだれることなく、所望の
不純物濃度プロファイルに精度良く合わせ込み、形成す
ることができる。
２回のボロンイオン注入によって形成している。このこ
とから、高い拡散係数を持つｐ型不純物であるボロンに
よるＰ一型反転防止層１０９、および１１０を形成して
も、不純物濃度プロファイルがだれることなく、所望の
不純物濃度プロファイルに精度良く合わせ込み、形成す
ることができる。
さらに、第３、および第４の実施例同様、装置の表面か
ら深い位置にＰ型反転防止層を形成しても、エピタキシ
ャル層を形成する必要がないので製造コストの削減が為
される。また、Ｐ型ウェル領域１０２、およびＮ型ウェ
ル領域１０３形成後、Ｐ一型反転防止層１０９、および
１１０が形成されるので、例えばＰ型不純物であるボロ
ンのしみ出し量は少なくなる。したがって、後にＮ型半
導体基板１０１内に微細な構造を持つ能動素子を形成し
たとしても、各種特性の変動が少なく、動作の安定した
信頼性の高い能動素子を形成することが可能となる。
ら深い位置にＰ型反転防止層を形成しても、エピタキシ
ャル層を形成する必要がないので製造コストの削減が為
される。また、Ｐ型ウェル領域１０２、およびＮ型ウェ
ル領域１０３形成後、Ｐ一型反転防止層１０９、および
１１０が形成されるので、例えばＰ型不純物であるボロ
ンのしみ出し量は少なくなる。したがって、後にＮ型半
導体基板１０１内に微細な構造を持つ能動素子を形成し
たとしても、各種特性の変動が少なく、動作の安定した
信頼性の高い能動素子を形成することが可能となる。
また、上記Ｐ一型反転防止層１０９、および１１０は、
例えばＮ一型反転防止層１０７、および１０８に接する
ようにして形成する。
例えばＮ一型反転防止層１０７、および１０８に接する
ようにして形成する。
尚、この第５の実施例に係わる半導体装置およびその製
造方法でも、Ｐ一型反転防止層１０９、および１１０、
並びにＮ一型反転防止層１０７、および１０８に不純物
濃度のピークの数を２つとしたが、これに限らず２つ以
上であっても構わない。
造方法でも、Ｐ一型反転防止層１０９、および１１０、
並びにＮ一型反転防止層１０７、および１０８に不純物
濃度のピークの数を２つとしたが、これに限らず２つ以
上であっても構わない。
また、反転防止層形成用の不純物のイオン注入の回数も
２回に限らず、これ以上であっても構わない。
２回に限らず、これ以上であっても構わない。
以上のように、第１ないし第５の実施例とも、例えば装
置の表面から浅い位置に形成されているＰ一型反転防止
層にて、フィールド反転現象のしきい値電圧をかせぐこ
とができ、一方、深い位置に形成されている（第１、第
２の実施例では、Ｎ１型埋込層に接するように形成され
ている）Ｐ−型反転防止層では、ラッチアップ耐量を高
めることができる。しかも、これらのＰ′″型反転防止
層のうち、浅い位置に形成されるＰ一型反転防止層には
不純物濃度が〜１ ０ １７ｃｍ−２、あるいはこれ以
上、一方、深い位置に形成されるＰ一型反転防止層には
不純物濃度が〜１ ０ ”ｃ＋ｅ−”、あるいはこれ以
上を、後に、エピタキシャル層内や、半導体基板内に形
成される能動素子に影響を与えることなく確保されてい
る。さらに、これらのＰ一型の反転防止層の形成を、イ
オン注入法によって行なっているので、これらを形成す
る位置、不純物濃度、あるいは不純物濃度プロファイル
等を任意に、しかも精度良く合わせ込み、形成すること
も可能である。
置の表面から浅い位置に形成されているＰ一型反転防止
層にて、フィールド反転現象のしきい値電圧をかせぐこ
とができ、一方、深い位置に形成されている（第１、第
２の実施例では、Ｎ１型埋込層に接するように形成され
ている）Ｐ−型反転防止層では、ラッチアップ耐量を高
めることができる。しかも、これらのＰ′″型反転防止
層のうち、浅い位置に形成されるＰ一型反転防止層には
不純物濃度が〜１ ０ １７ｃｍ−２、あるいはこれ以
上、一方、深い位置に形成されるＰ一型反転防止層には
不純物濃度が〜１ ０ ”ｃ＋ｅ−”、あるいはこれ以
上を、後に、エピタキシャル層内や、半導体基板内に形
成される能動素子に影響を与えることなく確保されてい
る。さらに、これらのＰ一型の反転防止層の形成を、イ
オン注入法によって行なっているので、これらを形成す
る位置、不純物濃度、あるいは不純物濃度プロファイル
等を任意に、しかも精度良く合わせ込み、形成すること
も可能である。
この発明は、第１ないし第５の実施例のように、特にＢ
ｉ−ＣＭＯＳ型の半導体装置、あるいはＣＭＯＳ型の
半導体装置に適用されることがａ効であるが、これらの
ような半導体装置に限定されることはなく、種々の半導
体装置において、フィールド反転対策や、ラッチアップ
対策として適用しても構わない。例えばバイボーラトラ
ンジスタにて構成されたアナログ・デジタル集積型半導
体装置、あるいは電荷転送デバイスと、ＣＭＯＳとの混
ａ型半導体装置等にもこの発明は有効である。
ｉ−ＣＭＯＳ型の半導体装置、あるいはＣＭＯＳ型の
半導体装置に適用されることがａ効であるが、これらの
ような半導体装置に限定されることはなく、種々の半導
体装置において、フィールド反転対策や、ラッチアップ
対策として適用しても構わない。例えばバイボーラトラ
ンジスタにて構成されたアナログ・デジタル集積型半導
体装置、あるいは電荷転送デバイスと、ＣＭＯＳとの混
ａ型半導体装置等にもこの発明は有効である。
［発明の効果］
以上説明したようにこの発明によれば１、特に微細素子
構造を持つＢｉ−ＣＭＯＳ型、あるいはＣＭＯＳ型のよ
うな半導体装置において、能動素子の各種特性の変動す
ることなく、反転防止層に高い不純物濃度を確保でき、
ラッチアップ現象や、フィールド反転現象が抑制され、
寄生素子の動作に対するマージンが向上できる半導体装
置およびその製造方法が提供される。
構造を持つＢｉ−ＣＭＯＳ型、あるいはＣＭＯＳ型のよ
うな半導体装置において、能動素子の各種特性の変動す
ることなく、反転防止層に高い不純物濃度を確保でき、
ラッチアップ現象や、フィールド反転現象が抑制され、
寄生素子の動作に対するマージンが向上できる半導体装
置およびその製造方法が提供される。
第１図（ａ）ないし第１図（ｆ）はこの発明の第１の実
施例に係わる半導体装置を製造工程順に示した断面図、
第２図は第１図｛ｂ）に示すＹ１−Ｙ２線に沿った不純
物濃度プロファイル図、第３図（ａ）ないし第３図（Ｃ
）はこの発明の第２の実施例に係わる半導体装置を製造
工程順に示した断面図、第４図（ａ）ないし第４図（ｃ
）はこの発明の第３の実施例に係わる半導体装置を製造
工程順に示した断面図、第５図（ａ）ないし第５図（ｃ
）はこの発明の第４の実施例に係わる半導体装置を製造
工程順に示した断面図、第６図（ａ）ないし第６図（Ｃ
）はこの発明の第５の実施例に係わる半導体装置を製造
工程順に示した断面図、５５７図は従来の半導体装置の
一製造工程中の断面図、第８図は第７図に示すＹ５−Ｙ
６線に沿った不純物濃度プロファイル図、第９図は第７
図に示すＹ３−Ｙ４線に沿った不純物濃度プロファイル
図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ”型
埋込層、３・・・・・・Ｐ型エピタキシャル層、４・・
・・・・Ｎ型ウェル領域、５・・・・・・Ｎ＋型領域、
６・・・・・・熱酸化膜、７・・・・・・窒化膜、８・
・・・・・ホトレジスト、９，１０・・・・・・Ｐ一型
反転防止層、１１・・・・・・フィールド酸化膜、１２
・・・・・・ゲート酸化膜、１３・・・・・・ゲート、
１４・・・・・・熱酸化膜、１５・・・・・・Ｐ一型内
部ベース領域、１６・・・・・・Ｎゝ型ソース／ドレイ
ン領域、１７・・・・・・Ｎ＋型エミッタ領域、１８・
・・・・・Ｐ＋型ソース／ドレイン領域、１９・・・・
・・Ｐ＋型外部ベース領域、２０・・・・・・層間絶縁
膜、２１・・・・・・配線、３１・・・・・・Ｐ型半導
体基板、３２・・・・・・Ｎ＋型埋込層、３３・・・・
・・Ｎ型エピタキシャル層、３４・・・・・・Ｐ型ウェ
ル領域、３５・・・・・・Ｎ＋型領域、３６・・・・・
・熱酸化膜、３７・・・・・窒化膜、３８・・・・・・
ホトＩノジスト、３９．４０・・・・・・Ｎ一型反転防
止層、４１．４２・・・・・・Ｐ−型反転防氾層、４３
・・・・・・フィールド酸化膜、４４・・・・・・ゲー
ト酸化膜、４５・・・・・・ゲート、４６・・・・・・
Ｐ一型内部ヘース領域、４７・・・・・・Ｎ＋型ソース
／ドレイン領域、４８・・・・・・Ｎ“型エミッタ領域
、４つ・・・・・・Ｐ１型ソース／ドレイン領域、５０
・・・・・・Ｐ１型外部ベース領域、５１・・・・・・
層間絶縁膜、５２・・・・・・配線、６１・・・・・・
Ｐ型半導体基板、６２・・・・・・Ｐ型ウェル領域、６
３・・・・・・熱酸化膜、６４・・・・・・窒化膜、６
５・・・・・・ホトレジスト、６６．６７・・・・・・
Ｐ一型反転防止層、６８・・・・・・フィールド酸化膜
、６９・・・・・・ゲート酸化膜、７０・・・・・・ゲ
ート、７１・・・・・・Ｎ“型ソース／ドレイン領域、
７２・・・・・・Ｐ“型ソース／ドレイン領域、７３・
・・・・・層間絶縁膜、７４・・・・・・配線、８１・
・・・・・Ｎ型半導体基板、８２・・・・・・Ｐ型ウェ
ル領域、８３・・・・・・熱酸化膜、８４・・・・・・
窒化膜、８５・・・・・・ホトレジスト、８６．８７・
・・・・・Ｎ一型反転防止層、８８．８９・・・・・・
Ｐ一型反転防止層、９０・・・・・・フィールド絶縁膜
、９１・・・・・・ゲート酸化膜、９２・・・・・・ゲ
ート、９３・・・・・・Ｎ＋型ソース／ドレイン領域、
９４・・・・・・Ｐ＋型ソース／ドレイン領域、９５・
・・・・・層間絶縁膜、９６・・・・・・配線、１０１
・・・・・・Ｎ型半導体基板、１０２・・・・・・Ｐ型
ウェル領域、１０３・・・・・・Ｎ型ウェル領域、１０
４・・・・・・熱酸化膜、１０５・・・・・・窒化膜、
１０６・・・・・・ホトレジスト、１０７，１０８・・
・・・・Ｎ一型反転防止層、１０９，１１０・・・・・
・Ｐ一型反転防止層、１１１・・・・・・フィールド絶
縁膜、１１２・・・・・・ゲート酸化膜、１１３・・・
・・・ゲート、１１４・・・・・・Ｎ９型ソース／ドレ
イン領域、１１５・・・・・・Ｐ＋型ソース／ドレイン
領域、１１６・・・・・・層間絶縁膜、１１７・・・・
・・配線、１２１・・・・・Ｐ型半導体基板、１２２・
・・・・・Ｎ＋型埋込層、１２３・・・・・・Ｐ′型埋
込層、１２４・・・・・・Ｎ型エピタキシャル層。
施例に係わる半導体装置を製造工程順に示した断面図、
第２図は第１図｛ｂ）に示すＹ１−Ｙ２線に沿った不純
物濃度プロファイル図、第３図（ａ）ないし第３図（Ｃ
）はこの発明の第２の実施例に係わる半導体装置を製造
工程順に示した断面図、第４図（ａ）ないし第４図（ｃ
）はこの発明の第３の実施例に係わる半導体装置を製造
工程順に示した断面図、第５図（ａ）ないし第５図（ｃ
）はこの発明の第４の実施例に係わる半導体装置を製造
工程順に示した断面図、第６図（ａ）ないし第６図（Ｃ
）はこの発明の第５の実施例に係わる半導体装置を製造
工程順に示した断面図、５５７図は従来の半導体装置の
一製造工程中の断面図、第８図は第７図に示すＹ５−Ｙ
６線に沿った不純物濃度プロファイル図、第９図は第７
図に示すＹ３−Ｙ４線に沿った不純物濃度プロファイル
図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ”型
埋込層、３・・・・・・Ｐ型エピタキシャル層、４・・
・・・・Ｎ型ウェル領域、５・・・・・・Ｎ＋型領域、
６・・・・・・熱酸化膜、７・・・・・・窒化膜、８・
・・・・・ホトレジスト、９，１０・・・・・・Ｐ一型
反転防止層、１１・・・・・・フィールド酸化膜、１２
・・・・・・ゲート酸化膜、１３・・・・・・ゲート、
１４・・・・・・熱酸化膜、１５・・・・・・Ｐ一型内
部ベース領域、１６・・・・・・Ｎゝ型ソース／ドレイ
ン領域、１７・・・・・・Ｎ＋型エミッタ領域、１８・
・・・・・Ｐ＋型ソース／ドレイン領域、１９・・・・
・・Ｐ＋型外部ベース領域、２０・・・・・・層間絶縁
膜、２１・・・・・・配線、３１・・・・・・Ｐ型半導
体基板、３２・・・・・・Ｎ＋型埋込層、３３・・・・
・・Ｎ型エピタキシャル層、３４・・・・・・Ｐ型ウェ
ル領域、３５・・・・・・Ｎ＋型領域、３６・・・・・
・熱酸化膜、３７・・・・・窒化膜、３８・・・・・・
ホトＩノジスト、３９．４０・・・・・・Ｎ一型反転防
止層、４１．４２・・・・・・Ｐ−型反転防氾層、４３
・・・・・・フィールド酸化膜、４４・・・・・・ゲー
ト酸化膜、４５・・・・・・ゲート、４６・・・・・・
Ｐ一型内部ヘース領域、４７・・・・・・Ｎ＋型ソース
／ドレイン領域、４８・・・・・・Ｎ“型エミッタ領域
、４つ・・・・・・Ｐ１型ソース／ドレイン領域、５０
・・・・・・Ｐ１型外部ベース領域、５１・・・・・・
層間絶縁膜、５２・・・・・・配線、６１・・・・・・
Ｐ型半導体基板、６２・・・・・・Ｐ型ウェル領域、６
３・・・・・・熱酸化膜、６４・・・・・・窒化膜、６
５・・・・・・ホトレジスト、６６．６７・・・・・・
Ｐ一型反転防止層、６８・・・・・・フィールド酸化膜
、６９・・・・・・ゲート酸化膜、７０・・・・・・ゲ
ート、７１・・・・・・Ｎ“型ソース／ドレイン領域、
７２・・・・・・Ｐ“型ソース／ドレイン領域、７３・
・・・・・層間絶縁膜、７４・・・・・・配線、８１・
・・・・・Ｎ型半導体基板、８２・・・・・・Ｐ型ウェ
ル領域、８３・・・・・・熱酸化膜、８４・・・・・・
窒化膜、８５・・・・・・ホトレジスト、８６．８７・
・・・・・Ｎ一型反転防止層、８８．８９・・・・・・
Ｐ一型反転防止層、９０・・・・・・フィールド絶縁膜
、９１・・・・・・ゲート酸化膜、９２・・・・・・ゲ
ート、９３・・・・・・Ｎ＋型ソース／ドレイン領域、
９４・・・・・・Ｐ＋型ソース／ドレイン領域、９５・
・・・・・層間絶縁膜、９６・・・・・・配線、１０１
・・・・・・Ｎ型半導体基板、１０２・・・・・・Ｐ型
ウェル領域、１０３・・・・・・Ｎ型ウェル領域、１０
４・・・・・・熱酸化膜、１０５・・・・・・窒化膜、
１０６・・・・・・ホトレジスト、１０７，１０８・・
・・・・Ｎ一型反転防止層、１０９，１１０・・・・・
・Ｐ一型反転防止層、１１１・・・・・・フィールド絶
縁膜、１１２・・・・・・ゲート酸化膜、１１３・・・
・・・ゲート、１１４・・・・・・Ｎ９型ソース／ドレ
イン領域、１１５・・・・・・Ｐ＋型ソース／ドレイン
領域、１１６・・・・・・層間絶縁膜、１１７・・・・
・・配線、１２１・・・・・Ｐ型半導体基板、１２２・
・・・・・Ｎ＋型埋込層、１２３・・・・・・Ｐ′型埋
込層、１２４・・・・・・Ｎ型エピタキシャル層。
Claims (11)
- （１）第１導電型の半導体基板と、この半導体基板内に
形成された第２導電型のウェル領域と、上記半導体基板
の表面領域に形成されたフィールド絶縁膜と、このフィ
ールド絶縁膜の直下に形成され少なくとも２箇所に不純
物濃度のピークを有する第１導電型の反転防止層と、上
記フィールド絶縁膜によって分離された上記半導体基板
内、および上記ウェル領域内に形成された能動素子とを
具備することを特徴とする半導体装置。 - （２）第１導電型の半導体基板内に第２導電型のウェル
領域を形成する工程と、フィールド絶縁膜形成予定領域
に対して反転防止用の第１導電型の不純物を少なくとも
２回それぞれ注入される深さを変えてイオン注入する工
程と、上記半導体基板の表面領域にフィールド絶縁膜を
形成する工程とこのフィールド絶縁膜によって分離され
た上記半導体基板内、およびウェル領域内に能動素子を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 - （３）第１導電型の半導体基板と、この半導体基板内に
形成された第２導電型の領域と、上記半導体基板の表面
領域に形成されたフィールド絶縁膜と、このフィールド
絶縁膜の直下に形成され少なくとも２箇所に不純物濃度
のピークを有する第１導電型の反転防止層、および第２
導電型の反転防止層と、上記フィールド絶縁膜によって
分離された上記第１導電型の領域内、および第２導電型
内に形成された能動素子とを具備することを特徴とする
半導体装置。 - （４）第１導電型の半導体基板内に第２導電型の領域を
形成する工程と、フィールド絶縁膜形成予定領域に対し
て反転防止用の第１導電型、および第２導電型の不純物
をそれぞれ少なくとも２回ずつ注入される深さを変えて
イオン注入する工程と、上記半導体基板の表面領域にフ
ィールド絶縁膜を形成する工程と、このフィールド絶縁
膜によって分離された上記半導体基板内、および第２導
電型の領域内に能動素子を形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - （５）第１導電型の半導体基板と、この半導体基板の表
面領域の少なくとも２箇所に形成された第２導電型の埋
込層と、これら埋込層の上部に形成された第１導電型の
エピタキシャル層と、このエピタキシャル層内に上記各
埋込層に届くように形成された少なくとも２つの第２導
電型のウェル領域と、上記１つのウェル領域内に上記埋
込層に届くように形成された第２導電型の高不純物濃度
領域と、上記各ウェル領域相互間の基板の表面領域に形
成されたフィールド絶縁膜と、このフィールド絶縁膜の
直下に形成され少なくとも２箇所に不純物濃度のピーク
を有する第１導電型の反転防止層と、上記第１導電型の
エピタキシャル層内、および各ウェル領域内にそれぞれ
形成された能動素子とを具備することを特徴とする半導
体装置。 - （６）第１導電型の半導体基板の表面領域の少なくとも
２箇所に第２導電型の埋込層を形成する工程と、これら
埋込層の上部に第１導電型のエピタキシャル層を形成す
る工程と、このエピタキシャル層内に上記各埋込層に届
くように少なくとも２つ第２導電型のウェル領域を形成
する工程と、上記１つのウェル領域内に上記埋込層に届
くように第２導電型の高不純物濃度領域を形成する工程
と、フィールド絶縁膜形成予定領域に対して反転防止用
の第１導電型の不純物を少なくとも２回それぞれ注入さ
れる深さを変えてイオン注入する工程と、上記エピタキ
シャル層の表面領域にフィールド絶縁膜を形成する工程
と、上記エピタキシャル層内、および各ウェル領域内に
能動素子を形成する工程とを具備することを特徴とする
半導体装置の製造方法。 - （７）第１導電型の半導体基板と、この半導体基板の表
面領域の少なくとも２箇所に形成された第２導電型の埋
込層と、これら埋込層の上部に形成された第２導電型の
エピタキシャル層と、このエピタキシャル層内に上記半
導体基板に届くように形成された少なくとも１つの第１
導電型のウェル領域と、上記エピタキシャル層内に、上
記１つの埋込層に届くように形成された第２導電型の高
不純物濃度領域と、上記エピタキシャル層の表面領域に
形成されたフィールド絶縁膜と、このフィールド絶縁膜
の直下に形成され少なくとも２箇所に不純物濃度のピー
クを有する第１導電型の反転防止層、および第２導電型
の反転防止層と、上記エピタキシャル層内、およびウェ
ル領域内に形成された能動素子とを具備することを特徴
とする半導体装置。 - （８）第１導電型の半導体基板の表面領域の少なくとも
２箇所に第２導電型の埋込層を形成する工程と、これら
の各埋込層の上部に第２導電型のエピタキシャル層を形
成する工程と、このエピタキシャル層内に上記半導体基
板に届くように少なくとも１つの第１導電型のウェル領
域を形成する工程と、上記エピタキシャル層内に上記１
つの埋込層のうちの１つに届くように第２導電型の高不
純物濃度領域を形成する工程と、フィールド絶縁膜形成
予定領域に対して反転防止用の第１導電型、および第２
導電型の不純物をそれぞれ少なくとも２回ずつ注入され
る深さを変えてイオン注入する工程と、上記エピタキシ
ャル層の表面領域にフィールド絶縁膜を形成する工程と
、上記エピタキシャル層内、およびウェル領域内に能動
素子を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - （９）少なくとも２ｎ所に不純物濃度のピークを有する
前記第１導電型の反転防止層において、これらの不純物
濃度のピークのうち、半導体装置の主表面領域から最も
深い位置に存在する不純物のピークの部分が最も不純物
濃度が高いことを特徴とする請求項（１）あるいは（３
）あるいは（５）あるいは（７）記載の半導体装置。 - （１０）少なくとも２箇所に不純物濃度のピークを有す
る前記第１導電型の反転防止層において、これらの不純
物濃度のピークのうちの１つを有する反転防止層が少な
くとも２つ形成された前記第２導電型の埋込層に接して
形成されていることを特徴とする請求項（５）あるいは
（７）記載の半導体装置。 - （１１）少なくとも２箇所に不純物濃度のピークを有す
る前記第１導電型の反転防止層において、これらの不純
物濃度のピークのうちの１つが前記半導体基板とエピタ
キシャル層との界面近傍に存在し、これ以外の不純物濃
度のピークのうちの１つを有する反転防止層が前記第２
導電型のウェル領域、あるいはこのウェル領域に接して
形成された第２導電型の反転防止層に接して形成されて
いることを特徴とする請求項（５）あるいは（７）記載
の半導体装置。
Priority Applications (5)
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|---|---|---|---|
| JP1151527A JP2504567B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
| DE1990633516 DE69033516T2 (de) | 1989-06-14 | 1990-06-12 | Halbleiteranordnung mit die Inversion hemmenden Schichten mit einer Vielzahl von Höchstwerten für die Dotierungskonzentrationen entlang der Tieferichtung und Verfahren zu deren Herstellung |
| EP90111087A EP0402851B1 (en) | 1989-06-14 | 1990-06-12 | Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth and method of manufacturing the same |
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|---|---|---|---|
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- 1989-06-14 JP JP1151527A patent/JP2504567B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-12 DE DE1990633516 patent/DE69033516T2/de not_active Expired - Fee Related
- 1990-06-12 EP EP90111087A patent/EP0402851B1/en not_active Expired - Lifetime
- 1990-06-14 KR KR1019900008735A patent/KR930005508B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR930005508B1 (ko) | 1993-06-22 |
| EP0402851A2 (en) | 1990-12-19 |
| JP2504567B2 (ja) | 1996-06-05 |
| DE69033516T2 (de) | 2000-11-23 |
| EP0402851B1 (en) | 2000-04-26 |
| EP0402851A3 (en) | 1991-10-30 |
| DE69033516D1 (de) | 2000-05-31 |
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