JPS61207052A - 高耐圧ｃｍｏｓ半導体装置 - Google Patents
高耐圧ｃｍｏｓ半導体装置Info
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- JPS61207052A JPS61207052A JP60048553A JP4855385A JPS61207052A JP S61207052 A JPS61207052 A JP S61207052A JP 60048553 A JP60048553 A JP 60048553A JP 4855385 A JP4855385 A JP 4855385A JP S61207052 A JPS61207052 A JP S61207052A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は同一チップ内に集積化した高耐圧ＣＭＯＳ半導
体装置、特にラッチアップを有効に防止できる少面積の
高耐圧ＣＭＯＳ半導体装置に関する。
体装置、特にラッチアップを有効に防止できる少面積の
高耐圧ＣＭＯＳ半導体装置に関する。
（ロ） 従来の技術
ＣＭＯＳ半導体装置は本質的にＰＮＰＮｍ造によるラッ
チアップを発生するので、ラッチアップを抑制したレイ
アウトが要求されている。
チアップを発生するので、ラッチアップを抑制したレイ
アウトが要求されている。
従来のＣＭＯＳ半導体装置（例えば特開昭５９−４０６
７号公報参照）を第３図を参照して説明する。ＣυはＮ
型半導体基板であり、（２）はＰ型のウェル領域であり
、半導体基板（２１１およびウェル領域ｔ４のフィール
ド領域にはＬＯＣＯ８法により形成された埋め込み型フ
ィールド酸化膜（ハ）が形成されている。半導体基板１
２１）の表面にはＰ 型のソースおよびドレイン領域ｃ
！４）（ハ）およびゲート酸化膜（２）；上のポリシリ
コンゲート電極端より成るＰチャンネルＭＯ８トランジ
スタ（ハ）が形成され、ウェル領域圏表面にはＮ 型の
ソースおよびドレイン領域−−およびゲート酸化膜０υ
上のポリシリコンゲート電極０４より成るＮチャンネル
ＭＯ８トランジスタｑが形成されている。半導体基板す
Ｉｌのフィールド領域のフィールド酸化膜（ハ）下には
Ｎ型のチャンネルストッパ領域（３４１が設けられ、ウ
ェル領域■のフィールド領域のフィールド酸化膜田下に
はＰ型のチャンネルストッパ領域Ｃ１５１が設けられて
いる。斯るＣＭＯＳ半導体装置ではチャンネルストッパ
領域ｃ！ＡＩ Ｃ３５１を高不純物濃度に形成すると、
チャンネルストッパ領域（ロ）Ｃ３５１と各ＭＯＳトラ
ンジスタ（ハ）（ハ）のソースおよびドレイン領域０４
１１２５１ ＠釦とが＠接するために高濃度接合が形成
され、この接合耐圧が低いので高耐圧ＣＭＯＳ半導体装
置を得られなかった。そこで接合耐圧を上昇させるには
チャンネルストッパ領域（３４）（ハ）の不純物濃度を
下げる必要があり、チャンネルストッパ領域（ホ））（
ト）を低不純物濃度に形成するとフィールド酸化膜（ハ
）下での反転が発生して寄生ＭＯ８を生じ、ラッチアッ
プも発生し易くなる欠点があった。
７号公報参照）を第３図を参照して説明する。ＣυはＮ
型半導体基板であり、（２）はＰ型のウェル領域であり
、半導体基板（２１１およびウェル領域ｔ４のフィール
ド領域にはＬＯＣＯ８法により形成された埋め込み型フ
ィールド酸化膜（ハ）が形成されている。半導体基板１
２１）の表面にはＰ 型のソースおよびドレイン領域ｃ
！４）（ハ）およびゲート酸化膜（２）；上のポリシリ
コンゲート電極端より成るＰチャンネルＭＯ８トランジ
スタ（ハ）が形成され、ウェル領域圏表面にはＮ 型の
ソースおよびドレイン領域−−およびゲート酸化膜０υ
上のポリシリコンゲート電極０４より成るＮチャンネル
ＭＯ８トランジスタｑが形成されている。半導体基板す
Ｉｌのフィールド領域のフィールド酸化膜（ハ）下には
Ｎ型のチャンネルストッパ領域（３４１が設けられ、ウ
ェル領域■のフィールド領域のフィールド酸化膜田下に
はＰ型のチャンネルストッパ領域Ｃ１５１が設けられて
いる。斯るＣＭＯＳ半導体装置ではチャンネルストッパ
領域ｃ！ＡＩ Ｃ３５１を高不純物濃度に形成すると、
チャンネルストッパ領域（ロ）Ｃ３５１と各ＭＯＳトラ
ンジスタ（ハ）（ハ）のソースおよびドレイン領域０４
１１２５１ ＠釦とが＠接するために高濃度接合が形成
され、この接合耐圧が低いので高耐圧ＣＭＯＳ半導体装
置を得られなかった。そこで接合耐圧を上昇させるには
チャンネルストッパ領域（３４）（ハ）の不純物濃度を
下げる必要があり、チャンネルストッパ領域（ホ））（
ト）を低不純物濃度に形成するとフィールド酸化膜（ハ
）下での反転が発生して寄生ＭＯ８を生じ、ラッチアッ
プも発生し易くなる欠点があった。
斯上の欠点を改善するために第４図に示すＣＭＯＳ半導
体装置を考えた。第４図に於いて、ＱυはＮ型半導体基
板であり、（ハ）はＰ型のウェル領域であり、半導体基
板２１）およびウェル領域（２）のフィールド領域には
ＬＯＣＯ８法により形成された埋め込み型フィールド酸
化膜（２）脅が形成されている。ＰチャンネルＭＯＳト
ランジスタ外はＰ 型のソースおよびドレイン領域Ｑ砕
辻ゲート酸化膜（２６）上のポリシリコンゲート電極い
とで形成され、Ｎチャ＋ ンネルＭＯＳトランジスタ（ハ）はＮ 型のソースおよ
びドレイン領域＠（至）とゲート酸化膜Ｇυ上のポリシ
リコンゲート電極翰とで形成されている。第４図のＣＭ
ＯＳ半導体装置では半導体基板１２１）およびウェル領
域器のフィールド領域にＮ 型のガード領域（支））と
Ｐ 型のガード領域（３７１を各ＭＯ８）ランシスタの
ソースおよびドレイン領域の形成時に同時に形成する。
体装置を考えた。第４図に於いて、ＱυはＮ型半導体基
板であり、（ハ）はＰ型のウェル領域であり、半導体基
板２１）およびウェル領域（２）のフィールド領域には
ＬＯＣＯ８法により形成された埋め込み型フィールド酸
化膜（２）脅が形成されている。ＰチャンネルＭＯＳト
ランジスタ外はＰ 型のソースおよびドレイン領域Ｑ砕
辻ゲート酸化膜（２６）上のポリシリコンゲート電極い
とで形成され、Ｎチャ＋ ンネルＭＯＳトランジスタ（ハ）はＮ 型のソースおよ
びドレイン領域＠（至）とゲート酸化膜Ｇυ上のポリシ
リコンゲート電極翰とで形成されている。第４図のＣＭ
ＯＳ半導体装置では半導体基板１２１）およびウェル領
域器のフィールド領域にＮ 型のガード領域（支））と
Ｐ 型のガード領域（３７１を各ＭＯ８）ランシスタの
ソースおよびドレイン領域の形成時に同時に形成する。
第５図にその上面図を示す。Ｎ型半導体基板（２１）表
面にはＰチャンネルＭＯ８）ランシスタ（２）が形成さ
れ、Ｐ型のウェル領域（ハ）表面にはＮチャンネルＭＯ
Ｓ）ランシスタ（ト）が形成されている。ガード領域（
ト）Ｇ力はＰチャンネルＭＯ８）ランシスタ（ハ）及び
Ｎチャンネ／Ｉ／ＭＯ８）ランシスターの周囲を囲み、
半導体基板ｒ２１）を電源電圧■ＤＤに固定し、ウェル
領域＠を接地電位ｖ、、に固定してラッチアップを防止
している。またガード領域伽）０ηは高不純物濃度に設
定できるので反転チャンネルも遮断している。
面にはＰチャンネルＭＯ８）ランシスタ（２）が形成さ
れ、Ｐ型のウェル領域（ハ）表面にはＮチャンネルＭＯ
Ｓ）ランシスタ（ト）が形成されている。ガード領域（
ト）Ｇ力はＰチャンネルＭＯ８）ランシスタ（ハ）及び
Ｎチャンネ／Ｉ／ＭＯ８）ランシスターの周囲を囲み、
半導体基板ｒ２１）を電源電圧■ＤＤに固定し、ウェル
領域＠を接地電位ｖ、、に固定してラッチアップを防止
している。またガード領域伽）０ηは高不純物濃度に設
定できるので反転チャンネルも遮断している。
（ハ）発明が解決しようとする問題点
しかしながら斯るＣＭＯＳ半導体装置ではガード領域間
Ｇηを形成するためにフィールド領域を大きく設計する
必要があり、ＣＭＯＳ半導体装置の小型化の障害となっ
ていた。またＣＭＯＳ半導体装置によるインバータ回路
では両ＭＯ８）ランシスタ＠□□□のゲート電極（２′
１ＪＣ３ａをポリシリコンを延在して接続しているので
、ガード領域（３６１Ｃ３７）を形成する際にこの接続
用のポリシリコンの下には拡散できず、両ＭＯ８）ラン
シスタ（２８１（至）をガード領域（３６）０７）で完
全に囲むことができなかった。このためにポリシリコン
下では寄生ＭＯ８が形成される欠点があった。
Ｇηを形成するためにフィールド領域を大きく設計する
必要があり、ＣＭＯＳ半導体装置の小型化の障害となっ
ていた。またＣＭＯＳ半導体装置によるインバータ回路
では両ＭＯ８）ランシスタ＠□□□のゲート電極（２′
１ＪＣ３ａをポリシリコンを延在して接続しているので
、ガード領域（３６１Ｃ３７）を形成する際にこの接続
用のポリシリコンの下には拡散できず、両ＭＯ８）ラン
シスタ（２８１（至）をガード領域（３６）０７）で完
全に囲むことができなかった。このためにポリシリコン
下では寄生ＭＯ８が形成される欠点があった。
に）問題点を解決するための手段
本発明は斯る欠点に鑑みてなされ、フィールド酸化膜（
３）下全面に低不純物濃度のチャンネルストッパ領域（
１４１（１５＋を設け、このチャンネルストッパ領域Ｑ
４１（１５）内にＭＯＳ）ランシスタ（８１（１３）と
離間して高不純物濃度のガード領域（１６１Ｑηを設け
ることにより、小型でラッチアップ耐量の大きい高耐圧
ＣＭＯＳ半導体装置を提供するものである。
３）下全面に低不純物濃度のチャンネルストッパ領域（
１４１（１５＋を設け、このチャンネルストッパ領域Ｑ
４１（１５）内にＭＯＳ）ランシスタ（８１（１３）と
離間して高不純物濃度のガード領域（１６１Ｑηを設け
ることにより、小型でラッチアップ耐量の大きい高耐圧
ＣＭＯＳ半導体装置を提供するものである。
（ホ）作用
本発明に依れば、高不純物濃度のガード領域αυαＤを
フィールド酸化膜（３）下にＭＯＳ）ランシスタ（８１
０３１と離間して設けているので、半導体基板（１）お
よびウェル領域（２）の電位を固定できラッチアップ耐
量を大きくでき、また高濃度接合を形成しないので高耐
圧化を図れる。
フィールド酸化膜（３）下にＭＯＳ）ランシスタ（８１
０３１と離間して設けているので、半導体基板（１）お
よびウェル領域（２）の電位を固定できラッチアップ耐
量を大きくでき、また高濃度接合を形成しないので高耐
圧化を図れる。
（へ）実施例
本発明の高耐圧ＣＭＯＳ半導体装置の一実施例を第１図
および第２図を参照して詳述する。
および第２図を参照して詳述する。
本実施例に於いて、（１）はＮ型シリコン半導体基板で
あり、（２）はＰｉのウェル領域である。半導体基板（
１）およびウェル領域（２）のフィールド領域にはＬＯ
ＣＯ８法で形成された埋め込み型フィールド酸化膜（３
）が形成されている。半導体基板（１）表面にはＰ型の
ソースおよびドレイン領域（４１（５１およびゲート酸
化膜（６）上のポリシリコンゲート電極（７）より成る
ＰチャンネルＭＯ８トランジスタ（８）が形成され、ウ
ェル領域（２）表面にはＮ 型のソースおよびドレイン
領域（９）α〔およびゲート酸化膜住υ上のポリシリコ
ンゲート電極αδより成るＮチャンネルＭＯＳトランジ
スタ０が形成されている。
あり、（２）はＰｉのウェル領域である。半導体基板（
１）およびウェル領域（２）のフィールド領域にはＬＯ
ＣＯ８法で形成された埋め込み型フィールド酸化膜（３
）が形成されている。半導体基板（１）表面にはＰ型の
ソースおよびドレイン領域（４１（５１およびゲート酸
化膜（６）上のポリシリコンゲート電極（７）より成る
ＰチャンネルＭＯ８トランジスタ（８）が形成され、ウ
ェル領域（２）表面にはＮ 型のソースおよびドレイン
領域（９）α〔およびゲート酸化膜住υ上のポリシリコ
ンゲート電極αδより成るＮチャンネルＭＯＳトランジ
スタ０が形成されている。
本発明の特徴はフィールド酸化膜（３）下の構造にある
。フィールド酸化膜（３）下には低不純物濃度のチャン
ネルストッパ領域α４）α９と高不純物濃度のガード領
域Ｑ６）ａ′Ｄを設けている。即ち、半導体基板（１〕
のフィールド酸化膜（３）下金面にはＮ型のチャンネル
ストッパ領域α４を設け、ＰチャンネルＭＯ８トランジ
スタ（８）のＰ 型ソースおよびドレイン領域（４１（
５）とは離間してチャンネルストッパ領域α荀内にＮ＋
型のガード領域αｅが形成され、ウェル領域（２）のフ
ィールド酸化膜（３）下金面にはＰ型のチャンネルスト
ッパ領域α９を設け、ＮチャンネルＭＯ８トランジスタ
Ｃ１３１のＮ 減ソースおよびドレイン領域（９）ａα
とは離間してチャンネルストッパ領域ａω内に＋ Ｐ 型のガード領域α７）が形成されている。
。フィールド酸化膜（３）下には低不純物濃度のチャン
ネルストッパ領域α４）α９と高不純物濃度のガード領
域Ｑ６）ａ′Ｄを設けている。即ち、半導体基板（１〕
のフィールド酸化膜（３）下金面にはＮ型のチャンネル
ストッパ領域α４を設け、ＰチャンネルＭＯ８トランジ
スタ（８）のＰ 型ソースおよびドレイン領域（４１（
５）とは離間してチャンネルストッパ領域α荀内にＮ＋
型のガード領域αｅが形成され、ウェル領域（２）のフ
ィールド酸化膜（３）下金面にはＰ型のチャンネルスト
ッパ領域α９を設け、ＮチャンネルＭＯ８トランジスタ
Ｃ１３１のＮ 減ソースおよびドレイン領域（９）ａα
とは離間してチャンネルストッパ領域ａω内に＋ Ｐ 型のガード領域α７）が形成されている。
チャンネルストッパ領域α４）０■は両ＭＯＳトランジ
スタ（８１（１３１のソースおよびドレイン領域（４１
（５バ１→）α０）を１０！０個／ａｍ’ の不純物濃
度に設定すると、２０ｖ以上の接合耐圧を得るために１
０′？個／則３以下の不純物濃度に形成される。本発明
の特徴はガード領域α６ｉ０を１０１ａ個／ Ｃｍ’
以上と高不純物濃度に形成することにある。ガード領域
Ｑ６１（ｌηは高不純物濃度に形成する方が半導体基板
＋１１およびウェル領域（２）の寄生抵抗を大巾に低減
でき、ラッチアップ耐量を増大できる。一方ガード領域
（ｌｂ＋ａ力はチャンネルストッパ領域（１４）（１５
）と３に！しているが、各ＭＯ８トランジスタ（８１α
見のソースおよびドレイン領域（４）（５）（９１ＱＯ
Ｉと約４μｍ程度離間させているので高濃度接合は形成
されず接合耐圧の低下は防止できる。
スタ（８１（１３１のソースおよびドレイン領域（４１
（５バ１→）α０）を１０！０個／ａｍ’ の不純物濃
度に設定すると、２０ｖ以上の接合耐圧を得るために１
０′？個／則３以下の不純物濃度に形成される。本発明
の特徴はガード領域α６ｉ０を１０１ａ個／ Ｃｍ’
以上と高不純物濃度に形成することにある。ガード領域
Ｑ６１（ｌηは高不純物濃度に形成する方が半導体基板
＋１１およびウェル領域（２）の寄生抵抗を大巾に低減
でき、ラッチアップ耐量を増大できる。一方ガード領域
（ｌｂ＋ａ力はチャンネルストッパ領域（１４）（１５
）と３に！しているが、各ＭＯ８トランジスタ（８１α
見のソースおよびドレイン領域（４）（５）（９１ＱＯ
Ｉと約４μｍ程度離間させているので高濃度接合は形成
されず接合耐圧の低下は防止できる。
次に第２図を参照すると、半導体基板（１１表面にはＰ
チャンネルＭＯ８トランジスタ（８）が形成され、ウェ
ル領域（２）表面にはＮチャンネルＭＯＳトランジスタ
Ｑ３１が形成される。両ＭＯ８トランジスタ（８）（１
，１１のゲート電極（７）（１２）は延在されてポリシ
リコン層α稀で接続されている。半導体基板（１）には
ＰチャンネルＭＯ８トランジスタ（８）を囲む様にＮ
型のガード領域αｅがフィールド酸化膜（３）下をポリ
シリコン層α＆と交叉して延在され、ウェル領域（２）
ＫはＮチャンネルＭＯ８トランジスタロ譜を囲む様にＰ
＋型のガード領域αＤが同様にフィールド酸化膜（３）
下をポリシリコン層と交叉して延在されている。両ＭＯ
８トランジスタ（８）（１３のドレイン領域（５）（１
Ｇは点線で示す如くＸ印の点でオーミックコンタクトと
したアルミニウム電極（１１で接続され、Ｐチャンネル
ＭＯ８トランジスタ（８）のソース領域（４）はＮ 型
ガード領域αｅとともにアルミニウム電極部で電源電圧
ＶＤ、に接続され、ＮチャンネルＭＯ８トランジスタα
四のソース領域（９７はＰＷガード領域（Ｉ７）ととも
にアルミニウム電極部で接地電位Ｖｌｌに接続されイン
バータ回路を形成している。
チャンネルＭＯ８トランジスタ（８）が形成され、ウェ
ル領域（２）表面にはＮチャンネルＭＯＳトランジスタ
Ｑ３１が形成される。両ＭＯ８トランジスタ（８）（１
，１１のゲート電極（７）（１２）は延在されてポリシ
リコン層α稀で接続されている。半導体基板（１）には
ＰチャンネルＭＯ８トランジスタ（８）を囲む様にＮ
型のガード領域αｅがフィールド酸化膜（３）下をポリ
シリコン層α＆と交叉して延在され、ウェル領域（２）
ＫはＮチャンネルＭＯ８トランジスタロ譜を囲む様にＰ
＋型のガード領域αＤが同様にフィールド酸化膜（３）
下をポリシリコン層と交叉して延在されている。両ＭＯ
８トランジスタ（８）（１３のドレイン領域（５）（１
Ｇは点線で示す如くＸ印の点でオーミックコンタクトと
したアルミニウム電極（１１で接続され、Ｐチャンネル
ＭＯ８トランジスタ（８）のソース領域（４）はＮ 型
ガード領域αｅとともにアルミニウム電極部で電源電圧
ＶＤ、に接続され、ＮチャンネルＭＯ８トランジスタα
四のソース領域（９７はＰＷガード領域（Ｉ７）ととも
にアルミニウム電極部で接地電位Ｖｌｌに接続されイン
バータ回路を形成している。
（ト）発明の効果
本発明に依ればガード領域翰（１７）をフィールド酸化
膜（３）下にチャンネルストッパ領域（１４）（Ｊ５１
と重畳して設けるので、極めて小型のＣＭＯＳ半導体装
置を実現できる利点を有する。
膜（３）下にチャンネルストッパ領域（１４）（Ｊ５１
と重畳して設けるので、極めて小型のＣＭＯＳ半導体装
置を実現できる利点を有する。
マタカ−）’領域ＱｔｉＩＱ７ｎｔ、 Ｍ ＯＳ ト５
ｙ シ、ｘ、 Ｉ （８）０３のソースおよびドレイ
ン領域（４１（５）（９）ααと離間して設けるので接
合耐圧に関係なく高不純物濃度に設定でき、半導体基板
（１１およびウェル領域（２）の電位を良好に固定して
ラッチアップ耐量を増加できる利点を有する。
ｙ シ、ｘ、 Ｉ （８）０３のソースおよびドレイ
ン領域（４１（５）（９）ααと離間して設けるので接
合耐圧に関係なく高不純物濃度に設定でき、半導体基板
（１１およびウェル領域（２）の電位を良好に固定して
ラッチアップ耐量を増加できる利点を有する。
更にガード領域α６）Ｑηはフィールド酸化膜（３）形
成前に作るのでポリシリコン層α榎との交叉が可能とな
り、両ＭＯ８トランジスタ（８）ａ階を完全に囲むこと
ができる利点を有し、この結果高電圧によりフィールド
酸化膜（３）下のチャンネルストッパ領域ｌ０５１が反
転してもガード領域（１６１ｃ１７）で寄生チャンネル
を遮断できる。
成前に作るのでポリシリコン層α榎との交叉が可能とな
り、両ＭＯ８トランジスタ（８）ａ階を完全に囲むこと
ができる利点を有し、この結果高電圧によりフィールド
酸化膜（３）下のチャンネルストッパ領域ｌ０５１が反
転してもガード領域（１６１ｃ１７）で寄生チャンネル
を遮断できる。
更にまたチャンネルストッパ領域Ｑ４）（１５１は低不
純物濃度に設定できるので、両ＭＯ８トランジスタ（８
１（１３１のソースおよびドレイン領域（４１（５１（
９）αＣ間で高濃度接合が形成されず、高耐圧ＣＭＯＳ
半導体装置を容易に実現できる。
純物濃度に設定できるので、両ＭＯ８トランジスタ（８
１（１３１のソースおよびドレイン領域（４１（５１（
９）αＣ間で高濃度接合が形成されず、高耐圧ＣＭＯＳ
半導体装置を容易に実現できる。
第１図および第２図は本発明の高耐圧ＣＭＯＳ半導体装
置を説明する断面図および上面図であり、第３図乃至第
５図は従来のＣＭＯＳ半導体装置を説明する断面図およ
び上面囚である。 主な図番の説明 （１１は半導体基板、（２）はウェル領域、（３）はフ
ィールド酸化膜、（８）はＰチャンネルＭＯ８トランジ
スタ、（１３はＮチャンネルＭＯＳトランジスタ、（１
４Ｊ（１５１はチャンネルストッパ領域、（１６１（１
７）はガード領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 失 策１図 第２図 第３図
置を説明する断面図および上面図であり、第３図乃至第
５図は従来のＣＭＯＳ半導体装置を説明する断面図およ
び上面囚である。 主な図番の説明 （１１は半導体基板、（２）はウェル領域、（３）はフ
ィールド酸化膜、（８）はＰチャンネルＭＯ８トランジ
スタ、（１３はＮチャンネルＭＯＳトランジスタ、（１
４Ｊ（１５１はチャンネルストッパ領域、（１６１（１
７）はガード領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 失 策１図 第２図 第３図
Claims (1)
- （１）一導電型の半導体基板と逆導電型のウェル領域と
前記半導体基板表面に形成した一導電チャンネルのＭＯ
Ｓトランジスタと前記ウェル領域に形成した逆導電チャ
ンネルのＭＯＳトランジスタと前記半導体基板およびウ
ェル領域のフィールド領域を被覆する埋め込みフィール
ド酸化膜とを具備するＣＭＯＳ半導体装置に於いて、前
記半導体基板およびウェル領域のフィールド領域全面に
設けた低不純物濃度のチャンネルストッパ領域と該チャ
ンネルストッパ領域内で夫々のＭＯＳトランジスタと離
間して設けた高不純物濃度のガード領域とを有すること
を特徴とする高耐圧ＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048553A JPS61207052A (ja) | 1985-03-12 | 1985-03-12 | 高耐圧ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048553A JPS61207052A (ja) | 1985-03-12 | 1985-03-12 | 高耐圧ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61207052A true JPS61207052A (ja) | 1986-09-13 |
Family
ID=12806561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048553A Pending JPS61207052A (ja) | 1985-03-12 | 1985-03-12 | 高耐圧ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61207052A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316256A (ja) * | 1989-06-14 | 1991-01-24 | Toshiba Corp | 半導体装置の製造方法 |
| FR2667726A1 (fr) * | 1990-10-05 | 1992-04-10 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur ayant une couche d'arret de canal dopee double et procede de fabrication. |
| JPH09107038A (ja) * | 1995-08-25 | 1997-04-22 | Hyundai Electron Ind Co Ltd | Ｃｍｏｓトランジスターの製造方法 |
| KR100265356B1 (ko) * | 1997-09-30 | 2000-10-02 | 김영환 | 상보형모스트랜지스터 |
| US6570237B2 (en) * | 2001-04-23 | 2003-05-27 | Fuji Electric Co., Ltd. | Semiconductor device with a protective diode having a high breakdown voltage |
-
1985
- 1985-03-12 JP JP60048553A patent/JPS61207052A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316256A (ja) * | 1989-06-14 | 1991-01-24 | Toshiba Corp | 半導体装置の製造方法 |
| FR2667726A1 (fr) * | 1990-10-05 | 1992-04-10 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur ayant une couche d'arret de canal dopee double et procede de fabrication. |
| JPH09107038A (ja) * | 1995-08-25 | 1997-04-22 | Hyundai Electron Ind Co Ltd | Ｃｍｏｓトランジスターの製造方法 |
| KR100265356B1 (ko) * | 1997-09-30 | 2000-10-02 | 김영환 | 상보형모스트랜지스터 |
| US6570237B2 (en) * | 2001-04-23 | 2003-05-27 | Fuji Electric Co., Ltd. | Semiconductor device with a protective diode having a high breakdown voltage |
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