JPH0554266B2 - - Google Patents
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- JPH0554266B2 JPH0554266B2 JP58175363A JP17536383A JPH0554266B2 JP H0554266 B2 JPH0554266 B2 JP H0554266B2 JP 58175363 A JP58175363 A JP 58175363A JP 17536383 A JP17536383 A JP 17536383A JP H0554266 B2 JPH0554266 B2 JP H0554266B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体集積回路装置、特にバイポーラ
型トランジスタと相補型トランジスタの両者を同
一の半導体基板に共存させた半導体集積回路装置
およびその製造方法に関する。
型トランジスタと相補型トランジスタの両者を同
一の半導体基板に共存させた半導体集積回路装置
およびその製造方法に関する。
［発明の技術的背景およびその問題点］
バイポーラ型トランジスタと相補型MOSトラ
ンジスタ（以下、CMOSと言う）とを同一の半
導体基板上に共存させた半導体集積回路装置は、
一般にBi−CMOSと称されており、同一チツプ
内でのアナログ機能とデジタル機能の共存という
要求に応えるものとして登場した比較的新しい半
導体集積回路装置（IC）である。アナログ機能
とデジタル機能とを共存させたIC自体はI2L
（Intgrated Injection LogicあるいはCMOSでも
構成されているが、Bi−CMOSの場合、アナロ
グ処理はアナログ機能に優れたバイポーラ素子
に、またデジタル処理はデジタル機能に優れた
CMOSに夫々分担させることによつてバイポー
ラ素子およびCMOS素子の双方の長所を兼備え
ることができるため、アナログ・デジタタル共存
ICの応用分野を拡大し得るものとして期待され
ている。
ンジスタ（以下、CMOSと言う）とを同一の半
導体基板上に共存させた半導体集積回路装置は、
一般にBi−CMOSと称されており、同一チツプ
内でのアナログ機能とデジタル機能の共存という
要求に応えるものとして登場した比較的新しい半
導体集積回路装置（IC）である。アナログ機能
とデジタル機能とを共存させたIC自体はI2L
（Intgrated Injection LogicあるいはCMOSでも
構成されているが、Bi−CMOSの場合、アナロ
グ処理はアナログ機能に優れたバイポーラ素子
に、またデジタル処理はデジタル機能に優れた
CMOSに夫々分担させることによつてバイポー
ラ素子およびCMOS素子の双方の長所を兼備え
ることができるため、アナログ・デジタタル共存
ICの応用分野を拡大し得るものとして期待され
ている。
ところで、CMOS部分を含む上記Bi−CMOS
には、当然ながらラツチアツプ現象という
CMOSに特有の問題が内包されている。そして、
Bi−CMOSにおけるラツチアツプ現象を防止す
るためには、Bi−CMOSに固有の構造的要素を
も考慮しなければならない。この点に関し、電流
駆動能力の大きいバイポーラ型トランジスタを
CMOSと共存させると共に、前記ラツチアツプ
現象の防止にも有効な構造として第１図に示す
Bi−CMOSが提案されている（IBM Technical
Disclosure Bulletin；vol.16，no.18 1974，
pp.2719〜2720）。
には、当然ながらラツチアツプ現象という
CMOSに特有の問題が内包されている。そして、
Bi−CMOSにおけるラツチアツプ現象を防止す
るためには、Bi−CMOSに固有の構造的要素を
も考慮しなければならない。この点に関し、電流
駆動能力の大きいバイポーラ型トランジスタを
CMOSと共存させると共に、前記ラツチアツプ
現象の防止にも有効な構造として第１図に示す
Bi−CMOSが提案されている（IBM Technical
Disclosure Bulletin；vol.16，no.18 1974，
pp.2719〜2720）。
第１図において、１はｐ型シリコン基板であ
る。該シリコン基板１上には、ｐ型エピタキシヤ
ルシリコン層２が形成されている。そして、前記
基板１とエピタキシヤル層２の間には、両者に亘
る２種類の高濃度ｎ、型埋込層３，３′が形成さ
れている。また、前記エピタキシヤル層２の表面
からは夫々のｎ型埋込層３，３′に達するＮ型ウ
エル領域（以下、Ｎ−ウエルと言う）４，４′が
形成されている。Ｎ−ウエル４はバイポーラ型ト
ランジスタ用の素子領域で、図示のようにバーテ
イカルタイプのnpnトランジスタ１０が形成され
ている。このnpnトランジスタ１０は、その周囲
を取り囲むｐ型領域とのpn接合により他の素子
から電気的に分離されている。もう一方のＮ−ウ
エル４′とこれに隣接するｐ型エピタキシヤル領
域２はCMOS用の素子領域であり、Ｎ−ウエル
４′にはｐチヤンネルMOS型トランジスタ
（pMOSFET）２０が、またｐ型エピタキシヤル
領域にはｎチヤンネルMOS型トランジスタ
（nMOSFET）３０が夫々形成されている。な
お、５はシリコン酸化膜である。
る。該シリコン基板１上には、ｐ型エピタキシヤ
ルシリコン層２が形成されている。そして、前記
基板１とエピタキシヤル層２の間には、両者に亘
る２種類の高濃度ｎ、型埋込層３，３′が形成さ
れている。また、前記エピタキシヤル層２の表面
からは夫々のｎ型埋込層３，３′に達するＮ型ウ
エル領域（以下、Ｎ−ウエルと言う）４，４′が
形成されている。Ｎ−ウエル４はバイポーラ型ト
ランジスタ用の素子領域で、図示のようにバーテ
イカルタイプのnpnトランジスタ１０が形成され
ている。このnpnトランジスタ１０は、その周囲
を取り囲むｐ型領域とのpn接合により他の素子
から電気的に分離されている。もう一方のＮ−ウ
エル４′とこれに隣接するｐ型エピタキシヤル領
域２はCMOS用の素子領域であり、Ｎ−ウエル
４′にはｐチヤンネルMOS型トランジスタ
（pMOSFET）２０が、またｐ型エピタキシヤル
領域にはｎチヤンネルMOS型トランジスタ
（nMOSFET）３０が夫々形成されている。な
お、５はシリコン酸化膜である。
上記第１図のBi−MOS構造では、Ｎ−ウエル
４′の下に高濃度のｎ＋型埋込層が設けられてい
るため、ラツチアツプ現象を引き起こす寄生トラ
ンジスタのうち、pMOSFET２０の部分におけ
る縦方向の寄生pnpトランジスタは電流増幅率hFE
が小さくなつて動作しにくくなるから、ラツチア
ツプ現象の防止に有効である。しかし、CMOS
部分における横方向の寄生pnpトランジスタおよ
び寄生npnトランジスタの動作は防止されない。
しかも、二つのＮ−ウエル４および４′と両ウエ
ル間のｐ型領域とで構成される横方向の寄生npn
トランジスタは、ｎ＋型埋込層３，３′を設けた
事によつて、むしろ動作し易くなつてしまつてい
る。
４′の下に高濃度のｎ＋型埋込層が設けられてい
るため、ラツチアツプ現象を引き起こす寄生トラ
ンジスタのうち、pMOSFET２０の部分におけ
る縦方向の寄生pnpトランジスタは電流増幅率hFE
が小さくなつて動作しにくくなるから、ラツチア
ツプ現象の防止に有効である。しかし、CMOS
部分における横方向の寄生pnpトランジスタおよ
び寄生npnトランジスタの動作は防止されない。
しかも、二つのＮ−ウエル４および４′と両ウエ
ル間のｐ型領域とで構成される横方向の寄生npn
トランジスタは、ｎ＋型埋込層３，３′を設けた
事によつて、むしろ動作し易くなつてしまつてい
る。
上述のように、第１図の構造もラツチアツプを
充分に防止しうるものではなかつた。
充分に防止しうるものではなかつた。
本発明は上記事情に鑑みてなされたもので、バ
イポーラトランジスタとCMOSとを同一の半導
体基板に共存させるとともに、CMOS部分を含
むことによるラツチアツプ現象の発生を完全に防
止できる半導体集積回路装置とその製造方法を提
供するものである。
イポーラトランジスタとCMOSとを同一の半導
体基板に共存させるとともに、CMOS部分を含
むことによるラツチアツプ現象の発生を完全に防
止できる半導体集積回路装置とその製造方法を提
供するものである。
本発明による半導体集積回路装置は、第１導電
型の半導体基板と、該半導体基板上を覆つて設け
られた第２導電型の半導体層と、該半導体層と前
記半導体基板との境界において選択的に設けられ
た第２導電型の高濃度埋込領域および該高濃度埋
込領域の外側を取り囲んで設けられた第１導電型
の高濃度埋込領域と、該第１導電型の高濃度埋込
領域に達して前記半導体層の表面から選択的に設
けられた電気的分離領域と、該電気的分離領域で
囲まれた第２導電型領域内にこの領域をコレクタ
領域として形成されたバイポーラ型トランジスタ
と、前記電気的分離領域の外側において前記半導
体層の全厚みに亙つて選択的に設けられた第１導
電型のウエル領域と、該ウエル領域と前記半導体
基板との境界に設けられた第１導電型の高濃度埋
込層領域と、前記ウエル領域の外側において前記
半導体基板と前記半導体層との境界に選択的に設
けられた第２導電型を有する別の高濃度埋込領域
と、該高濃度埋込領域上の前記第２導電型半導体
層および前記第１導電型のウエル領域の何れかに
夫々形成されたｐチヤンネルMOS型トランジス
タおよびｎチヤンネルMOS型トランジスタで構
成される相補型MOSトランジスタとを具備した
ことを特徴とするものである。
型の半導体基板と、該半導体基板上を覆つて設け
られた第２導電型の半導体層と、該半導体層と前
記半導体基板との境界において選択的に設けられ
た第２導電型の高濃度埋込領域および該高濃度埋
込領域の外側を取り囲んで設けられた第１導電型
の高濃度埋込領域と、該第１導電型の高濃度埋込
領域に達して前記半導体層の表面から選択的に設
けられた電気的分離領域と、該電気的分離領域で
囲まれた第２導電型領域内にこの領域をコレクタ
領域として形成されたバイポーラ型トランジスタ
と、前記電気的分離領域の外側において前記半導
体層の全厚みに亙つて選択的に設けられた第１導
電型のウエル領域と、該ウエル領域と前記半導体
基板との境界に設けられた第１導電型の高濃度埋
込層領域と、前記ウエル領域の外側において前記
半導体基板と前記半導体層との境界に選択的に設
けられた第２導電型を有する別の高濃度埋込領域
と、該高濃度埋込領域上の前記第２導電型半導体
層および前記第１導電型のウエル領域の何れかに
夫々形成されたｐチヤンネルMOS型トランジス
タおよびｎチヤンネルMOS型トランジスタで構
成される相補型MOSトランジスタとを具備した
ことを特徴とするものである。
上記本発明の半導体集積回路装置は、例えばｐ
型基板を用いた場合、第２図に示すような概念的
な構造によつて表わされる。同図において、１は
ｐ型基板、８はｎ型層である。両者の境界にはｎ
型埋込領域３、別のｎ＋型埋込領域３′が設けら
れている。更に、ｎ＋型埋込領域３の外側を取り
囲むｐ＋型埋込領域５と、その外側に別のｐ型埋
込領域５′が設けられている。ｎ型層８の表面か
らはｐ＋型埋込領域５に達するｐ＋型分離領域６
が設けられており、該分離領域６に囲まれたｎ型
層８内にバーテイカルnpnトランジスタ１０が形
成されている。ここで、ｐ＋型分離領域６はその
両側に形成される素子間を電気的に分離する為の
もので、この意味から該ｐ＋型分離領域６は、例
えば酸化物等から成る誘電体領域に置換えられて
も良い。他方、別の＋型埋込領域５′に達するＰ
−ウエル７がｎ型層８の表面から形成されてお
り、該Ｐ−ウエル７にはnMOSFET３０が形成
されている。また、別のｎ＋型埋込領域３′上の
ｎ型層にはpMOSFET２０が形成されている。
型基板を用いた場合、第２図に示すような概念的
な構造によつて表わされる。同図において、１は
ｐ型基板、８はｎ型層である。両者の境界にはｎ
型埋込領域３、別のｎ＋型埋込領域３′が設けら
れている。更に、ｎ＋型埋込領域３の外側を取り
囲むｐ＋型埋込領域５と、その外側に別のｐ型埋
込領域５′が設けられている。ｎ型層８の表面か
らはｐ＋型埋込領域５に達するｐ＋型分離領域６
が設けられており、該分離領域６に囲まれたｎ型
層８内にバーテイカルnpnトランジスタ１０が形
成されている。ここで、ｐ＋型分離領域６はその
両側に形成される素子間を電気的に分離する為の
もので、この意味から該ｐ＋型分離領域６は、例
えば酸化物等から成る誘電体領域に置換えられて
も良い。他方、別の＋型埋込領域５′に達するＰ
−ウエル７がｎ型層８の表面から形成されてお
り、該Ｐ−ウエル７にはnMOSFET３０が形成
されている。また、別のｎ＋型埋込領域３′上の
ｎ型層にはpMOSFET２０が形成されている。
第２図の構造と第１図の構造とを比較すれば明
らかなように、本発明ではCMOS部分において
両方のMOSFETに高濃度埋込領域３′，５′が設
けられている。また、npnトランジスタ１０を他
の素子から電気的に分離するためにｐ型の高濃度
領域５，６が設けられているから、二つのｎ型埋
込領域３，３′間には必ずｐ＋型埋込領域５が介
在されていることになる。後述のように、この特
徴によつて本発明によるBi−CMOSはラツチア
ツプ現象を略完全に防止することができる。
らかなように、本発明ではCMOS部分において
両方のMOSFETに高濃度埋込領域３′，５′が設
けられている。また、npnトランジスタ１０を他
の素子から電気的に分離するためにｐ型の高濃度
領域５，６が設けられているから、二つのｎ型埋
込領域３，３′間には必ずｐ＋型埋込領域５が介
在されていることになる。後述のように、この特
徴によつて本発明によるBi−CMOSはラツチア
ツプ現象を略完全に防止することができる。
なお、後述の実施例のように、第２図において
pMOSFETとnMOSFETの位置を入替え、ｐ＋
型埋込領域５の一部を別のｐ＋型埋込領域５′で
兼用する様にしてもよい。また、この場合には、
ｐ＋型分離領域６の一部をＰ−ウエル７内に形成
し、Ｐ−ウエル７の電位を取出すための手段を兼
ねるようにしてもよい。
pMOSFETとnMOSFETの位置を入替え、ｐ＋
型埋込領域５の一部を別のｐ＋型埋込領域５′で
兼用する様にしてもよい。また、この場合には、
ｐ＋型分離領域６の一部をＰ−ウエル７内に形成
し、Ｐ−ウエル７の電位を取出すための手段を兼
ねるようにしてもよい。
次に、本発明による半導体集積回路装置の製造
方法は、第１導電型を有する半導体基板の表層に
二種類の第２導電型高濃度埋込領域を選択的に形
成すると共に、該第２導電型高濃度埋込領域の一
方を取り囲む第１導電型高濃度埋込領域およびそ
の外側にこれとは別の第１導電型高濃度埋込領域
を前記半導体基板の表層に形成する工程と、これ
ら高濃度埋込領域を形成した前記第１導電型を有
する半導体基板上に第２導電型半導体層をエピタ
キシヤル成長させる工程と、該第２導電型半導体
層の表面から選択的に第１導電型不純物を拡散す
ることにより、前記別の第１導電型高濃度埋込領
域に達する第１導電型ウエル領域を形成する工程
と、前記第２導電型半導体層の表面から選択的に
第１導電型不純物を高濃度拡散することにより前
記一方の第２導電型高濃度埋込領域を取り囲んで
形成された第１導電型高濃度埋込領域に達する第
１導電型の高濃度分離領域を形成する工程、ある
いは前記第２導電型半導体層の表面から前記第１
導電型高濃度埋込領域に達する誘電体分離領域を
形成する工程と、該高濃度分離領域あるいは誘電
体分離領域に囲まれた第２導電型領域には該領域
をコレクタ領域とするバイポーラ型トランジスタ
を形成すると共に、前記別の第２導電型高濃度埋
込領域上の第２導電型半導体層および前記第１導
電型ウエル領域には夫々層補型MOSトランジス
タを構成するｐチヤンネルMOS型トランジスタ
またはｎチヤンネルMOS型トランジスタの何れ
かを形成する工程とを具備したことを特徴とする
ものである。
方法は、第１導電型を有する半導体基板の表層に
二種類の第２導電型高濃度埋込領域を選択的に形
成すると共に、該第２導電型高濃度埋込領域の一
方を取り囲む第１導電型高濃度埋込領域およびそ
の外側にこれとは別の第１導電型高濃度埋込領域
を前記半導体基板の表層に形成する工程と、これ
ら高濃度埋込領域を形成した前記第１導電型を有
する半導体基板上に第２導電型半導体層をエピタ
キシヤル成長させる工程と、該第２導電型半導体
層の表面から選択的に第１導電型不純物を拡散す
ることにより、前記別の第１導電型高濃度埋込領
域に達する第１導電型ウエル領域を形成する工程
と、前記第２導電型半導体層の表面から選択的に
第１導電型不純物を高濃度拡散することにより前
記一方の第２導電型高濃度埋込領域を取り囲んで
形成された第１導電型高濃度埋込領域に達する第
１導電型の高濃度分離領域を形成する工程、ある
いは前記第２導電型半導体層の表面から前記第１
導電型高濃度埋込領域に達する誘電体分離領域を
形成する工程と、該高濃度分離領域あるいは誘電
体分離領域に囲まれた第２導電型領域には該領域
をコレクタ領域とするバイポーラ型トランジスタ
を形成すると共に、前記別の第２導電型高濃度埋
込領域上の第２導電型半導体層および前記第１導
電型ウエル領域には夫々層補型MOSトランジス
タを構成するｐチヤンネルMOS型トランジスタ
またはｎチヤンネルMOS型トランジスタの何れ
かを形成する工程とを具備したことを特徴とする
ものである。
例えばｐ型基板を用いて上記本発明の製造方法
を実施することにより、第２図の構造を得ること
ができる。この場合、ｐ＋型分離領域６あるいは
Ｐ−ウエル７を形成するに際して既にｐ＋型埋込
領域５，５′が形成されているから、該埋込領域
５，５′が無い場合に較べれば、分離領域６およ
びＰ−ウエル７を形成するための不純物拡散工程
を低温かつ短時間で行なうことができる。従つ
て、各高濃度埋込領域３，３′，５，５′からｎ型
層８への不純物の外方拡散を低く抑えることがで
き、各トランジスタ１０，２０，３０の素子領域
における不純物濃度を安定に制御することができ
る。この結果、高性能のバイポーラ型トランジス
タと特性の安定なCMOSとを共存させたBi−
CMOSを得ることができる。
を実施することにより、第２図の構造を得ること
ができる。この場合、ｐ＋型分離領域６あるいは
Ｐ−ウエル７を形成するに際して既にｐ＋型埋込
領域５，５′が形成されているから、該埋込領域
５，５′が無い場合に較べれば、分離領域６およ
びＰ−ウエル７を形成するための不純物拡散工程
を低温かつ短時間で行なうことができる。従つ
て、各高濃度埋込領域３，３′，５，５′からｎ型
層８への不純物の外方拡散を低く抑えることがで
き、各トランジスタ１０，２０，３０の素子領域
における不純物濃度を安定に制御することができ
る。この結果、高性能のバイポーラ型トランジス
タと特性の安定なCMOSとを共存させたBi−
CMOSを得ることができる。
以下、第３図Ａ〜Ｍを参照し、本発明の一実施
例になるBi−CMOSにつきその製造方法を併記
して説明する。
例になるBi−CMOSにつきその製造方法を併記
して説明する。
() まず1014〜1015atom／cm3の不純物濃度を有
する低濃度ｐ型シリコン基板１０１の表面に、
拡散マスク用絶縁膜として例えば熱酸化膜を形
成した後、該熱酸化膜をパターンニングするこ
とにより、ｎ＋型埋込領域予定部上に開孔部を
有する熱酸化膜パターン１０２を形成する。次
いで、この熱酸化膜パターン１０２をマスクと
してSbあるいはAs等のｎ型不純物を選択的に
熱拡散し、二種類のｎ＋型埋込領域１０３，１
０３′を形成する。通常、この熱拡散工程は酸
化性雰囲気下で行われるため、ｎ＋型埋込領域
１０３，１０３′の表面はこの工程の間に成長
した熱酸化膜１０４で覆われる（第３図Ａ図
示）。
する低濃度ｐ型シリコン基板１０１の表面に、
拡散マスク用絶縁膜として例えば熱酸化膜を形
成した後、該熱酸化膜をパターンニングするこ
とにより、ｎ＋型埋込領域予定部上に開孔部を
有する熱酸化膜パターン１０２を形成する。次
いで、この熱酸化膜パターン１０２をマスクと
してSbあるいはAs等のｎ型不純物を選択的に
熱拡散し、二種類のｎ＋型埋込領域１０３，１
０３′を形成する。通常、この熱拡散工程は酸
化性雰囲気下で行われるため、ｎ＋型埋込領域
１０３，１０３′の表面はこの工程の間に成長
した熱酸化膜１０４で覆われる（第３図Ａ図
示）。
() 次に、熱酸化膜パターン１０２に再度パタ
ーンニングを施してｐ＋型押込領域予定部上に
開孔部を有する熱酸化膜パターン１０２′とす
る。続いて、二つの熱酸化膜１０４，１０２′
をマスクとしてボロン等のｐ型不純物を選択的
に拡散することにより、二種類のｐ＋型埋込領
域１０５，１０５′を形成する（第３図Ａ図
示）。
ーンニングを施してｐ＋型押込領域予定部上に
開孔部を有する熱酸化膜パターン１０２′とす
る。続いて、二つの熱酸化膜１０４，１０２′
をマスクとしてボロン等のｐ型不純物を選択的
に拡散することにより、二種類のｐ＋型埋込領
域１０５，１０５′を形成する（第３図Ａ図
示）。
この際の不純物拡散の方法としては、図示の
ように、例えばボロンを含むシリカガラス膜
（通称BSG膜）１０６からの熱拡散あるいはボ
ロンのイオン注入および熱拡散により、1017〜
1019／cm3程度のｐ＋型埋込領域１０５，１０
５′を形成する。
ように、例えばボロンを含むシリカガラス膜
（通称BSG膜）１０６からの熱拡散あるいはボ
ロンのイオン注入および熱拡散により、1017〜
1019／cm3程度のｐ＋型埋込領域１０５，１０
５′を形成する。
() 次に、シリコン基板１０１上の酸化膜１０
４，１０２′とBSG膜１０６を総て除去し、ｎ
型エピタキシヤルシリコン層１０７を成長させ
る（第３図ｃ図示）。
４，１０２′とBSG膜１０６を総て除去し、ｎ
型エピタキシヤルシリコン層１０７を成長させ
る（第３図ｃ図示）。
このときのｎ型エピタキシヤルシリコン層１
０７は、厚さ１〜5μｍ、比抵抗１〜5Ω・cm程
度とする。但し、この条件は一応の目安であ
り、種々の条件により適宜変更すべきものであ
る。また、このエピタキシヤル成長の際、夫々
の高濃度埋込領域１０３，１０３′，１０５，
１０５′からエピタキシヤル層１０７中へ不純
物が拡散されて来る。
０７は、厚さ１〜5μｍ、比抵抗１〜5Ω・cm程
度とする。但し、この条件は一応の目安であ
り、種々の条件により適宜変更すべきものであ
る。また、このエピタキシヤル成長の際、夫々
の高濃度埋込領域１０３，１０３′，１０５，
１０５′からエピタキシヤル層１０７中へ不純
物が拡散されて来る。
なお、ｎ＋型埋込領域１０３上にはバーテイ
カルnpnトランジスタが形成され、別のｎ＋型
埋込領域１０３′上にはpMOSFETが、ｐ＋型
埋込領域１０５′上にはnMOSFETが夫々形成
されることになる。
カルnpnトランジスタが形成され、別のｎ＋型
埋込領域１０３′上にはpMOSFETが、ｐ＋型
埋込領域１０５′上にはnMOSFETが夫々形成
されることになる。
() 次に、例えば次のような方法により
nMOSFET用のＰ−ウエル領域を形成する。
即ち、エピタキシヤルシリコン層１０７の表面
に、膜厚約1000オングストロームの熱酸化膜１
０８を形成した後、該酸化膜を緩衝膜としてボ
ロンをイオン注入することにより拡散源を形成
する。イオン注入の条件は加速電圧150keV、
ドーズ量１〜５×1012／cm2とするのが望まし
い。続いて、1100〜1200℃の高温でこの拡散源
を熱拡散することによりＰ−ウエル109を形成
する（第３Ｄ図示）。
nMOSFET用のＰ−ウエル領域を形成する。
即ち、エピタキシヤルシリコン層１０７の表面
に、膜厚約1000オングストロームの熱酸化膜１
０８を形成した後、該酸化膜を緩衝膜としてボ
ロンをイオン注入することにより拡散源を形成
する。イオン注入の条件は加速電圧150keV、
ドーズ量１〜５×1012／cm2とするのが望まし
い。続いて、1100〜1200℃の高温でこの拡散源
を熱拡散することによりＰ−ウエル109を形成
する（第３Ｄ図示）。
() 次に、選択的にボロンの高濃度拡散を行な
うことにより、バイポーラ型トランジスタ部分
を他の素子から電気的に分離するために必要
な、ｐ＋型埋込領域１０５，１０５′に達する
ｐ＋型分離領域１１０，１１０′を形成する。
また、選択的にリンの高濃度拡散を行なうこと
により、ｎ＋型埋込領域１０３に達するｎ＋型
のコレクタ電極取出し領域１１１を形成する
（第３図Ｅ図示）。
うことにより、バイポーラ型トランジスタ部分
を他の素子から電気的に分離するために必要
な、ｐ＋型埋込領域１０５，１０５′に達する
ｐ＋型分離領域１１０，１１０′を形成する。
また、選択的にリンの高濃度拡散を行なうこと
により、ｎ＋型埋込領域１０３に達するｎ＋型
のコレクタ電極取出し領域１１１を形成する
（第３図Ｅ図示）。
なお、この実施例では、ｐ＋型分離領域の一
部分１１０′がＰ−ウエル１０９の電位取り出
し領域を兼ねている。また、図では省略してあ
るが、ｎ＋型埋込領域１０３′に達する電位取
り出し用のｎ＋型埋込領域も、コレクタ電極取
り出し領域１１１と同時に形成する。
部分１１０′がＰ−ウエル１０９の電位取り出
し領域を兼ねている。また、図では省略してあ
るが、ｎ＋型埋込領域１０３′に達する電位取
り出し用のｎ＋型埋込領域も、コレクタ電極取
り出し領域１１１と同時に形成する。
() 次に、エピタキシヤルシリコン層１０７の
表面に熱酸化膜１１２と、例えばCVD−シリ
コン窒化膜１１３のような非酸化性膜を順次積
層した後、この積層膜をパターンニングするこ
とによりpMOSFETの素子領域予定部上を覆
う積層膜パターン１１４、nMOSFETの素子
領域予定部上を覆う積層膜パターン１１５、お
よびnpnバイポーラトランジスタの素子領域予
定部上を覆う積層膜パターン１１６，１１６′
を夫々形成する。続いて、必要に応じCMOS
のフイールド領域となる部分に反転防止のため
のチヤンネルカツト領域１１７，１１８を形成
する（第３図Ｆ図示）。
表面に熱酸化膜１１２と、例えばCVD−シリ
コン窒化膜１１３のような非酸化性膜を順次積
層した後、この積層膜をパターンニングするこ
とによりpMOSFETの素子領域予定部上を覆
う積層膜パターン１１４、nMOSFETの素子
領域予定部上を覆う積層膜パターン１１５、お
よびnpnバイポーラトランジスタの素子領域予
定部上を覆う積層膜パターン１１６，１１６′
を夫々形成する。続いて、必要に応じCMOS
のフイールド領域となる部分に反転防止のため
のチヤンネルカツト領域１１７，１１８を形成
する（第３図Ｆ図示）。
この場合、pMOSFET部分のチヤンネルカ
ツト領域１１７は積層膜パターン１１４をマス
クとして燐等のｎ型不純物をイオン注入するこ
とにより形成し、またnMOSFET部分のチヤ
ンネルカツト領域１１８は積層膜パターン１１
５をマスクとしてボロン等のｐ型不純物をイオ
ン注入することにより形成する。このイオン注
入は交互に行ない、一方のMOSFET部分のイ
オン注入を行なうときには他方のMOSFET部
分およびnpnバイポーラトランジスタ部分を、
例えばレジストパターン等でマスクして行な
う。
ツト領域１１７は積層膜パターン１１４をマス
クとして燐等のｎ型不純物をイオン注入するこ
とにより形成し、またnMOSFET部分のチヤ
ンネルカツト領域１１８は積層膜パターン１１
５をマスクとしてボロン等のｐ型不純物をイオ
ン注入することにより形成する。このイオン注
入は交互に行ない、一方のMOSFET部分のイ
オン注入を行なうときには他方のMOSFET部
分およびnpnバイポーラトランジスタ部分を、
例えばレジストパターン等でマスクして行な
う。
() 次に、積層膜パターン１１４，１１５，１
１６，１１６′のシリコン酸化膜１１３を耐酸
化性マスクとしてエピタキシヤル層１０７表面
の選択酸化を行ない、夫々0.7〜1.0μｍ程度の
膜厚を有する素子分離用のフイールド酸化膜１
１９と、npnトランジスタ用素子領域内の分離
酸化膜１１９′を形成する（第３図Ｇ図示）。
１６，１１６′のシリコン酸化膜１１３を耐酸
化性マスクとしてエピタキシヤル層１０７表面
の選択酸化を行ない、夫々0.7〜1.0μｍ程度の
膜厚を有する素子分離用のフイールド酸化膜１
１９と、npnトランジスタ用素子領域内の分離
酸化膜１１９′を形成する（第３図Ｇ図示）。
なお、選択酸化は900〜1000℃の低温で行な
うのが望ましく、その際に雰囲気の気圧を上げ
れば酸化時間を短縮することができる。
うのが望ましく、その際に雰囲気の気圧を上げ
れば酸化時間を短縮することができる。
また、エピタキシヤル層１０７が比較的薄い
場合には、第４図に示すように、ｐ＋型高濃度
分離領域１１０，１１０′を形成しなくともフ
イールド酸化膜１１９および分離酸化膜１１
９′による誘電体分離が可能である。更に、エ
ピタキシヤル層１０７が厚い場合でも、フイー
ルド酸化を行なう前にシリコン基板１０１のフ
イールド部分を選択的にエツチングし、然る後
に熱酸化を施した所謂アイソプラナー構造（埋
め込みフイールド酸化膜構造）とする事によ
り、フイールド酸化膜等による同様の誘電体分
離が可能となる。このアイソプラナー構造によ
れば半導体層表面の平坦化が図られ、メタル配
線の段切れ問題を防止する上で有利に作用す
る。また、上記の様な誘電体分離構造の場合に
は、高濃度埋込領域１０３′，１０５′がフイー
ルド酸化膜下に接して存在する事になる為、反
転防止用のチヤンネルカツト領域１１７，１１
８を不要にする事ができるという効果が得られ
る。
場合には、第４図に示すように、ｐ＋型高濃度
分離領域１１０，１１０′を形成しなくともフ
イールド酸化膜１１９および分離酸化膜１１
９′による誘電体分離が可能である。更に、エ
ピタキシヤル層１０７が厚い場合でも、フイー
ルド酸化を行なう前にシリコン基板１０１のフ
イールド部分を選択的にエツチングし、然る後
に熱酸化を施した所謂アイソプラナー構造（埋
め込みフイールド酸化膜構造）とする事によ
り、フイールド酸化膜等による同様の誘電体分
離が可能となる。このアイソプラナー構造によ
れば半導体層表面の平坦化が図られ、メタル配
線の段切れ問題を防止する上で有利に作用す
る。また、上記の様な誘電体分離構造の場合に
は、高濃度埋込領域１０３′，１０５′がフイー
ルド酸化膜下に接して存在する事になる為、反
転防止用のチヤンネルカツト領域１１７，１１
８を不要にする事ができるという効果が得られ
る。
() 次に、積層膜パターン１１４，１１５，１
１６を全面除去した後、露出された各素子領域
表面を熱酸化することにより、CMOSのゲー
ト酸化膜となる熱酸化膜１２０を形成する。続
いて、バーテイカルnpnトランジスタのｐ−型
活性ベース領域１２１を形成し、更に、必要に
応じてpMOSFETおよびnMOSFETの素子領
域に閾値電圧を制御するためのイオン注入１２
２，１２３を行なう（第３図Ｈ図示）。
１６を全面除去した後、露出された各素子領域
表面を熱酸化することにより、CMOSのゲー
ト酸化膜となる熱酸化膜１２０を形成する。続
いて、バーテイカルnpnトランジスタのｐ−型
活性ベース領域１２１を形成し、更に、必要に
応じてpMOSFETおよびnMOSFETの素子領
域に閾値電圧を制御するためのイオン注入１２
２，１２３を行なう（第３図Ｈ図示）。
なお、活性ベース領域１２１の形成は、フイ
ールド酸化膜１１９および分離酸化膜１１９′
をブロツキングマスクとし、ボロンをイオン注
入して拡散源を導入した後、1000℃程度の熱処
理を施して拡散することにより自己整合で形成
することができる。このときのイオン注入条件
を、例えばドーズ層５〜5.5×1013／cm2、加速
電圧40keVとすれば、活性ベース領域１２０の
シート抵抗を1kΩ／□とすることができる。一
方、CMOSの閾値電圧を制御するためのイオ
注入１２２，１２３は、pMOSFETおよび
nMOSFETの何れについてもｐ型不純物また
はｎ型不純物の一方を用いて行なう場合もあ
り、また各MOSFET部分毎に夫々ｐ型または
ｎ型の不純物を深さ方向にコントロールして使
い分ける場合もある。
ールド酸化膜１１９および分離酸化膜１１９′
をブロツキングマスクとし、ボロンをイオン注
入して拡散源を導入した後、1000℃程度の熱処
理を施して拡散することにより自己整合で形成
することができる。このときのイオン注入条件
を、例えばドーズ層５〜5.5×1013／cm2、加速
電圧40keVとすれば、活性ベース領域１２０の
シート抵抗を1kΩ／□とすることができる。一
方、CMOSの閾値電圧を制御するためのイオ
注入１２２，１２３は、pMOSFETおよび
nMOSFETの何れについてもｐ型不純物また
はｎ型不純物の一方を用いて行なう場合もあ
り、また各MOSFET部分毎に夫々ｐ型または
ｎ型の不純物を深さ方向にコントロールして使
い分ける場合もある。
() 次に、第３図（）に示すように、バーテ
イカルnpnトランジスタの素子領域において活
性ベース領域１２１上を覆う熱酸化膜１２０に
エミツタ拡散窓を開口した後、CVD法により
不純物がドープされていない厚さ約2500〜4000
Å程度の多結晶シリコン層１２４を全面に堆積
させる。
イカルnpnトランジスタの素子領域において活
性ベース領域１２１上を覆う熱酸化膜１２０に
エミツタ拡散窓を開口した後、CVD法により
不純物がドープされていない厚さ約2500〜4000
Å程度の多結晶シリコン層１２４を全面に堆積
させる。
続いて、該多結晶シリンコ層１２４にｎ型不
純物を設定された濃度でドープすることによ
り、ｎ＋型多結晶シリコン層とする。該ｎ＋型
化された多結晶シリコン層１２４は、CMOS
のゲート電極およびnpnバイポーラトランジス
タのエミツタ電極を形成するために用いられる
るのである。この場合、ｎ＋型化された多結晶
シリコン層１２４の不純物濃度は、CMOSの
ゲート領域とnpnトランジスタのエミツタ領域
とで異ならせた方が良い。例えば、CMOSの
ゲート領域におけるシート抵抗は40Ω／□以
下、npnトランジスタのエミツタ領域における
シート抵抗は200Ω／□程度とするのがデイバ
イスの製造上および特性上望ましい。これを実
現する為には、多結晶シリコン層１２４にドー
プされる不純物として、npnバイポーラトラン
ジスタのエミツタ領域に対して砒素を、
CMOSのゲート領域に対しては燐あるいは燐
および砒素の両者を用いるのが良い。そして、
この様な不純物ドープは、例えば次のようにし
て行なうことができる。
純物を設定された濃度でドープすることによ
り、ｎ＋型多結晶シリコン層とする。該ｎ＋型
化された多結晶シリコン層１２４は、CMOS
のゲート電極およびnpnバイポーラトランジス
タのエミツタ電極を形成するために用いられる
るのである。この場合、ｎ＋型化された多結晶
シリコン層１２４の不純物濃度は、CMOSの
ゲート領域とnpnトランジスタのエミツタ領域
とで異ならせた方が良い。例えば、CMOSの
ゲート領域におけるシート抵抗は40Ω／□以
下、npnトランジスタのエミツタ領域における
シート抵抗は200Ω／□程度とするのがデイバ
イスの製造上および特性上望ましい。これを実
現する為には、多結晶シリコン層１２４にドー
プされる不純物として、npnバイポーラトラン
ジスタのエミツタ領域に対して砒素を、
CMOSのゲート領域に対しては燐あるいは燐
および砒素の両者を用いるのが良い。そして、
この様な不純物ドープは、例えば次のようにし
て行なうことができる。
即ち、先ず不純物ドープされていない多結晶
シリコン層１２４上の全面を覆つて、膜厚約
5000ÅのCVD−SiO2膜を堆積した後、これを
パターンニングすることにより、第３図（）
に示したようにnpnバイポーラトランジスタ領
域のみを覆うCVD−SiO2膜パターン１２５を
形成する。続いて、燐を含む炉管内において、
900〜1000℃の高温で多結晶シリコン層１２４
に燐を高濃度にドープする。このときの燐濃度
としては、１×1021atom／cm3程度が望ましい。
次に、残つているCVD−SiO2膜パターン１２
５を除去し、全面に砒素をイオン注入する。続
いて、CVD法によつて多結晶シリコン層１２
４の全表面を再度SiO2膜あるいはSiO2膜とシ
リコン窒化膜との積層膜（図示せず）で覆い、
イオン注入された砒素を900〜950℃の温度で熱
拡散することにより、均一に不純物ドープされ
たｎ＋型の多結晶シリコン層とする。
シリコン層１２４上の全面を覆つて、膜厚約
5000ÅのCVD−SiO2膜を堆積した後、これを
パターンニングすることにより、第３図（）
に示したようにnpnバイポーラトランジスタ領
域のみを覆うCVD−SiO2膜パターン１２５を
形成する。続いて、燐を含む炉管内において、
900〜1000℃の高温で多結晶シリコン層１２４
に燐を高濃度にドープする。このときの燐濃度
としては、１×1021atom／cm3程度が望ましい。
次に、残つているCVD−SiO2膜パターン１２
５を除去し、全面に砒素をイオン注入する。続
いて、CVD法によつて多結晶シリコン層１２
４の全表面を再度SiO2膜あるいはSiO2膜とシ
リコン窒化膜との積層膜（図示せず）で覆い、
イオン注入された砒素を900〜950℃の温度で熱
拡散することにより、均一に不純物ドープされ
たｎ＋型の多結晶シリコン層とする。
なお、前記砒素のイオン注入を５〜10×
1015／cm2のドーズ量で行なえば、バイポーラト
ランジスタのエミツタ電極となる部分における
不純物濃度を３×1020atom／mm3程度に設定す
ることができる。
1015／cm2のドーズ量で行なえば、バイポーラト
ランジスタのエミツタ電極となる部分における
不純物濃度を３×1020atom／mm3程度に設定す
ることができる。
() 次に、砒素の熱拡散時に用いた前記図示し
ないSiO2膜またはSiO2膜またはSiO2膜とシリ
コン窒化膜との積層膜をパターンニングするこ
とにより、CMOSのゲート電極予定部上を覆
う絶縁膜パターン１２６，１２７、およびnpn
バイポーラトランジスタのエミツタ電極予定部
上を覆う絶縁膜パターン１２８を形成する。続
いて、これら絶縁膜パターン１２６，１２７，
１２８をマスクとする選択エツチングにより、
ｎ＋型化された多結晶シリコン層１２４をパタ
ーンニングし、pMOSFETのゲート電極１２
９、nMOSFETのゲート電極１３０、npnバイ
ポーラトランジスタのエミツタ電極１３１等の
多結晶シリコン配線層を形成する。更に、絶縁
膜パターン１２６，１２８をマスクにしてボロ
ンの選択的ドープを行ない、pMOSFETのソ
ース、ドレイン１３３，１３３′およびnpnト
ランジスタのｐ＋型外部ベース領域１３４を形
成する（第３図Ｊ図示）。
ないSiO2膜またはSiO2膜またはSiO2膜とシリ
コン窒化膜との積層膜をパターンニングするこ
とにより、CMOSのゲート電極予定部上を覆
う絶縁膜パターン１２６，１２７、およびnpn
バイポーラトランジスタのエミツタ電極予定部
上を覆う絶縁膜パターン１２８を形成する。続
いて、これら絶縁膜パターン１２６，１２７，
１２８をマスクとする選択エツチングにより、
ｎ＋型化された多結晶シリコン層１２４をパタ
ーンニングし、pMOSFETのゲート電極１２
９、nMOSFETのゲート電極１３０、npnバイ
ポーラトランジスタのエミツタ電極１３１等の
多結晶シリコン配線層を形成する。更に、絶縁
膜パターン１２６，１２８をマスクにしてボロ
ンの選択的ドープを行ない、pMOSFETのソ
ース、ドレイン１３３，１３３′およびnpnト
ランジスタのｐ＋型外部ベース領域１３４を形
成する（第３図Ｊ図示）。
(XI) 次に、絶縁膜パターン１２６，１２７，１
２８を除去し、多結晶シリコン配線層１２９，
１３０，１３１…の表面に熱酸化膜１３２を成
長させる。この熱処理によつてエミツタ電極１
３１から活性ベース領域１２１内に砒素がドー
プされ、ｎ＋型エミツタ領域１３６が形成され
る。続いて、砒素の選択的ドープを行なうこと
により、nMOSFETにおけるｎ＋型のソース、
ドレイン領域１３５，１３５′およびnpnトラ
ンジスタｎ＋型コレクタコンタクト領域１３７
とを形成する（第３図Ｋ図示）。
２８を除去し、多結晶シリコン配線層１２９，
１３０，１３１…の表面に熱酸化膜１３２を成
長させる。この熱処理によつてエミツタ電極１
３１から活性ベース領域１２１内に砒素がドー
プされ、ｎ＋型エミツタ領域１３６が形成され
る。続いて、砒素の選択的ドープを行なうこと
により、nMOSFETにおけるｎ＋型のソース、
ドレイン領域１３５，１３５′およびnpnトラ
ンジスタｎ＋型コレクタコンタクト領域１３７
とを形成する（第３図Ｋ図示）。
なお、ボロンの選択的ドープについては、
nMOSFET部分およびnpnトランジスタのコレ
クタ取出し領域上をレジスト等でマスクし、ボ
ロンをイオン注入（１〜３×1015／cm3）するこ
とにより行なう。その際、フイールド酸化膜１
１９、ゲート電極１２９、分離酸化膜１１９′、
エミツタ電極１３１がブロツキングマスクとな
り、ボロンは自己整合で所定領域に選択的にド
ープされる。
nMOSFET部分およびnpnトランジスタのコレ
クタ取出し領域上をレジスト等でマスクし、ボ
ロンをイオン注入（１〜３×1015／cm3）するこ
とにより行なう。その際、フイールド酸化膜１
１９、ゲート電極１２９、分離酸化膜１１９′、
エミツタ電極１３１がブロツキングマスクとな
り、ボロンは自己整合で所定領域に選択的にド
ープされる。
また、砒素の選択的ドープについても、
pMOSFET部分およびnpnトランジスタの活性
ベース領域上をレジスト等でマスクし、砒素を
イオン注入（１〜３×1015／cm3）することによ
り行なう。この場合にも、フイールド酸化膜１
１９、ゲート電極１３０、分離酸化膜１１９′
がブロツキングマスクとなり、砒素は自己整合
で所定の領域に選択的にドープされる。
pMOSFET部分およびnpnトランジスタの活性
ベース領域上をレジスト等でマスクし、砒素を
イオン注入（１〜３×1015／cm3）することによ
り行なう。この場合にも、フイールド酸化膜１
１９、ゲート電極１３０、分離酸化膜１１９′
がブロツキングマスクとなり、砒素は自己整合
で所定の領域に選択的にドープされる。
上記砒素のイオン注入の後、900〜1000℃の
高温にてアニールを行なうことにより、所期の
ｎ＋型不純物領域１３５，１３５′，１３７が
形成される。
高温にてアニールを行なうことにより、所期の
ｎ＋型不純物領域１３５，１３５′，１３７が
形成される。
(XII) 次に、CVD法により燐添加SiO2（PSG）、
ボロン添加Si2（BSG）等かなるパツシベーシヨ
ン膜１３８を全面に堆積した後、選択エツチン
グにより、CMOSおよびnpnトランジスタのア
ルミニウム電極を形成する部分にコンタクトホ
ールを開孔する（第３図Ｌ図示）。
ボロン添加Si2（BSG）等かなるパツシベーシヨ
ン膜１３８を全面に堆積した後、選択エツチン
グにより、CMOSおよびnpnトランジスタのア
ルミニウム電極を形成する部分にコンタクトホ
ールを開孔する（第３図Ｌ図示）。
() 最後に、配線金属膜の蒸着およびパター
ンニングを行なつて金属配線１３９を形成すれ
ば、第３図Ｍに示すようにCMOSとバーテイ
カル型npnバイポーラトランジスタとが共存し
た半導体装置が完成する。
ンニングを行なつて金属配線１３９を形成すれ
ば、第３図Ｍに示すようにCMOSとバーテイ
カル型npnバイポーラトランジスタとが共存し
た半導体装置が完成する。
なお、既述の様にエピタキシヤル層１０７が
比較的薄い場合、素子分離法としてはｐ＋形高
濃度分離領域１１０，１１０′を形成する代わ
りに、第３図Ｇに示した工程に於いて、第４図
の如くフイールド酸化膜１１９を高濃度埋込領
域１０３，１０３′，１０５，１０５′に達する
深さまで形成する事によつて誘電体分離するこ
とも出来る。フイールド酸化する前にシリコン
基板１０１を選択エツチングし、熱酸化した所
謂アイソプラナー構造（埋込フイールド酸化膜
構造）とする事により、より深いエピタキシヤ
ル層１０７を誘電体分離することも可能とな
る。この様な誘電体分離の場合、反転防止用チ
ヤンネルカツト領域は、高濃度埋込領域１０
３′や１０５′がフイールド酸化膜下に存在する
事になる為、不必要となる効果がある。
比較的薄い場合、素子分離法としてはｐ＋形高
濃度分離領域１１０，１１０′を形成する代わ
りに、第３図Ｇに示した工程に於いて、第４図
の如くフイールド酸化膜１１９を高濃度埋込領
域１０３，１０３′，１０５，１０５′に達する
深さまで形成する事によつて誘電体分離するこ
とも出来る。フイールド酸化する前にシリコン
基板１０１を選択エツチングし、熱酸化した所
謂アイソプラナー構造（埋込フイールド酸化膜
構造）とする事により、より深いエピタキシヤ
ル層１０７を誘電体分離することも可能とな
る。この様な誘電体分離の場合、反転防止用チ
ヤンネルカツト領域は、高濃度埋込領域１０
３′や１０５′がフイールド酸化膜下に存在する
事になる為、不必要となる効果がある。
上記の様にして製造された第３図ＭのBi−
CMOSは、第２図について説明した本発明の
特徴的な構造を具備しており、ラツチアツプ現
象は次に述べるように略完全に防止される。
CMOSは、第２図について説明した本発明の
特徴的な構造を具備しており、ラツチアツプ現
象は次に述べるように略完全に防止される。
先ずpMOSFET部分に着目すると、ｐ＋型
のソース、ドレイン領域１３３，１３３′をエ
ミツタ、ｎ型エピタキシヤル層およびｎ＋型埋
込領域１０３′をベース、ｐ型基板１０１をコ
レクタとする寄生pnpトランジスタは、一般的
に電流増幅率（hFE）の大きいバーテイカル型
のpnpトランジスタを形成するのが通常である
が、場合にはベースに高濃度のｎ＋型埋込領域
１０３′が存在するため、hFEは十分に１よりも
小さい。むしろ、ｐ＋型のソース、ドレイン領
域１３３，１３３′をエミツタ、ｎ型エピタキ
シヤル層をベース、Ｐ−ウエル１０９およびｐ
＋型埋込領域１０５′をコレクタとするラテラ
ル型の寄生pnpトランジスタのhFEの方が大きく
なり、支配的になる。しかし、このラテラル型
の寄生pnpトランジスタの場合も、ｐ＋型拡散
層１３３，１３３′の拡散長が浅く、しかもチ
ヤンネルカツト用の燐のイオン注入層１１７の
存在によりベースの不純物濃度が高められてい
るから、そのhFEは容易に１以下に押え込むこ
とが出来る。他方、nMOSFET部分に着目し
てみると、この場合にはソース、ドレイン１３
５，１３５′をエミツタ、Ｐ−ウエル１０９を
ベースとし、pMOSFET部分のｎ型エピタキ
シヤル層およびｎ＋型埋込領域１０３′をコレ
クタとするラテラル型の寄生npnトランジスタ
が存在する。しかし、この寄生npnトランジス
タについても上述したのと同じ理由から、その
hFEを容易に１以下に押え込むことが出来る。
従つて、ラツチアツプ現象が発生する上での必
要条件、即ち、CMOS部分における寄生バイ
ポーラトランジスタの電流増幅率積＞１という
条件が満たされないことになり、ラツチアツプ
現象は有効かつ効果的に防止されることにな
る。
のソース、ドレイン領域１３３，１３３′をエ
ミツタ、ｎ型エピタキシヤル層およびｎ＋型埋
込領域１０３′をベース、ｐ型基板１０１をコ
レクタとする寄生pnpトランジスタは、一般的
に電流増幅率（hFE）の大きいバーテイカル型
のpnpトランジスタを形成するのが通常である
が、場合にはベースに高濃度のｎ＋型埋込領域
１０３′が存在するため、hFEは十分に１よりも
小さい。むしろ、ｐ＋型のソース、ドレイン領
域１３３，１３３′をエミツタ、ｎ型エピタキ
シヤル層をベース、Ｐ−ウエル１０９およびｐ
＋型埋込領域１０５′をコレクタとするラテラ
ル型の寄生pnpトランジスタのhFEの方が大きく
なり、支配的になる。しかし、このラテラル型
の寄生pnpトランジスタの場合も、ｐ＋型拡散
層１３３，１３３′の拡散長が浅く、しかもチ
ヤンネルカツト用の燐のイオン注入層１１７の
存在によりベースの不純物濃度が高められてい
るから、そのhFEは容易に１以下に押え込むこ
とが出来る。他方、nMOSFET部分に着目し
てみると、この場合にはソース、ドレイン１３
５，１３５′をエミツタ、Ｐ−ウエル１０９を
ベースとし、pMOSFET部分のｎ型エピタキ
シヤル層およびｎ＋型埋込領域１０３′をコレ
クタとするラテラル型の寄生npnトランジスタ
が存在する。しかし、この寄生npnトランジス
タについても上述したのと同じ理由から、その
hFEを容易に１以下に押え込むことが出来る。
従つて、ラツチアツプ現象が発生する上での必
要条件、即ち、CMOS部分における寄生バイ
ポーラトランジスタの電流増幅率積＞１という
条件が満たされないことになり、ラツチアツプ
現象は有効かつ効果的に防止されることにな
る。
また、仮にCMOS部分における寄生バイポ
ーラトランジスタの電流増幅率積が１以上にな
つたとしても、ｎ＋型埋込領域１０３′および
ｐ＋型埋込領域１０５′の寄与により、CMOS
部分ではＰ−ウエルおよびｎ型エピタキシヤル
層の寄生抵抗が１〜２桁以上低く押え込まれて
いるから、ラツチアツプを直接的にトリガーす
る電位降下が抑制されてラツチアツプの発生が
防止される。同様の理由から、CMOS部分に
おいてｎ型エピタキシヤル層およびＰ−ウエル
の電位取出し端子下に、夫々高濃度のn+拡散、
p+拡散を形成しておけば、寄生抵抗を低減し
てラツチアツプを防止する上で有効である。
ーラトランジスタの電流増幅率積が１以上にな
つたとしても、ｎ＋型埋込領域１０３′および
ｐ＋型埋込領域１０５′の寄与により、CMOS
部分ではＰ−ウエルおよびｎ型エピタキシヤル
層の寄生抵抗が１〜２桁以上低く押え込まれて
いるから、ラツチアツプを直接的にトリガーす
る電位降下が抑制されてラツチアツプの発生が
防止される。同様の理由から、CMOS部分に
おいてｎ型エピタキシヤル層およびＰ−ウエル
の電位取出し端子下に、夫々高濃度のn+拡散、
p+拡散を形成しておけば、寄生抵抗を低減し
てラツチアツプを防止する上で有効である。
更に、上記製造方法の実施例に示されるよう
に、ラツチアツプの防止に著効を奏する
CMOS部分の高濃度埋込領域１０３′，１０
５′は、夫々バイポーラトランジスタ部分の高
濃度埋込領域１０３，１０５と同時に形成する
ことが出来、従つてプロセスの共有を図つて効
率的にBiCMOSを製造できるという利点が得
られる。また、バイポーラトランジスタ部分の
電気的分離に必要なｐ＋型分離領域１１０，１
１０′の形成に際し、ｐ＋型埋込領域１０５，
１０５が存在しない場合に比較して単時間の低
温プロセスで行なうことが出来、従つてnpnト
ランジスタ部分についても従来の高性能を全く
損うことなく、これをCMOSと共存させたBi
−CMOSを製造することができる。
に、ラツチアツプの防止に著効を奏する
CMOS部分の高濃度埋込領域１０３′，１０
５′は、夫々バイポーラトランジスタ部分の高
濃度埋込領域１０３，１０５と同時に形成する
ことが出来、従つてプロセスの共有を図つて効
率的にBiCMOSを製造できるという利点が得
られる。また、バイポーラトランジスタ部分の
電気的分離に必要なｐ＋型分離領域１１０，１
１０′の形成に際し、ｐ＋型埋込領域１０５，
１０５が存在しない場合に比較して単時間の低
温プロセスで行なうことが出来、従つてnpnト
ランジスタ部分についても従来の高性能を全く
損うことなく、これをCMOSと共存させたBi
−CMOSを製造することができる。
以上詳述したように、本発明によればバイポー
ラトランジスタとCMOSとを同一の半導体基板
に共存させると共に、CMOS部分を含むことに
よるラツチアツプ現象の発生を完全に防止できる
半導体集積回路装置を提供でき、またバイポーラ
トランジスタおよびCMOSの何れの素子につい
ても高性能を維持しつつ、プロセスを共有して効
率的に前記半導体集積回路装置を製造できる等、
顕著な効果が得られるものである。
ラトランジスタとCMOSとを同一の半導体基板
に共存させると共に、CMOS部分を含むことに
よるラツチアツプ現象の発生を完全に防止できる
半導体集積回路装置を提供でき、またバイポーラ
トランジスタおよびCMOSの何れの素子につい
ても高性能を維持しつつ、プロセスを共有して効
率的に前記半導体集積回路装置を製造できる等、
顕著な効果が得られるものである。
第１図は従来のBi−CMOSを示す断面図、第
２図は本発明によるBi−CMOSの構成の一例を
概念的に示す断面図、第３図Ａ〜Ｍは本発明の一
実施例になるBi−CMOSの製造工程を順を追つ
て示す断面図、第４図は本発明における素子分離
の他の例を示す断面図である。 １０１……ｐ型シリコン基板、１０３，１０
３′……ｎ＋型埋込領域、１０５，１０５′……ｐ
＋型埋込領域、１０７……ｎ型エピタキシヤルシ
リコン層、１０９……Ｐ−ウエル、１１０，１１
０′……ｐ＋型分離領域、１１１……ｎ＋型コレ
クタ取出し領域、１１７，１１８……チヤンネル
カツト用イオン注入層、１１９……フイールド酸
化膜、１１９′……分離酸化膜、１２０……熱酸
化膜（ゲート酸化膜）、１２１……活性ベース領
域、１２２，１２３……チヤンネルイオン注入
層、１２４……多結晶シリコン層、１２９，１３
０……ゲート電極、１３１……エミツタ電極、１
３３，１３５……ソース領域、１３３′，１３
５′……ドレイン領域、１３４……外部ベース領
域、１３６……エミツタ領域、１３７……コレク
タコンタクト領域、１３８……パツシベーシヨン
膜、１３９……金属電極。
２図は本発明によるBi−CMOSの構成の一例を
概念的に示す断面図、第３図Ａ〜Ｍは本発明の一
実施例になるBi−CMOSの製造工程を順を追つ
て示す断面図、第４図は本発明における素子分離
の他の例を示す断面図である。 １０１……ｐ型シリコン基板、１０３，１０
３′……ｎ＋型埋込領域、１０５，１０５′……ｐ
＋型埋込領域、１０７……ｎ型エピタキシヤルシ
リコン層、１０９……Ｐ−ウエル、１１０，１１
０′……ｐ＋型分離領域、１１１……ｎ＋型コレ
クタ取出し領域、１１７，１１８……チヤンネル
カツト用イオン注入層、１１９……フイールド酸
化膜、１１９′……分離酸化膜、１２０……熱酸
化膜（ゲート酸化膜）、１２１……活性ベース領
域、１２２，１２３……チヤンネルイオン注入
層、１２４……多結晶シリコン層、１２９，１３
０……ゲート電極、１３１……エミツタ電極、１
３３，１３５……ソース領域、１３３′，１３
５′……ドレイン領域、１３４……外部ベース領
域、１３６……エミツタ領域、１３７……コレク
タコンタクト領域、１３８……パツシベーシヨン
膜、１３９……金属電極。
Claims (1)
- 【特許請求の範囲】 １ ｐ型半導体基板の表層に二種類のｎ型高濃度
埋込領域を選択的に形成すると共に、該ｎ型高濃
度埋込領域の一方を取り囲むｐ型高濃度埋込領域
およびその外側にこれとは別のｐ型高濃度埋込領
域を前記半導体基板の表層に形成する工程と、こ
れら高濃度埋込領域を形成した前記ｐ型半導体基
板上にｎ型半導体層をエピタキシヤル成長させる
工程と、該ｎ型半導体層の表面から選択的にｐ型
不純物を拡散することにより、前記別のｐ型高濃
度埋込領域に達するｐ型ウエル領域を形成する工
程と、前記ｎ型半導体層の表面から選択的にｐ型
不純物を高濃度拡散するか、あるいは前記ｎ型半
導体層を選択的に絶縁物化することにより、前記
ｎ型半導体層の表面から前記一方のｎ型高濃度埋
込領域を取り囲んで形成されたｐ型高濃度埋込領
域に達する電気的分離領域を形成する工程と、該
電気的分離領域に囲まれたｎ型領域には該領域を
コレクタ領域とするnpnバイポーラ型トランジス
タを形成すると共に、前記別のｎ型高濃度埋込領
域上のｎ型半導体層および前記ｐ型ウエル領域に
は夫々相補型MOSトランジスタを構成するｐチ
ヤンネルMOS型トランジスタまたはｎチヤンネ
ルMOS型トランジスタの何れかを形成する工程
とを具備し、前記npnバイポーラ型トランジスタ
のエミツタ電極および前記相補型MOSトランジ
スタのゲート電極を砒素がドープされた導電層で
同時に形成し、該導電層からの砒素の拡散により
前記npnバイポーラ型トランジスタのエミツタ領
域を形成すること、並びに前記ｐチヤンネル
MOS型トランジスタのソース及びドレイン領域
と前記npnバイポーラ型トランジスタのｐ型外部
ベース領域とを、前記エミツタ電極および前記ゲ
ート電極を夫々マスクとするｐ型不純物のイオン
注入によつて自己整合で同時に形成することを特
徴とする半導体集積回路装置の製造方法。 ２ 前記導電層が多結晶シリコン層であることを
特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置の製造方法。 ３ 前記ｎ型半導体層をエピタキシヤル成長させ
る際に、前記ｐ型高濃度埋込領域およびｎ型高濃
度埋込領域からの不純物の上方への拡散長が略等
しくなるようにしたことを特徴とする特許請求の
範囲第１項または第２項の何れか１項に記載の半
導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175363A JPS6066852A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置およびその製造方法 |
| US06/847,150 US4637125A (en) | 1983-09-22 | 1986-04-03 | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| US06/925,266 US4694562A (en) | 1983-09-22 | 1986-10-31 | Method for manufacturing a semiconductor integrated device including bipolar and CMOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175363A JPS6066852A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066852A JPS6066852A (ja) | 1985-04-17 |
| JPH0554266B2 true JPH0554266B2 (ja) | 1993-08-12 |
Family
ID=15994771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175363A Granted JPS6066852A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066852A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118663A (en) * | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
| JPS59189667A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1983
- 1983-09-22 JP JP58175363A patent/JPS6066852A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118663A (en) * | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
| JPS59189667A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6066852A (ja) | 1985-04-17 |
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