JP2006128392A - 固体撮像素子とその製造方法、並びに半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 ＳＯＩ基板を用いずに半導体基板の薄膜化を可能にし、コスト低減を図った、固体撮像素子とその製造方法、並びに半導体装置とその製造方法を提供することを目的とする。
【解決手段】 半導体基板２１に、表面から厚み方向に半導体基板２１より硬度が大きい終端検出部２２が形成され、半導体基板２１が裏面からの化学機械研磨により終端検出部２２が露出する位置まで薄膜化され、半導体基板２１の表面に、該基板内に形成された光電変換素子ＰＤからの信号を読み出す手段Ｔｒ1 が形成され、半導体基板２１の裏面から入射光を取り込むようにして成る。
【選択図】 図６

Description

本発明は、半導体基板の薄膜化を必要とした、固体撮像素子とその製造方法、並びに半導体装置とその製造方法に関する。
固体撮像素子としては、Ｘ−Ｙアドレスを指定して読み出すＣＭＯＳ固体撮像素子と、電荷転送型であるＣＣＤ固体撮像素子が代表的である。これらいずれの固体撮像素子も２次元に配置されたフォトダイオードに入射した光を光電変換し、そのうちの一方の電荷（例えば電子）を信号電荷としている。
ＣＭＯＳ固体撮像素子は、半導体基板の配線層が形成された表面側より光を照射し、半導体基板に形成されたフォトダイオードで光を検知する表面照射型のＣＭＯＳ固体撮像素子が一般的である。しかし、この表面照射型のＣＭＯＳ固体撮像素子では、照射される光の経路、特に有効画素領域の周辺部における斜め光の光路に多層配線が存在し、この多層配線により光が蹴られるために、光の利用効率が落ち感度が低下することが知られている。このため、表面側に多層配線が形成された半導体基板の裏面側から光を照射する裏面照射型のＣＭＯＳ固体撮像素子が有望である（特許文献１参照）。
また、ＣＣＤ固体撮像素子においても、素子上の層間絶縁層に光が吸収されて感度が低下することが知られており、基板裏面側から光を入射して光電変換する構造が提案されている（特許文献２参照）。
特開２００３−３１７８５号公報 特開平６−２９５０６号公報
ところで、例えばＣＭＯＳ固体撮像素子においては、光を基板裏面より照射する場合、通常シリコン基板の厚さが数百μｍと厚く、光を透過することができないため、シリコン基板を例えば１０μｍ以下まで薄膜化する必要がある。薄膜化の際に、シリコン層の膜厚がばらつくと光の入射強度にばらつきが生じ、色むらとして不具合が生じる。
一方、シリコン層の膜厚のばらつきを防ぐために、ＳＯＩ（Silicon On Insulator）基板を用いる方法が考えられている。すなわち、ＳＯＩ基板を用いてエッチングレートの速い機械研磨、その後のＣＭＰ（化学機械研磨）処理、その後のウェットエッチングを行い、ＳｉＯ2 層で薄膜化を止めることにより、シリコン層の膜厚のばらつきを抑えるようにしている。
図１７〜図１９を参照してＳＯＩ基板を用いた裏面照射型のＣＭＯＳ固体撮像素子の製造方法を説明する。
先ず、図１７Ａに示すように、シリコン基板１上にシリコン酸化膜（ＳｉＯ2 膜）２を介して薄膜のシリコン層３が形成されたＳＯＩ基板４を用意する。このＳＯＩ基板４のシリコン層３の所要位置にアライメントマーク５を形成する。
次に、図１７Ｂに示すように、シリコン層３にその表面側よりアライメントマーク５を基準にして、撮像領域の画素分離領域（図示せず）、半導体ウェル領域（図示せず）、光電変換素子となるフォトダイオードＰＤ、ＨＡＤ（Hole Accumulation Diode）構造のフォトダイオードＰＤと共に画素を構成する複数のＭＯＳトランジスタＴｒ等を形成する。さらにその上に層間絶縁層７を介して多層配線８を形成した多層配線層６を積層する。
次に、図１８Ｃに示すように、多層配線層６上に例えばシリコン基板などによる支持基板９を貼り合わせる。
次に、図１８Ｄに示すように、ＳＯＩ基板４を反転して、シリコン酸化膜２をストッパ膜としてシリコン基板１をバックグラインド（機械的な粗削り）及びウェットエッチングにより研磨除去する。さらにシリコン酸化膜２をウェットエッチングで除去する。
次に、図１９Ｅに示すように、シリコン層３の裏面にパシベーション膜となる例えばシリコン窒化膜１０を形成し、シリコン窒化膜１０と共にシリコン層３の一部、すなわち配線層８ａから電極を導出すべき部分に選択エッチングにより、配線層８ａに達する開口１１を形成する。さらに、開口１１の内側壁からシリコン窒化膜１０の表面を覆うように、例えばシリコン酸化膜などの絶縁膜１２を形成する。この開口１１内の配線層８ａに接続する導電体層１３を形成すると共に導電体層１３に接続して裏面に臨む電極パッド１４を形成して、いわゆる裏面電極１５を形成する。
次に、図１９Ｆに示すように、裏面上に各画素のフォトダイオードＰＤに対応した位置にカラーフィルタ１６及びオンチップレンズ１７を形成して、裏面照射型のＣＭＯＳ固体撮像素子１８を得る。
しかし、ＳＯＩ基板を用いて裏面照射型のＣＭＯＳ固体撮像素子を製造する場合、ＳＯＩ基板がシリコン基板に比べて高価であるために、製造コストが増大するという、問題があった。
このようなＳＯＩ基板を用いた問題は、裏面照射型のＣＣＤ固体撮像素子にも起こり、さらには固体撮像素子に限らず、例えば半導体基板の表裏両面に半導体素子又は／及び多層配線を形成するようにした半導体集積回路装置においても起こり得る。
本発明は、上述の点に鑑み、ＳＯＩ基板を用いずに半導体基板の薄膜化を可能にし、コスト低減を図った、固体撮像素子とその製造方法、並びに半導体装置とその製造方法を提供するものである。
本発明に係る固体撮像素子は、いわゆる裏面照射型であって、半導体基板に、表面から厚み方向に前記半導体基板より硬度が大きい終端検出部が形成され、半導体基板が、裏面からの化学機械研磨により終端検出部が露出する位置まで薄膜化され、半導体基板の表面に、この基板内に形成された光電変換素子からの信号を読み出す手段が形成され、半導体基板の裏面から入射光を取り込むようにして成ることを特徴とする。
本発明に係る固体撮像素子の製造方法は、半導体基板に、表面から厚み方向に該半導体基板より硬度が大きい終端検出部を形成する工程と、半導体基板の表面側に固体撮像素子の構成要素の一部を形成する工程と、半導体基板の表面側に支持基板を貼り合わせる工程と、半導体基板の裏面から化学機械研磨を行い、裏面に終端検出部の底面が現れた時点で化学機械研磨を自己整合的に止めて、半導体基板の薄膜化を行う工程と、半導体基板の裏面側に固体撮像素子の構成要素の他部を形成する工程とを有することを特徴とする。
上記の固体撮像素子及びその製造方法において、終端検出部は、素子分離領域と兼用して形成することが望ましい。終端検出部は、素子分離領域と異なる柱状層で形成することが望ましい。
終端検出部は、光吸収により光電変換させる光電変換素子の厚みに対応した長さに形成することが望ましい。
複数の前記柱状層による終端検出部は、化学機械研磨工程での厚みむらが発生しない間隔をもって形成することが望ましい。
本発明に係る半導体装置は、半導体基板に、表面から厚み方向に該半導体基板より硬度が大きい終端検出部が形成され、半導体基板が、裏面からの化学機械研磨により終端検出部が露出する位置まで薄膜化され、半導体基板の表面及び裏面に半導体装置の構成要素が形成されて成ることを特徴とする。
本発明に係る半導体装置の製造方法は、半導体基板に、表面から厚み方向に該半導体基板より硬度が大きい終端検出部を形成する工程と、半導体基板の表面側に半導体装置の構成要素の一部を形成する工程と、半導体基板の表面側に支持基板を貼り合わせる工程と、半導体基板の裏面から化学機械研磨を行い、裏面に終端検出部の底面が現れた時点で化学機械研磨を自己整合的に止めて、半導体基板の薄膜化を行う工程と、半導体基板の裏面側に半導体装置の構成要素の他部を形成する工程とを有することを特徴とする。
上記の半導体装置及びその製造方法において、終端検出部は、素子分離領域と兼用して形成されることが望ましい。終端検出部は、素子分離領域と異なる柱状層で形成されることが望ましい。柱状層による終端検出部の間隔は、化学機械研磨工程時での厚みむらを発生させない間隔に設定されることが望ましい。
本発明に係る固体撮像素子によれば、ＳＯＩ基板を用いずに、半導体基板に硬度が大きい終端検出部を設けて化学機械研磨で終端検出部が露出する位置まで薄膜化した半導体基板を用いて、裏面照射型構造に構成されるので、コスト低減が図られ、しかも精度のよい裏面照射型の固体撮像素子を提供することができる。化学機械研磨で薄膜化されるので、厚い半導体基板からの薄膜化が容易になり、製造プロセスを簡素化できる固体撮像素子を提供できる。
本発明に係る固体撮像素子の製造方法によれば、半導体基板に硬度が大きい終端検出部を形成し、半導体基板の裏面から化学機械研磨を行い、裏面に終端検出部の底面が表れた時点で化学機械研磨を自己整合的に止めて半導体基板を薄膜化することにより、ＳＯＩ基板を用いることなく半導体基板の薄膜化が可能になる。従って固体撮像素子の製造プロセスを簡素化し、製造コストを大幅に低減することができる。また、化学機械研磨により薄膜化するので、厚い半導体基板からの薄膜化も化学機械研磨のみで可能になり、更なる製造プロセスの簡素化を図ることができる。化学機械研磨は、大量のスラリーを常圧で処理を行うので、厚い半導体基板からの薄膜化に有利である。
本製造方法は、ＣＭＯＳ固体撮像素子の製造に適用したときには、汎用ＣＭＯＳプロセス技術をそのまま活用することができる。
終端検出部を素子分離領域を兼ねて形成することにより、構造及び製造プロセスを簡素化することができる。
終端検出部を素子分離領域と異なる柱状層で形成することにより、所望のポテンシャル深さが得られる光電変換素子を備えた裏面照射型の固体撮像素子を提供できる。
終端検出部の深さ方向の長さを、光電変換素子の厚みに対応した長さにすることにより、光電変換素子の厚みに対応した半導体薄膜基板の形成を可能にする。
柱状層による終端検出部の間隔を、化学機械研磨において厚みむらを発生させない間隔で形成することにより、全面均一な厚みの薄膜化した半導体基板が得られる。
本発明に係る半導体装置子によれば、ＳＯＩ基板を用いずに、半導体基板に硬度が大きい終端検出部を設けて化学機械研磨で終端検出部が露出する位置まで薄膜化した半導体基板を用いて、表裏両面に構成要素を形成して構成されるので、コスト低減が図られ、しかも精度のよい半導体装置を提供することができる。化学機械研磨で薄膜化されるので、厚い半導体基板からの薄膜化が容易になり、製造プロセスを簡素化できる半導体装置を提供できる。
本発明に係る半導体装置の製造方法によれば、半導体基板に硬度が大きい終端検出部を形成し、半導体基板の裏面から化学機械研磨を行い、裏面に終端検出部の底面が表れた時点で化学機械研磨を自己整合的に止めて半導体基板を薄膜化することにより、ＳＯＩ基板を用いることなく半導体基板の薄膜化が可能になる。従って半導体装置の製造プロセスを簡素化し、製造コストを大幅に低減することができる。また、化学機械研磨により薄膜化するので、厚い半導体基板からの薄膜化も化学機械研磨のみで可能になり、更なる製造プロセスの簡素化を図ることができる。化学機械研磨は、大量のスラリーを常圧で処理を行うので、厚い半導体基板からの薄膜化に有利である。
本製造方法は、ＣＭＯＳ集積回路装置の製造に適用したときには、汎用ＣＭＯＳプロセス技術をそのまま活用することができる。
終端検出部を素子分離領域を兼ねて形成することにより、構造及び製造プロセスを簡素化することができる。
終端検出部を素子分離領域と異なる柱状層で形成することにより、所望の厚みに薄膜化した半導体基板に構成要素を備えた半導体装置を提供できる。
柱状層による終端検出部の間隔を、化学機械研磨において厚みむらを発生させない間隔で形成することにより、全面均一な厚みの薄膜化した半導体基板が得られる。
以下、図面を参照して本発明の実施の形態を説明する。
図１〜図６に、本発明に係る固体撮像素子を、裏面照射型のＣＭＯＳ固体撮像素子に適用した場合の第１実施の形態を示す。ここでは、裏面照射型のＣＭＯＳ固体撮像素子をその製造方法と共に説明する。
本実施の形態においては、先ず図１に示すように、半導体基板（例えばシリコンウェハ）２１を用意し、この半導体基板２１に終端検出部を兼ねる素子分離領域２２を形成する。素子分離領域２２は各画素を分離するための画素分離に供される。終端検出部は半導体基板よりも硬度が大きい材料で形成するもので、例えばシリコン酸化膜、シリコン窒化膜等の絶縁体で形成することができる。従って、終端検出部を兼ねる素子分離領域２２としては、シリコン酸化膜を埋め込んだトレンチ分離領域あるいはＬＯＣＯＳ（選択酸化）分離領域などにより形成することができる。この場合、最終的に形成する光電変換素子となるフォトダイオードＰＤの深さ（基板表面からの深さ）と同じレベルの深さｄ1 の素子分離領域２２を形成する。すなわち、素子分離領域２２の深さ方向の長さｄ1 は、フォトダイオードＰＤの厚みに対応した長さになる。
次に、図２に示すように、半導体基板２１の素子分離領域２２で区画された各単位画素領域２３に、後に形成されるフォトダイオードＰＤからの信号電荷を読み出す複数のＭＯＳトランジスタＴｒを形成する。複数のＭＯＳトランジスタＴｒは基板表面側に形成する。
複数のＭＯＳトランジスタＴｒは、各種の個数で構成され、例えば電荷読出しトランジスタ、リセットトランジスタ、アンプトランジスタ、垂直選択トランジスタの４つのトランジスタで構成することもできる。フォトダイオードＰＤとソース・ドレイン領域２４と両者間のゲート電極２５とで電荷読出しトランジスタが形成され、他の対のソース・ドレイン領域２４と両者間のゲート電極２６とで他のトランジスタが構成される。フォトダイオードＰＤ及びＭＯＳトランジスタＴｒを形成した後、層間絶縁層２７を形成し、所要の領域（例えばソース・ドレイン領域、ゲート電極等）に対応した位置にコンタクトホール２８を形成する。単位画素の詳しい構成については後述する。
次に、図３に示すように、所要の領域に接続する多層配線３０、層間絶縁膜２７による多層配線層３１を形成する。
次に、図４に示すように、多層配線層３１上に例えばシリコン基板などによる支持基板３３を貼り合わせる。
次に、図５に示すように、半導体基板２１を反転させて半導体基板２１の裏面側を化学機械研磨（ＣＭＰ）法で削りとる。この場合、終端検出部を兼ねる素子分離領域２２の底面が露出する位置まで研磨する。研磨される裏面のシリコンと素子分離領域２２を形成しているシリコン酸化（ＳｉＯ2 ）層は、それぞれＣＭＰで研磨されるときの硬度の差があり、シリコン酸化層の方が硬度が大きい。この硬度に差があることから、裏面研磨で表面に表れた素子分離領域２２のシリコン酸化層がストッパーとして働き、シリコン基板２２はそれ以上研磨されることなく、自己整合的にシリコン研磨面が表れる。すなわち、素子分離領域２２の底面により自己整合的に研磨の終端が検出される。この素子分離領域２２の底面が表れたとこで、ＣＭＰの研磨を止める。
次に、図６に示すように、基板裏面からのイオン注入により、半導体基板２１にフォトダイオードＰＤを形成する。フォトダイオードＰＤは素子分離領域２２の深さｄ1 と同じ深さに形成される。なお、フォトダイオードＰＤは、図 Ｂの工程で基板表面側からのイオン注入により形成することも可能である。さらに基板表面に保護用絶縁膜３５を形成し、その上にカラーフィルタ３６、オンチップレンズ３７を形成して、目的の裏面照射型のＣＭＯＳ固体撮像素子３８を得る。
なお、終端検出部は、素子分離領域上、スクライブライン上などに形成することができる。
図７に、フォトダイオードＰＤと複数のＭＯＳトランジスタＴｒからなる単位画素の一例を示す。この単位画素は、例えば、ｎ型半導体基板２１の素子分離領域２２で囲まれた領域にｐ型半導体ウェル領域４１にｎ＋ソース・ドレイン領域４２、ゲート絶縁膜４３及びゲート電極４４からなる複数のＭＯＳトランジスタＴｒを形成し、基板裏面から表面に至ように且つＭＯＳトランジスタＴｒが形成されたｐ型半導体ウェル領域４１の下まで延長するように、フォトダイオードＰＤを形成して構成される。フォトダイオードＰＤは、ｎ＋電荷蓄積領域４６及びｎ半導体領域４７と、表裏両面に形成した暗電流を抑制するためのアキューミュレーション層となるｐ＋半導体領域４８、４９とにより形成される。
終端検出部となる素子分離領域２２をトレンチ分離領域で形成する場合の一例は、図８に示すように、シリコン基板２１に溝（トレンチ）５１を形成した（図Ａ）後、溝５１内に埋め込むように例えばＣＶＤ（化学気相成長）によるシリコン酸化膜５２を形成し（図Ｂ）、次いでシリコン酸化膜５２をエッチバックして溝５１内のみにシリコン酸化膜５２を残す。このようにして、トレンチ分離領域２２１を形成する。
終端検出部となる素子分離領域２２をトレンチ分離領域で形成する場合の他の例は、図９に示すように、シリコン基板２１に溝（トレンチ）５１を形成した後、溝の内壁面及び基板表面を覆うように例えばＣＶＤによるシリコン窒化膜５３を形成し（図Ａ参照）、次いで溝５１内に埋め込むように例えばＣＶＤによるシリコン酸化膜５２を形成し、その後、シリコン酸化膜５２及びシリコン窒化膜５３をエッチバックして溝５１内のみにシリコン窒化膜５３及びシリコン酸化膜５２を残す（図Ｂ参照）。このようにして、溝５１の底面にシリコン窒化膜５３が形成されたトレンチ分離領域２２２を形成する。このトレンチ分離領域２２２では、シリコン窒化膜５３はシリコン酸化膜５２よりも硬度が大きいので、終端検出部としてより適している。
終端検出部となる素子分離領域２２をＬＯＣＯＳ分離領域で形成する場合は、図示しないが、通常のようにシリコン基板上にパターニングしたシリコン窒化膜、あるいはシリコン窒化膜とポリシリコン膜の２層膜構造を形成した後、酸化処理してシリコン窒化膜が形成されていない基板表面にシリコン酸化（ＳｉＯ2 ）層を形成し、その後シリコン窒化膜を除去してシリコン酸化膜によるＬＯＣＯＳ分離領域を形成する。
上述した第１実施の形態に係る裏面照射型のＣＭＯＳ固体撮像素子３８によれば、ＳＯＩ基板を用いずに、シリコン基板２１に設けた終端検出部を兼ねる素子分離領域によって薄膜化したシリコン基板を用いて、固体撮像素子の各構成要素を形成して構成されるので、安価にしかも精度の良い裏面照射型のＣＭＯＳ固体撮像素子を提供することができる。
第１実施の形態の製造方法によれば、ＳＯＩ基板が必要なく製造プロセスの簡素化が可能になるので、製造コストを大幅に低減することができる。汎用ＣＭＯＳプロセス技術をそのまま活用することができる。
終端検出部が素子分離領域で形成されるので、半導体基板２１の化学機械研磨による薄膜化に際して、半導体基板の膜厚が局部的にばらつくいわゆる膜厚の面内ばらつきを防ぐことができ、半導体基板の全域にわたって均一の薄膜化することができる。化学研磨を用いるので、薄膜化処理時間を短縮できるなど半導体基板の薄膜化が容易となる。
図１０〜図１３に、本発明に係る固体撮像素子を、裏面照射型のＣＭＯＳ固体撮像素子に適用した場合の第２実施の形態を示す。ここでも、裏面照射型のＣＭＯＳ固体撮像素子をその製造方法と共に説明する。
本実施の形態においては、先ず図１０に示すように、半導体基板（例えばシリコンウェハ）２１を用意し、この半導体基板２１に各画素を分離するための素子分離領域６２を形成する。さらに、この半導体基板２１に基板表面から所要深さにわたって柱状層からなる終端検出部６３を形成する。素子分離領域６２は、前述と同様にシリコン酸化膜を埋め込んだトレンチ分離領域あるいはＬＯＣＯＳ（選択酸化）分離領域などにより形成することができる。終端検出部６３は、素子分離領域６２より深く形成し、前述した同様に半導体基板２１よりも硬度が大きい材料で形成する。終端検出部６２は、例えばシリコン酸化膜、シリコン窒化膜で形成することができる。終端検出部６３は、最終的に形成する光電変換素子となるフォトダイオードＰＤの深さ（基板表面からの深さ）と同じ深さｄ1 に形成する。すなわち、終端検出部６３の深さ方向の長さｄ1 は、フォトダイオードＰＤの厚みに対応した長さになる。
この終端検出部６３は、半導体基板２１に複数形成し、その隣合う終端検出部６３の間隔ｗ1 は、後述するＣＭＰ法による裏面研磨での局部的な厚みむらを発生させない間隔に設定する。終端検出部６３は、半導体基板２１の何れに形成することも可能であるが、各固体撮像チップで厚みむらを発生させないためには、固体撮像チップとなる領域内に形成することが望ましい。図示の場合は、説明を理解するために、単位画素を区画する素子分離領域６２の外側に形成したが、裏面研磨のときに厚みむらを与えない範囲で形成すればよい。画素の微細化、高集積化を考えたときには、撮像領域（画素領域）、周辺回路部などが形成された固体撮像素子の場合、撮像領域の外側（画素に影響を与えない外側）に設けることが好ましい。
柱状層による終端検出部６３は、半導体基板２１に溝（トレンチ）を形成し、溝内をシリコン酸化膜（図８参照）、あるいはシリコン窒化膜、あるいは図９で説明したと同様のシリコン窒化膜とシリコン酸化膜で埋め込んで形成することができる。
次に、図１１に示すように、前述と同様に半導体基板２１の素子分離領域６２で区画された各単位画素領域の基板表面側に、画素を構成する複数のＭＯＳトランジスタＴｒ、例えば電荷読出しトランジスタ、リセットトランジスタ、アンプトランジスタ、垂直選択トランジスタの４つのトランジスタを形成する。次いで、層間絶縁膜２７及び多層配線３０からなる多層配線層３１を形成した後、多層配線層３１上に例えばシリコン基板などによる支持基板３３を貼り合わせる。
次に、図１２に示すように、半導体基板２１を反転させて半導体基板２１の裏面側をＣＭＰ法で削りとる。この場合、終端検出部６３の底面が露出する位置まで研磨し、終端検出部６３と半導体基板２１との硬度差で、終端検出部６３が露出した時点で研磨の終端が検出され、研磨を止める。
次に、図１３に示すように、基板裏面からのイオン注入により、半導体基板２１にフォトダイオードＰＤを形成する。フォトダイオードＰＤは素子分離領域２２の深さｄ1 と同じ深さに形成される。なお、フォトダイオードＰＤは、図１１の工程で基板表面側からのイオン注入により形成することも可能である。絶縁体による素子分離領域６２下には半導体素子分領域６５を形成することができる。さらに基板表面に保護用絶縁膜３５を形成し、その上にカラーフィルタ３６、オンチップレンズ３７を形成して、目的の裏面照射型のＣＭＯＳ固体撮像素子６４を得る。本実施の形態の単位画素の構成は、前述した図７の構成と同様である。
上述した第２実施の形態によれば、素子分離領域６２とは別に化学機械研磨（ＣＭＰ）での研磨ストッパとなる柱状層による終端研磨部６３を適切に複数、配置形成することにより、ＣＭＰの際にシリコン基板２１が削られ過ぎても、厚みむらを発生させることなく、ＣＭＰ制御を可能にする。その他、前述した第１実施の形態と同様の効果を奏する。
図１４は、本発明に係る裏面照射型のＣＭＯＳ固体撮像素子の第３実施の形態を示す。本実施の形態は、前述した図１３の終端検出部６３の構成に、さらに終端検出部６３が密に集まった領域６３Ｂを部分的に形成する。すなわち、柱状層による終端検出部６３として、終端検出部６３の集密度が小さい疎な領域６３Ａを均一に形成した状態で、部分的に終端検出部６３の集密度が大きい密な領域６３Ｂを形成する。その他の構成は図 と同様であるので、対応する部分に同一符号を付して重複説明を省略する。
この第３実施の形態によれば、終端検出部６３の密な領域６３Ｂを形成することにより、よりＣＭＰの精度を増すことができる。すなわち、より均一な膜厚で半導体基板２１のＣＭＰによる薄膜化を可能にする。その他、第２実施の形態と同様の効果を奏する。
図１５は、本発明に係る裏面照射型のＣＭＯＳ固体撮像素子の第４実施の形態を示す。本実施の形態は、前述した図１３の柱状層による終端検出部６３の構成として、特に柱状層の底面、すなわち基板裏面に露出する底面にシリコン基板２１に対してシリコン窒化膜（ＳｉＮ膜）等の選択性の高い（硬度の大きい）材料膜６６を形成して構成する。材料膜６６としては、ＳｉＮの他、例えばポリシリコン，タングステン（Ｗ），ＳｉＷ，Ｔｉ，ＴｉＳｉ，ＴｉＮ，ＮＳｉ，ＣｏＳｉ，他の金属シリサイドなどの膜を用いることができる。材料膜６６の膜厚ｔ1 は、終端検出部６３の深さｄ1 の１０分の１〜２０分の１の範囲（ｄ1 ／１０〜ｄ1 ／２０＝ｔ１）で設定することができる。
例えば、シリコン酸化膜６７とシリコン窒化膜６６で終端検出部６３を形成することができる。この場合は、トレンチを形成した後、トレンチ内壁面を含む基板全面にシリコン窒化膜６６を成膜し、トレンチ内に埋め込むようにシリコン酸化膜６７を基板全面に成膜し、シリコン窒化膜６６及びシリコン酸化膜６７の全体を基板表面までエッチバックすることにより、終端検出部６３を形成することができる。その他の構成は、前述の第１実施の形態と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
この第４実施の形態によれば、終端検出部６３の底面により硬度の大きい材料膜６６を形成することにより、終端検出部６３としてのストッパ機能をさらに高めることができる。その他、第２実施の形態と同様の効果を奏する。
なお、終端検出部６３の幅ｗ1 は固体撮像素子の最小線幅以上とすることができる。因みに、裏面照射での半導体基板への光入射距離は、例えば、青色光の場合は０．５μｍ程度、緑色光の場合は３μｍ程度、赤色光の場合は５μｍ程度、赤外光の場合は１０μｍ程度である。従って、赤、緑、青のカラー固体撮像素子では、終端検出部２２、６３の深さ方向の長さｄ1 を５．０μｍ程度に設定することができる。また、赤外光まで必要なときは、終端検出部２２、６３の深さ方向の長さｄ1 を１０μｍ程度に設定することができる。
上述の実施の形態では、本発明を裏面照射型のＣＭＯＳ固体撮像素子に適用したが、その他の固体撮像素子、例えば裏面照射型のＣＣＤ固体撮像素子に適用することもできる。
図１６に、本発明を半導体装置、すなわち半導体集積回路装置に適用した場合の第５実施の形態を示す。本実施の形態に係る半導体集積回路装置７１は、前述したと同様にして設けた素子分離領域を兼ねる、あるいは素子分離領域とは異なる終端検出部、本例では素子分離領域を兼ねる終端検出部７２を用い、化学機械研磨法により終端検出部７２の底面が露出する位置まで研磨して薄膜化したシリコン基板７３の表面側に、ゲート電極７５を有するＭＯＳトランジスタ群Ｔｒ21及び層間絶縁膜７６を介して多層配線７７を配置した多層配線層７８を形成し、この多層配線層７８上に例えばシリコン基板による支持基板７９を貼り合わせ、また、シリコン基板７３の裏面側にゲート電極８１を有するＭＯＳトランジスタ群Ｔｒ22及び層間絶縁膜８２を介して多層配線８３を配した多層配線層８４を形成して構成される。８５はパシベーション膜である。
図１６の例では、シリコン基板７３の両面のそれぞれにＭＯＳトランジスタ群Ｔｒ21，Ｔｒ22及び多層配線層７８、８４を形成した構成の半導体集積回路装置に適用したが、その他、シリコン基板７３の一方の面側にＭＯＳトランジスタあるいは他の半導体素子を形成し、他方の面側に配線層を形成するなど、種々の形態の半導体装置集積回路装置にも適用できる。
かかる半導体集積回路装置及びその製造方法においても、ＳＯＩ基板を用いる必要がなく、製造プロセスも簡素化することができ、製造コストを大幅に低減することができる、など前述した固体撮像素子の場合と同様の作用・効果を奏するものである。
本発明の第１実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その１）である。 本発明の第１実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その２）である。 本発明の第１実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その３）である。 本発明の第１実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その４）である。 本発明の第１実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その５）である。 本発明の第１実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その６）である。 裏面照射型のＣＭＯＳ固体撮像素子の単位画素の１例を示す断面図である。 Ａ〜Ｃ 本発明に係る柱状層による終端検出部の一例を示す製造工程図である。 Ａ〜Ｂ 本発明に係る柱状層による終端検出部の他の例を示す製造工程図である。 本発明の第２実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その１）である。 本発明の第２実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その２）である。 本発明の第２実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その３）である。 本発明の第２実施の形態に係る固体撮像素子の製造方法を示す製造工程図（その４）である。 本発明の第３実施の形態に係る固体撮像素子の要部を示す構成図である。 本発明の第４実施の形態に係る固体撮像素子の要部を示す構成図である。 本発明の第４実施の形態に係る半導体装置の要部を示す構成図である。 Ａ〜Ｂ 比較例の裏面照射型のＣＭＯＳ固体撮像素子の製造工程図（その１）である。 Ｃ〜Ｄ 比較例の裏面照射型のＣＭＯＳ固体撮像素子の製造工程図（その２）である。 Ｅ〜Ｆ 比較例の裏面照射型のＣＭＯＳ固体撮像素子の製造工程図（その３）である。
符号の説明
２１・・半導体基板、２２・・素子分離領域を兼ねる終端検出部、２３・・単位画素領域、２４・・ソース・ドレイン領域、２５、２６・・ゲート電極、２７・・層間絶縁膜、３０・・多層配線、３１・・多層配線層、ＰＤ・・フォトダイオード、３５・・保護用絶縁膜、３６・・カラーフィルタ、３７・・オンチップレンズ、３８、６４、・・裏面照射型のＣＭＯＳ固体撮像素子、６２・・素子分離領域、６３・・柱状層による終端検出部、６３Ａ・・終端検出部の疎な領域、６３Ｂ・・終端検出部の密な領域、７１・・半導体集積回路装置、７２・・終端検出部、７３・・半導体基板、Ｔｒ21，Ｔｒ22・・ＭＯＳトランジスタ、７５、８１・・ゲート電極、７６、８２・・層間絶縁膜、７７、８３・・多層配線、７８、８４・・多層配線層、８５・・パシベーション膜

Claims (18)

  1. 半導体基板に、表面から厚み方向に前記半導体基板より硬度が大きい終端検出部が形成され、
    前記半導体基板が、裏面からの化学機械研磨により前記終端検出部が露出する位置まで薄膜化され、
    前記半導体基板の表面に、該基板内に形成された光電変換素子からの信号を読み出す手段が形成され、前記半導体基板の裏面から入射光を取り込むようにして成る
    ことを特徴とする固体撮像素子。
  2. 前記終端検出部が、素子分離領域と兼用して形成されて成る。
    ことを特徴とする請求項１記載の固体撮像素子。
  3. 前記終端検出部が、素子分離領域と異なる柱状層で形成されて成る
    ことを特徴とする請求項１記載の固体撮像素子。
  4. 前記終端検出部の深さ方向の長さが、光吸収により光電変換させる光電変換素子の厚みに対応した長さである
    ことを特徴とする請求項１記載の固体撮像素子。
  5. 前記柱状層による終端検出部の間隔が、化学機械研磨において厚みむらを発生させない間隔に設定されて成る
    ことを特徴とする請求項３記載の固体撮像素子。
  6. 半導体基板に、表面から厚み方向に該半導体基板より硬度が大きい終端検出部を形成する工程と、
    前記半導体基板の表面側に固体撮像素子の構成要素の一部を形成する工程と、
    前記半導体基板の表面側に支持基板を貼り合わせる工程と、
    前記半導体基板の裏面から化学機械研磨を行い、裏面に前記終端検出部の底面が現れた時点で化学機械研磨を自己整合的に止めて、前記半導体基板の薄膜化を行う工程と、
    前記半導体基板の裏面側に固体撮像素子の構成要素の他部を形成する工程とを有する
    ことを特徴とする固体撮像素子の製造方法。
  7. 前記終端検出部を素子分離領域と兼用して形成する
    ことを特徴とする請求項６記載の固体撮像素子の製造方法。
  8. 前記終端検出部を素子分離領域と異なる柱状層で形成する
    ことを特徴とする請求項６記載の固体撮像素子の製造方法。
  9. 前記終端検出部を、光吸収により光電変換させる光電変換素子の厚みに対応した長さに形成する
    ことを特徴とする請求項６記載の固体撮像素子の製造方法。
  10. 複数の前記柱状層による終端検出部を、化学機械研磨での厚みむらが発生しない間隔をもって形成する
    ことを特徴とする請求項８記載の固体撮像素子の製造方法。
  11. 半導体基板に、表面から厚み方向に該半導体基板より硬度が大きい終端検出部が形成され、
    前記半導体基板が、裏面からの化学機械研磨により前記終端検出部が露出する位置まで薄膜化され、
    前記半導体基板の表面及び裏面に半導体装置の構成要素が形成されて成る
    ことを特徴とする半導体装置。
  12. 前記終端検出部が、素子分離領域と兼用して形成されて成る。
    ことを特徴とする請求項１１記載の半導体装置。
  13. 前記終端検出部が、素子分離領域と異なる柱状層で形成されて成る
    ことを特徴とする請求項１１記載の半導体装置。
  14. 前記柱状層によるエッチングストッパ層の間隔が、化学機械研磨工程時での厚みむらを発生させない間隔に設定されて成る
    ことを特徴とする請求項１３記載の半導体装置。
  15. 半導体基板に、表面から厚み方向に該半導体基板より硬度が大きい終端検出部を形成する工程と、
    前記半導体基板の表面側に半導体装置の構成要素の一部を形成する工程と、
    前記半導体基板の表面側に支持基板を貼り合わせる工程と、
    前記半導体基板の裏面から化学機械研磨を行い、裏面に前記終端検出部の底面が現れた時点で化学機械研磨を自己整合的に止めて、前記半導体基板の薄膜化を行う工程と、
    前記半導体基板の裏面側に半導体装置の構成要素の他部を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  16. 前記終端検出部を素子分離領域と兼用して形成する
    ことを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記終端検出部を素子分離領域と柱状層で形成する
    ことを特徴とする請求項１５記載の半導体装置の製造方法。
  18. 複数の前記柱状層による終端検出部を、化学機械研磨での厚みむらが発生しない間隔をもって形成する
    ことを特徴とする請求項１７記載の半導体装置の製造方法。
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