JP2005353874A - 半導体装置 - Google Patents

Abstract

【課題】 半導体装置の製造工程での欠陥の低減対策そのものではなく、半導体装置の製造歩留を向上させることのできる技術を提供する。
【解決手段】 ホトダイオード１とＭＯＳＦＥＴ２とを有するセル３ａがマトリクス状に配置されたホトダイオードセルアレイ部３と、セル３ａに電気的に接続された列信号線５および行選択線６と、列信号線５および行選択線６を介して電気的に接続された回路部とを有するＣＭＯＳイメージセンサにおいて、ＭＯＳＦＥＴ２のゲート電極層を行選択線６の配線に利用する。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に、ＣＭＯＳイメージセンサに適用して有効な技術に関するものである。

デジタルカメラ、画像認識、車載などに用いられるＣＭＯＳイメージセンサは、半導体装置の製造方法の多くを占めるＣＭＯＳプロセスにより形成され、受光部領域とスイッチ部領域とを有するセル（画素）構造をしていることが知られている。例えば特開平１０−３２６３４１号公報では、画素を構成する受光部領域とスイッチ領域とが隣り合わせに配置され、行選択線と列信号線とが交差した構成のイメージセンサが開示されている（特許文献１参照）。

また、不揮発性メモリセルアレイを搭載した半導体装置は、メモリセルアレイ領域と周辺回路領域とを有し、それらには同層（同一面）で形成された配線層（配線）構造が含まれていることが知られている。例えば特開平１１−２８４１５１号公報では、メモリセルアレイ領域上における信号配線の層数が周辺回路領域上における信号線の層数より少ない構成の半導体装置が、開示されている（特許文献２参照）。

また、ガラス基板上にＴＦＴを搭載した半導体装置として、例えばアクティブマトリクス型液晶表示装置は、ＴＦＴを画素のスイッチング素子領域に用いることが知られている。例えば特開平１１−９５２５６号公報では、同層（同一面）に形成したＴＦＴのゲート配線とソース配線とが交差する場合、一方の配線を切断して下層配線により接続した配線構造とした半導体装置が、開示されている（特許文献３参照）。
特開平１０−３２６３４１号公報 特開平１１−２８４１５１号公報 特開平１１−９５２５６号公報

半導体装置、例えばＣＭＯＳイメージセンサの前工程で、各工程中に発生する異物による欠陥は、半導体装置を不良品とする、すなわち製造歩留を低下させる原因の１つである。

図１１に、ＣＭＯＳイメージセンサのホトダイオードセルアレイ部１０３の等価回路図を示す。このＣＭＯＳイメージセンサは、ホトダイオード１０１により構成される受光部領域と、ＭＯＳＦＥＴ１０２により構成されるスイッチ部領域とを備え、行選択線１０６と列信号線１０５とが交差した構成からなる。このホトダイオードに光が照射して発生した電荷は、アンプで増幅されることとなる。

図１２に、ホトダイオードセルアレイ部の要部概略平面図の一例を示す。ホトダイオード１０１より構成される受光部領域とＭＯＳＦＥＴ１０２より構成されるスイッチ部領域とが隣接して配置されてなるセル（画素）１０３ａが、マトリクス状に複数個配置される。ホトダイオード１０１は、プラグ１０４を介して列信号線１０５となる第１メタル層と接続されており、このホトダイオード１０１に光が照射して発生した電荷が、アンプで増幅されることとなる。また、ＭＯＳＦＥＴ１０２のゲート電極と同層の導電層（以下、ゲート電極層という）は、プラグを介して行選択線１０６となる第２メタル層と接続されている。なお、第１メタル層は、半導体基板上に形成されたＭＯＳＦＥＴ１０２の上層に形成されたメタル層であり、第２メタル層は、第１メタル層の上層に形成されたメタル層である。また、半導体基板に形成された接地線（以下、ＧＮＤ線という）１０７が配置されている。

この第１メタル層、第２メタル層およびゲート電極層は、フォトリソグラフィ技術およびエッチング技術を用いて、加工および形成される層である。半導体装置のいわゆる前工程の各工程中で発生する異物による欠陥は、例えばフォトリソグラフィ技術およびエッチング技術を用いる工程で生じ、例えば第２メタル層と第２メタル層とにかかるように異物１５０が付着して引き起こされる（図１２参照）。

このような欠陥の原因となる異物発生を低減することが、半導体装置の製造歩留を向上させることの解決手段の１つであるが、このような欠陥をなくすことは困難である場合が多い。

特に、大口径ウエハ、例えば３００ｍｍφウエハから取れる数個の半導体チップ（以下、チップという）、例えば１個のチップでは、欠陥が１つでも発生することにより半導体チップそのものが不良品となる場合がある。

本発明の目的は、半導体装置の製造工程での欠陥の低減対策そのものではなく、半導体装置の歩留を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、第１方向の配線（行選択線または列信号線）と、前記第１方向の配線と交差する第２方向の配線（行選択線または列信号線）と、前記第１方向の配線と前記第２方向の配線とで区画されてマトリクス状に配置された複数のセルとを有する半導体装置であって、前記複数のセルのそれぞれは、半導体基板上で形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴに隣接して形成されたホトダイオードとからなり、前記第１方向の配線は、前記ＭＯＳＦＥＴの上層に形成されたメタル層からなり、前記第２方向の配線は、前記ＭＯＳＦＥＴのゲート電極と同層の導電層からなる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の製造歩留を向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態の半導体装置、例えばＣＭＯＳイメージセンサを図１〜図５を参照して説明する。図１は、ＣＭＯＳイメージセンサのホトダイオードセルアレイ部の等価回路図である。図２は、ＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図である。図３は、図２中のＡ−Ａ線の断面図およびＡ−Ａ線の延長方向に形成された周辺回路部（回路部）の断面図である。図４は、図２中のＢ−Ｂ線の断面図である。図５は、図２中のＣ−Ｃ線の断面図である。なお、図２は、平面図であるが、説明を分かりやすくするため、ゲート電極層およびプラグにはハッチングを施している。

本実施の形態で示すＣＭＯＳイメージセンサのホトダイオードセルアレイ部（アレイ部）３には、ホトダイオード１により構成される受光部領域と、ＭＯＳＦＥＴ２により構成されるスイッチ部領域とを備え、行選択線６と列信号線５とが交差した構成からなる。このホトダイオード１に光が照射して発生した電荷は、アンプで増幅されることとなる。

このようにＣＭＯＳイメージセンサには、ホトダイオード１より構成される受光部領域とＭＯＳＦＥＴ２より構成されるスイッチ部領域とが隣接して配置され、この受光部領域とスイッチ部領域により、セル（画素）３ａが構成され、複数個のセル３ａがマトリクス状に配置されてホトダイオードセルアレイ部３を構成する。

また、ホトダイオードセルアレイ部３周辺には、ホトダイオードセルアレイ部３と接続されるデコーダ、読み出し回路、シフトレジスタ、およびアンプなどが配置されて、周辺回路部（回路部）８を構成する。このデコーダは、タイミング回路によって制御され、また読み出し回路は信号処理回路に接続されている。したがって、ＣＭＯＳイメージセンサは、これらをすべて１つのチップに搭載することにより、任意の１画素の情報を取り出すことができる。

本実施の形態では、ホトダイオードアレイ部３で形成されるメタル層（導電層）の層数は１層（第１メタル層３２）、周辺回路部８で形成されるメタル層（導電層）の層数は２層（第１メタル層３２および第２メタル層３４）の場合が示されている（図３参照）。なお、メタル層とは、ＭＯＳＦＥＴ２のゲート電極２１と同層の導電層からなるゲート電極層２１ａを除いた配線層をいう。また、第１メタル層３２は、半導体基板１１上に形成されたＭＯＳＦＥＴ２の上層に形成されたメタル層であり、第２メタル層３４は、第１メタル層３２の上層に形成されたメタル層である。

ＭＯＳＦＥＴ２のゲート電極層２１ａは、行選択線６と同層（同一面）である。すなわちゲート電極層２１ａを行選択線６として用いる構造である。ホトダイオードセルアレイ部３の領域において、行選択線６と交差する列信号線５は、ゲート電極層２１ａよりも上層に形成され、第１メタル層３２で構成されている。また、ホトダイオードアレイ部３を構成するＭＯＳＦＥＴ２は、プラグ４を介して第１メタル層３２からなる列信号線５と接続されている。ホトダイオード１に光が照射して発生した電荷が、ＭＯＳＦＥＴ２のスイッチにより列信号線５に出力されて、アンプで増幅されることとなる。また、ＧＮＤ線７となる高濃度ｐ型拡散層１９が、半導体基板１１に形成されている。このＧＮＤ線７は、周辺回路部８のｐチャネル型ＭＯＳＦＥＴ２ｐのソース／ドレインの拡散層を形成する工程と一緒に半導体基板に形成される。

図１２で示したＣＭＯＳイメージセンサでは、ゲート電極層とは別の上層に行選択線としてのメタル層が形成され、ホトダイオードセルアレイ部の領域にメタル層が２層形成されている。これに対して、本実施の形態で示すＣＭＯＳイメージセンサでは、ゲート電極層２１ａを行選択線６として利用するので、ホトダイオードアレイ部３のメタル層を１層少なくできる。すなわち、ホトダイオードアレイ部３のメタル層の層数は、周辺回路部８のメタル層の層数より少なくすることができる。

したがって、例えば、同層（同一面）上で形成された配線（メタル層）同士に跨るようにして付着した異物が原因のショート（短絡）による欠陥が発生する確率を減らすことができる。よって、ホトダイオードセルアレイ部３ではメタル層を１層形成しないため、１層分の欠陥発生確率を除外することができる、すなわちホトダイオードセルアレイ部３では使用していない（レイアウトされていない）メタル層の工程での良品率を１００％に出来るので、ＣＭＯＳイメージセンサの製造歩留を向上することができる。

つまり画素がマトリクス状に配置されていることで、ホトダイオードアレイ部３の配線が、比較的複雑でない構造であるため、ゲート電極層２１ａを行選択線６として利用したＣＭＯＳイメージセンサを製造することができる。よって、ゲート電極層２１ａを行選択線６として利用することにより、行選択線６としてメタル層を形成する必要がなくなる。

また、特に大口径ウエハ、例えば３００ｍｍφウエハから取れる数個のチップ、例えば１個のチップからＣＭＯＳイメージセンサを形成するような場合は、製造工程での欠陥の低減対策そのものではなく、欠陥に影響されるレイアウト自体を削除しているため、半導体装置の製造歩留を向上させることができる。

次に、ＣＭＯＳイメージセンサの製造方法を説明する。

例えば表面に１〜１０Ωｃｍ程度の比抵抗のｐ型単結晶シリコン（Ｓｉ）を有する半導体基板（ｐ型Ｓｉ基板）１１を準備し、半導体基板１１の主面に素子分離絶縁層１２を形成する。素子分離絶縁層１２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成される。

次に、半導体基板１１のｎチャネル型ＭＯＳＦＥＴ２ｎを形成する領域にｐ型ウエル１３を形成し、ｐチャネル型ＭＯＳＦＥＴ２ｐを形成する領域にｎ型ウエル１４を形成する。ｐ型ウエル１３は、例えばホウ素（Ｂ）などのｐ型不純物を、ｎ型ウエル１４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入した後、半導体基板１１を９５０℃程度で熱処理し、ｐ型不純物およびｎ型不純物を拡散させることによって形成される。

次に、ｐ型ウエル１３およびｎ型ウエル１４の表面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、例えば酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。

次に、半導体基板１１上にＣＶＤ（Chemical Vapor Deposition）法などを用いて、例えば１２０〜２００ｎｍ程度の膜厚のシリコン膜１６を形成する。シリコン膜１６は、例えば多結晶シリコン（ポリシリコン）膜からなる。

このシリコン膜１６に導電性を持たせるにはＣＶＤの際にＰやＢをドーピングしてシリコン膜１６を成長させるかシリコン膜１６を形成した後にイオン注入を行う。

次に、フォトリソグラフィ技術およびドライエッチング技術などを用いて、シリコン膜１６をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてパターニングすることができる。パターニングされたシリコン膜１６により、ゲート電極２１（行選択線６）となるゲート電極部が形成される。このゲート電極部は、後述するシリサイド化の工程（サリサイド化工程）を経て、ＭＯＳＦＥＴのゲート電極２１となる。

次に、フォトリソグラフィ技術を用いて、ＧＮＤ線７が形成される領域を除くｐ型ウエル１３の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル１３に低濃度ｎ型拡散層（図示せず）を形成する。同様に、ｎ型ウエル１４の領域にホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、ｎ型ウエル１４に低濃度ｐ型拡散層（図示せず）を形成する。

次に、９５０℃、１分間程度の熱処理を行って、低濃度ｎ型拡散層のｎ型不純物および低濃度ｐ型拡散層のｐ型不純物を活性化する。これによりｎチャネル型ＭＯＳＦＥＴ２ｎおよびｐチャネル型ＭＯＳＦＥＴ２ｐには、ＬＤＤ（Lightly Doped Drain）領域、すなわちソース／ドレインのエクステンション領域が形成される。

次に、ゲート電極部の側壁上に、例えば窒化シリコンなどの絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１７を形成する。サイドウォール１７は、例えば半導体基板１１上に窒化シリコン膜を堆積し、この窒化シリコン膜を異方性のドライエッチングすることによって形成することができる。酸化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜との積層膜よりサイドウォール１７を形成することもできる。

サイドウォール１７の形成後、フォトリソグラフィ技術を用いて、ＧＮＤ線７が形成される領域を除くｐ型ウエル１３の領域に、ｎ型の不純物をイオン注入することにより、高濃度ｎ型拡散層１８を形成する。同様に、フォトリソグラフィ技術を用いて、ｎ型ウエル１４の領域およびＧＮＤ線７が形成される領域に、ｐ型の不純物をイオン注入することにより、高濃度ｐ型拡散層１９を形成する。

次に、イオン注入後、導入した不純物の活性化のため、不活性ガス（例えば、Ｎ₂、Ａｒなど）雰囲気中で、例えば１０００℃程度で熱処理を行う。

次に、シリコン膜１６、高濃度ｎ型拡散層１８および高濃度ｐ型拡散層１９上を含む半導体基板１１上に金属膜を形成する。金属膜として、例えば、スパッタリング法などを用いて膜厚が６〜１０ｎｍ程度のＣｏ（コバルト）膜を成膜することができる。金属膜の他の材料として、例えばＮｉ（ニッケル）膜またはＴｉ（チタン）膜などを用いることもできる。

次に、熱処理（ここでの熱処理を、以下第１熱処理という）を行うことにより、金属膜と、金属膜の下のシリコン膜１６、高濃度ｎ型拡散層１８および高濃度ｐ型拡散層１９とを反応させて、金属シリサイド膜２０ａ、２０ｂを形成する。すなわち、熱処理により、シリコン膜１６の上部と金属膜とが反応して金属シリサイド膜２０ａが形成され、不純物を導入したシリコン領域からなる高濃度ｎ型拡散層１８の上部および高濃度ｐ型拡散層１９の上部と金属膜とが反応して高濃度ｎ型拡散層１８の上部および高濃度ｐ型拡散層１９の上部に金属シリサイド膜２０ｂが形成される。

次に、第１熱処理により形成された金属シリサイド膜２０ａ、２０ｂは、比較的高抵抗であるため、未反応の金属膜を、例えばウエットエッチングなどにより除去した後、第１熱処理より高温で熱処理（ここでの熱処理を以下、第２熱処理という）を行うことにより、低抵抗の金属シリサイド膜２０ａ、２０ｂを形成する。

このようなサリサイド工程により、金属シリサイド膜２０ａ、２０ｂが形成される。本実施の形態では、金属シリサイド膜２０ａを構成する金属元素と、金属シリサイド膜２０ｂを構成する金属元素とは同じであり、金属膜を構成する金属元素に対応する。金属膜としてＣｏ（コバルト）膜を用いた場合は、金属シリサイド膜２０ａ、２０ｂはコバルトシリサイド（ＣｏＳｉ₂）膜である。金属膜の他の材料として、例えばＮｉ（ニッケル）膜を用いた場合は、ニッケルシリサイド（ＮｉＳｉ）膜であり、Ｔｉ（チタン）膜を用いた場合は、チタンシリサイド（ＴｉＳｉ₂）膜である。

これまでの製造工程により、ＣＭＯＳイメージセンサの受光部領域を構成するホトダイオード１が形成され、またスイッチ部領域を構成するｎチャネル型ＭＯＳＦＥＴ２ｎが形成される。また、周辺回路部８を構成するＣＭＯＳデバイスのｎチャネル型ＭＯＳトランジスタ２ｎおよびｐチャネル型ＭＯＳトランジスタ２ｐが形成される。また、ＧＮＤ線７が構成される高濃度ｐ型拡散層１９が形成される。

ｎチャネル形ＭＯＳトランジスタ２ｎのゲート電極２１は、シリコン膜１６およびシリコン膜１６と金属膜とが反応して形成された金属シリサイド膜２０ａにより形成され、ｐチャネル型ＭＯＳトランジスタ２ｐのゲート電極２１は、シリコン膜７およびシリコン膜１６と金属膜とが反応して形成された金属シリサイド膜２０ａにより形成される。このようなサリサイド工程により、ゲート電極２１を構成するシリコン膜１６の上部に低抵抗（低抵抗率）の金属シリサイド膜２０ａを形成することができる。したがって、ゲート電極２１の低抵抗化が可能になり、行選択線６としてゲート電極２１と同層で形成された導電層、すなわちゲート電極層２１ａを用いることができる。

また、ｎチャネル型ＭＯＳトランジスタ２ｎのソースまたはドレイン用の高濃度ｎ型拡散層１８の上部に金属シリサイド２０ｂを形成し、ｐチャネル形ＭＯＳトランジスタ２ｐのソースまたはドレイン用の高濃度ｐ型拡散層１９の上部に金属シリサイド膜２０ｂを形成したことにより、高濃度ｎ型拡散層１８および高濃度ｐ型拡散層１９の拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。

また、ホトダイオード１の高濃度ｎ型拡散層１８の上部に金属シリサイド膜２０ｂを形成したことにより、高濃度ｎ型拡散層１８の拡散抵抗を低抵抗化することができる。なお、ｎチャネル型ＭＯＳトランジスタ２ｎの高濃度ｎ型拡散層１８と、ホトダイオード１の高濃度ｎ型拡散層１８とは、同時に形成され、ｎチャネル型ＭＯＳトランジスタ２ｎを介して電気的に接続されている。

また、ＧＮＤ線７として構成される高濃度ｐ型拡散層１９の上部にも、金属シリサイド２０ｂを形成し、高濃度ｐ型拡散層１９の拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。

次に、半導体基板１１上に層間絶縁膜３１を形成する。すなわち、ゲート電極２１を覆うように、金属シリサイド膜２０ａ、２０ｂ上を含む半導体基板１１上に層間絶縁膜３１を形成する。層間絶縁膜３１は、例えば、窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。層間絶縁膜３１の成膜後、必要に応じて、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などによる層間絶縁膜３１の上面の平坦化処理を行うこともできる。

次に、フォトリソグラフィ法を用いて層間絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜３１をドライエッチングすることにより、高濃度ｎ型拡散層１８、高濃度ｐ型拡散層１９またはゲート電極２１の上部などにコンタクトホール（開口部）を形成する。コンタクトホールの底部では、半導体基板１１の主面の一部、例えば高濃度ｎ型拡散層１８（の表面上の金属シリサイド膜２０ｂ）の一部、高濃度ｐ型拡散層１９（の表面上の金属シリサイド膜２０ｂ）の一部などが露出される。

次に、コンタクトホール内に、タングステン（Ｗ）などからなるプラグ４が形成される。プラグ４は、例えば、コンタクトホールの内部を含む層間絶縁膜３１上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法などによってバリア膜上にコンタクトホールを埋めるように形成し、層間絶縁膜３１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。

次に、プラグ４が埋め込まれた層間絶縁膜３１上に、配線（配線層）となる第１メタル層３２を形成する。第１メタル層３２は、例えばアルミニウム膜などをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで形成することができる。なお、ホトダイオードセルアレイ部３の領域の第１メタル層３２は、列信号線５として用いる。

第１メタル層３２はプラグ４を介して、ｎチャネル型ＭＯＳトランジスタ２ｎのソースまたはドレイン用の高濃度ｎ型拡散層１８、ｐチャネル型ＭＯＳトランジスタ２ｐのソースまたはドレイン用の高濃度ｐ型拡散層１９などと電気的に接続される。なお、第１メタル層３２は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。

次に、半導体基板１１上に層間絶縁膜３３を形成する。すなわち、配線３２を覆うように、層間絶縁膜３１上に層間絶縁膜３３を形成する。層間絶縁膜３３は、例えば、酸化シリコン膜などからなる。層間絶縁膜３３の成膜後、必要に応じて、ＣＭＰ法などによる層間絶縁膜３３の上面の平坦化処理を行うこともできる。

次に、フォトリソグラフィ法を用いて層間絶縁膜３３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、周辺回路部８の領域の層間絶縁膜３３をドライエッチングすることにより、第１メタル層３２の一部を露出するようにコンタクトホールを形成し、そのコンタクトホールにタングステン（Ｗ）などを埋め込んでプラグ３５が形成される。

次に、周辺回路部８の領域のプラグ３５が埋め込まれた層間絶縁膜３３上に、第２メタル層３４を形成する。第２メタル層３４は、例えばアルミニウム膜などで形成することができる。さらにパッシベーション膜で半導体基板１１の全体を覆うことにより、ＣＭＯＳイメージセンサが完成する。

いわゆる前工程の各工程中で発生する異物により半導体装置の歩留は低下する。すなわち、半導体装置の製造歩留は、第１メタル層の欠陥による歩留、第２メタル層の欠陥による歩留、第３メタル層の欠陥による歩留、さらに上層の第ｎメタル層の欠陥による歩留、およびその他の欠陥等による歩留を乗算したものとなる。例えば、第１メタル層でショート（欠陥）が起こらなかったとしても、第２メタル層でショート（欠陥）が起こるチップが出現すれば、半導体装置の歩留は低下してしまうこととなる。

そこで、本実施の形態では、半導体装置の製造工程での欠陥の低減対策そのものではなく、製造工程を削除することによって、半導体装置の製造歩留を向上することができる。すなわち、ホトダイオードセルアレイ部３の領域のゲート電極層２１ａを行選択線６に用いることにより、ホトダイオードセルアレイ部３の領域において行選択線６用としてのメタル層を形成しなくて済むため、ＣＭＯＳイメージセンサの歩留を向上することができる。

（実施の形態２）
上記実施の形態１では行選択線をゲート電極層のみから構成したが、本実施の形態では、行選択線をゲート電極層と第１メタル層との複合配線とする点で異なる。なお、上記異なる点以外の本実施の形態で示すＣＭＯＳイメージセンサは、実施の形態１で示したＣＭＯＳイメージセンサと同様の構造であり、また、同様の製造方法で形成することができるので、それらの説明については省略する。

本実施の形態の半導体装置、例えばＣＭＯＳイメージセンサを図６および図７を参照して説明する。図６は、ＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図を示す。図７は、図６中のＣ−Ｃ線の断面図である。なお、図６は、平面図であるが、説明を分かりやすくするため、ゲート電極層とプラグにはハッチングを施している。また、図６中のＡ−Ａ線の断面図およびＡ−Ａ線の延長方向に形成された回路部の断面図は図３で示した断面図と同様であり、図６中のＢ−Ｂ線の断面図は図４で示した断面図と同様である。

本実施の形態は、ホトダイオードアレイ部３で形成されるメタル層の層数は１層（第１メタル層３２）であり、周辺回路部８で形成されるメタル層の層数は２層（第１メタル層３２および第２メタル層３４）の場合である。周辺回路部８の断面図は省略したが、前述の通り図３で示した断面図と同様である。ここで、メタル層とは、ＭＯＳＦＥＴ２のゲート電極２１と同層の導電層からなるゲート電極層２１ａを除いた配線層をいう。

ゲート電極層２１ａと第１メタル層３２との複合配線を行選択線６としている。すなわち、図７に示すように、行選択線６は、ゲート電極層２１ａと隣接するゲート電極層２１ａとに、ゲート電極層２１ａの上層の第１メタル層３２が架かるようにして、構成されている。これに対して、図１２で示したＣＭＯＳイメージセンサでは、ゲート電極層とは別の上層に行選択線６としてのメタル層を形成し、ホトダイオードセルアレイ部３の領域にメタル層が２層形成されている。よって、本実施の形態で示すＣＭＯＳイメージセンサでは、ゲート電極層２１ａおよび第１メタル層３２との複合配線を行選択線６として利用するので、ホトダイオードセルアレイ部３のメタル層を１層少なくできる。

これにより、同層（同一面）上で形成された配線（メタル層）同士に跨るようにして付着した異物が原因のショート（短絡）による欠陥、すなわち１つのメタル層分の欠陥の発生確率を除外することができ、ＣＭＯＳイメージセンサの製造歩留を向上することができる。

また、上記実施の形態１では、行選択線６をゲート電極層２１ａのみで構成している。これに対し、本実施の形態では、ゲート電極層２１ａと、ゲート電極層２１ａより抵抗率の低い第１メタル層３２との複合配線を行選択線６として利用することにより、行選択線６の抵抗値をより低減することができる。

（実施の形態３）
上記実施の形態１では列信号線を第１メタル層のみから構成したが、本実施の形態では、列信号線を拡散層と第１メタル層との複合配線とする点で異なる。なお、上記異なる点以外の本実施の形態で示すＣＭＯＳイメージセンサは、実施の形態１で示したＣＭＯＳイメージセンサと同様の構造であり、また、同様の製造方法で形成することができるので、それらの説明については省略する。

本実施の形態の半導体装置、例えばＣＭＯＳイメージセンサを図８および図９を参照して説明する。図８は、ＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図を示す。図９は、図８中のＢ−Ｂ線の断面図である。なお、図８は、平面図であるが、説明を分かりやすくするため、ゲート電極層とプラグにはハッチングを施している。また、図８中のＡ−Ａ線の断面図およびＡ−Ａ線の延長方向に形成された回路部の断面図は図３で示した断面図と同様であり、図８中のＣ−Ｃ線の断面図は図５で示した断面図と同様である。

本実施の形態は、ホトダイオードアレイ部３で形成されるメタル層の層数は１層（第１メタル層３２）であり、周辺回路部８で形成されるメタル層の層数は２層（第１メタル層３２および第２メタル層３４）の場合である。周辺回路部８の断面図は省略したが、前述の通り図３で示した断面図と同様である。ここで、メタル層とは、ＭＯＳＦＥＴ２のゲート電極２１と同層の導電層からなるゲート電極層２１ａを除いた配線層をいう。

また、高濃度ｎ型拡散層１８と第１メタル層３２との複合配線を列信号線５としている。すなわち、図９に示すように、列信号線５は、高濃度ｎ型拡散層１８と隣接する高濃度ｎ型拡散層１８とに、高濃度ｎ型拡散層１８の上層の第１メタル層３２が架かるようにして、構成されている。これに対して、上記実施の形態１で示したＣＭＯＳイメージセンサでは、列信号線５が同層（同一面）上に形成された第１メタル層３２のみで形成されている。したがって、同層（同一面）上で形成された配線（第１メタル層３２）同士に跨るようにして付着した異物によりエッチ残りが原因のショート（短絡）による欠陥を、同層（同一面）上で形成される配線（第１メタル層３２）の領域を小さくすることで、減少することができる。すなわち第１メタル層３２だけでなく、高濃度ｎ型拡散層１８も列信号線５として利用することによって、同層（同一面）上で形成される配線（第１メタル層３２）の領域を小さくすることで、欠陥を減少することができ、ＣＭＯＳイメージセンサの製造歩留を向上することができる。

（実施の形態４）
上記実施の形態１では行選択線をゲート電極層のみから構成し、また列信号線を第１メタル層のみから構成したが、本実施の形態では、行選択線をゲート電極層と第１メタル層との複合配線とし、列信号線を拡散層と第１メタル層との複合配線とする点で異なる。なお、上記異なる点以外の本実施の形態で示すＣＭＯＳイメージセンサは、実施の形態１で示したＣＭＯＳイメージセンサと同様の構造であり、また、同様の製造方法で形成することができるので、それらの説明については省略する。

本実施の形態の半導体装置、例えばＣＭＯＳイメージセンサを図１０を参照して説明する。図１０は、ＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図を示す。なお、図１０は、平面図であるが、説明を分かりやすくするため、ゲート電極層とプラグにはハッチングを施している。また、図１０中のＡ−Ａ線の断面図およびＡ−Ａ線の延長方向に形成された回路部の断面図は図３で示した断面図と同様であり、図１０中のＢ−Ｂ線の断面図は図９で示した断面図と同様であり、図中のＣ−Ｃ線の断面図は図７で示した断面図と同様である。

本実施の形態は、ホトダイオードアレイ部３で形成されるメタル層の層数は１層（第１メタル層３２）であり、周辺回路部８で形成されるメタル層の層数は２層（第１メタル層３２および第２メタル層３４）の場合である。周辺回路部８の断面図は省略したが、前述の通り図３で示した断面図と同様である。ここで、メタル層とは、ＭＯＳＦＥＴ２のゲート電極２１と同層の導電層からなるゲート電極層２１ａを除いた配線層をいう。

また、ゲート電極層２１ａと第１メタル層３２との複合配線を行選択線６としている。すなわち、行選択線６は、ゲート電極層２１ａと隣接するゲート電極層２１ａとに、ゲート電極層２１ａの上層の第１メタル層３２が架かるようにして、構成されている（図７参照）。また、高濃度ｎ型拡散層１８と第１メタル層３２との複合配線を列信号線５としている。すなわち、列信号線５は、高濃度ｎ型拡散層１８と隣接する高濃度ｎ型拡散層１８とに、高濃度ｎ型拡散層１８の上層の第１メタル層３２が架かるようにして、構成されている（図９参照）。

本実施の形態で示すＣＭＯＳイメージセンサでは、ゲート電極層２１ａおよび第１メタル層３２との複合配線を行選択線６として利用するので、ホトダイオードアレイ部３のメタル層を１層少なくできる。また、第１メタル層３２だけでなく、高濃度ｎ型拡散層１８も列信号線５として利用することによって、同層（同一面）上で形成される配線（第１メタル層３２）の領域を小さくすることで欠陥を減少することができ、ＣＭＯＳイメージセンサの製造歩留をさらに向上することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記本実施の形態では、ホトダイオードセルアレイ部３で形成されるメタル層の層数は１層であり、周辺回路部で形成されるメタル層の層数は２層の場合で示したが、これらの層数に限られるものではない。なお、メタル層の層数が、周辺回路およびアレイ部で同数であることが好ましい。さらに、メタル層の層数が、周辺回路部よりアレイ部では少ないことが好ましい。

また、前記実施の形態では、ＣＭＯＳイメージセンサに適用した場合について説明したが、大口径ウエハ、例えば３００ｍｍφウエハから取れる数個のチップから構成される半導体製品、または、冗長回路などを用いて全体として欠陥を回避することができない製品などにも適用することができる。

また、前記実施の形態では、ＣＭＯＳイメージセンサに適用した場合について説明したが、セルがマトリクス状に配置されるような複雑でない配線構造を有する半導体装置に、特に有効である。すわなち、ゲート電極層を配線層として利用することにより、配線層としてメタル層を形成する必要がなくなるので、欠陥を生じるレイアウトを削除することができ、半導体装置の製造歩留を向上することができる。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態１におけるＣＭＯＳイメージセンサのホトダイオードセルアレイ部の等価回路図である。 図１で示したＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図である。 図２中で示すＡ−Ａ線の断面図およびＡ−Ａ線の延長方向に形成された回路部の断面図である。 図２中で示すＢ−Ｂ線の断面図である。 図２中で示すＣ−Ｃ線の断面図である。 本発明の実施の形態２におけるＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図である。 図６中で示すＣ−Ｃ線の断面図である。 本発明の実施の形態３におけるＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図である。 図８中で示すＢ−Ｂ線の断面図である。 本発明の実施の形態４におけるＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図である。 本発明が解決しようとする課題におけるＣＭＯＳイメージセンサのホトダイオードセルアレイ部の等価回路図である。 図１１で示したＣＭＯＳイメージセンサのホトダイオードセルアレイ部の要部概略平面図である。

符号の説明

１ ホトダイオード
２ ＭＯＳＦＥＴ
２ｎ ｎチャネル型ＭＯＳＦＥＴ
２ｐ ｐチャネル型ＭＯＳＦＥＴ
３ ホトダイオードセルアレイ部（アレイ部）
３ａ セル（画素）
４、３５ プラグ
５ 列信号線
６ 行選択線
７ ＧＮＤ線
８ 周辺回路部（回路部）
１１ 半導体基板（ｐ型Ｓｉ基板）
１２ 素子分離絶縁層
１３ ｐ型ウエル
１４ ｎ型ウエル
１５ ゲート絶縁膜
１６ シリコン膜
１７ サイドウォール
１８ 高濃度ｎ型拡散層
１９ 高濃度ｐ型拡散層
２０ａ、２０ｂ 金属シリサイド膜
２１ ゲート電極
２１ａ ゲート電極層
３１、３３ 層間絶縁膜
３２ 第１メタル層
３４ 第２メタル層
１０１ ホトダイオード
１０２ ＭＯＳＦＥＴ
１０３ ホトダイオードセルアレイ部
１０３ａ セル（画素）
１０４ プラグ
１０５ 列信号線
１０６ 行選択線
１０７ ＧＮＤ線
１５０ 異物

Claims (5)

1. 第１方向の配線と、前記第１方向の配線と交差する第２方向の配線と、前記第１方向の配線と前記第２方向の配線とで区画されてマトリクス状に配置された複数のセルとを有する半導体装置であって、
   前記複数のセルのそれぞれは、半導体基板上で形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴに隣接して形成されたホトダイオードとからなり、
   前記第１方向の配線は、前記ＭＯＳＦＥＴの上層に形成されたメタル層からなり、
   前記第２方向の配線は、前記ＭＯＳＦＥＴのゲート電極と同層の導電層からなることを特徴とする半導体装置。
2. 第１方向の配線と、前記第１方向の配線と交差する第２方向の配線と、前記第１方向の配線と前記第２方向の配線とで区画されてマトリクス状に配置された複数のセルとを有する半導体装置であって、
   前記複数のセルのそれぞれは、半導体基板上で形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴに隣接して形成されたホトダイオードとからなり、
   前記第１方向の配線は、前記ＭＯＳＦＥＴの上層に形成されたメタル層をパターニングした第１配線層からなり、
   前記第２方向の配線は、前記ＭＯＳＦＥＴのゲート電極と同層の導電層と、前記メタル層をパターニングした第２配線層とからなることを特徴とする半導体装置。
3. 第１方向の配線と、前記第１方向の配線と交差する第２方向の配線と、前記第１方向の配線と前記第２方向の配線とで区画されてマトリクス状に配置された複数のセルとを有する半導体装置であって、
   前記複数のセルのそれぞれは、半導体基板上で形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴに隣接して形成されたホトダイオードとからなり、
   前記第１方向の配線は、前記ＭＯＳＦＥＴのゲート電極と同層の導電層からなり、
   前記第２方向の配線は、前記半導体基板に形成された拡散層と、前記ＭＯＳＦＥＴの上層に形成されたメタル層をパターニングした配線層とからなることを特徴とする半導体装置。
4. 第１方向の配線と、前記第１方向の配線と交差する第２方向の配線と、前記第１方向の配線と前記第２方向の配線とで区画されてマトリクス状に配置された複数のセルとを有する半導体装置であって、
   前記複数のセルのそれぞれは、半導体基板上で形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴに隣接して形成されたホトダイオードとからなり、
   前記第１方向の配線は、前記ＭＯＳＦＥＴのゲート電極と同層の導電層と、前記ＭＯＳＦＥＴの上層に形成されたメタル層をパターニングした第１配線層とからなり、
   前記第２方向の配線は、前記半導体基板に形成された拡散層と、前記メタル層をパターニングした第２配線層とからなることを特徴とする半導体装置。
5. 請求項１、２、３または４記載の半導体装置において、
   前記複数のセルがマトリクス状に配置されたアレイ部と、前記アレイ部の周辺に配置された回路部とを有し、
   前記半導体基板上で形成された前記メタル層の層数が、前記回路部より前記アレイ部では少ないことを特徴とする半導体装置。

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